JPH01267709A - 電流供給装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電流供給装置、特に放送局内で用いられる
ブラックバースト信号を形成する回路に適用して好適な
電流供給装置に関する。

〔発明の概要〕

この発明では、電源と微小電流が流れる負荷との間に定
電圧回路が接続され、負荷の電源入力端子間の電圧を所
定の値に保持するようにした電流供給装置において、 電源の一方の出力端子と負荷の一方の電源入力端子間に
接続された電界効果トランジスタのゲート電極に、負荷
の電源入力端子間に接続されている分圧抵抗で形成され
た電圧を、印加するようにしたことを特徴としている。

従って、市販の３端子定電圧ＩＣ等に比べ、定電圧動作
をするための自己消費電流が十分の一程度と極めて少な
く、微小電圧源の定電圧制御が可能となる。また、出力
電流が小さい場合、入出方間電位差が略々０■付近まで
動作し、入力が小さくなった場合の電圧制御が略々極限
まで行える。

そして、出力電圧の調整が容易に出来、一般の安価な汎
用ＦＥＴで構成出来、回路が簡単になる。

更に、電圧制御のための自己消費電流が小さ（元の信号
に与える影響が小さくて済む。

〔従来の技術〕

従来から放送局内のビデオスタジオ等では、スタジオ内
の各所で複合同期信号ＣＰ及び副搬送波信号ＳＣが２本
の信号線から取り出せるようになされている。これによ
り、使用される各種ビデオ機器の同期を取る、いわゆる
同期合わせ（ＧＥＮ　ＬＯＣＫ）を行うようにされてい
た。

また最近は、２本の信号線が必要とされる複合同期信号
ＣＰ及び副搬送波信号ＳＣを用いる方式に代え、複合同
期信号ＣＰ及び断続制御された副搬送波信号ＳＣの合成
信号でなるブラックバースト信号ＢＢを１本の信号線で
流し、各種ビデオ機器側でこのブラックバースト信号Ｂ
Ｂを用いてＧＥＮ　ＬＯＣＫを行うようにしているもの
もある。

しかしながら、現在でもＧＥＮ　、　ＬＯＣＫ用の信号
として、複合同期信号ＣＰ及び副搬送波信号ＳＣを用い
ているスタジオがかなり存在している。このようなスタ
ジオに於いて、ＧＥＮ　ＬＯＣＫ用の信号とじてブラッ
クバースト信号ＢＢのみを使用する最新のビデオ機器を
使用する時には、複合同期信号ＣＰ及び副搬送波信号Ｓ
Ｃで同期可能な同期信号発生器等を用いて、ブランクバ
ースト信号ＢＢを形成しなければならないものであった
。この場合には当然のことながら、その同期信号発生器
自体の位相安定度は極めて精度の高いものが要求され、
全体として大型化すると共に煩雑な調整作業が必要とな
り、さらに高価な構成になるという問題があった。

そこで、第６図に示すように、簡易な構成で位相安定度
良く、複合同期信号ｃｐ及び副搬送波信号ＳＣからブラ
ックバースト信号ＢＢを形成するブラックバースト信号
形成回路が提案されている。

第６図には、ブラックバースト信号形成回路が示されて
いる。

複合同期信号ＣＰは、抵抗加算器構成の信号合成回路５
２に入力されると共に、複合同期信号ＣＰを整流して所
望のｔ源電圧ＶＡ、ＶＢを得る電源発生回路５３に入力
され、さらに複合同期信号ＣＰに含まれる水平同期信号
のタイミングで、所定時間だけ遅延して立下がるバース
トフラグ信号ＢＦを出力するバーストフラグ形成回路５
４に入力される。

副搬送波信号ＳＣは、例えばバーストフラグ信号ＢＦが
立下がる期間のみオン動作するように成されたスイッチ
回路５５を介してバースト信号ＢＳＴとして信号合成回
路５２に入力される。

信号合成回路５２は、複合同期信号ＣＰの水平同期信号
に続く所定期間、副搬送波信号ＳＣ（バースト信号ＢＳ
Ｔ）を重畳してなるブラックバースト信号ＢＢを形成し
、出力するようになされている。

電源発生回路５３は、同期信号の立下がりのタイミング
で電圧０　（Ｖ）から電圧−４〔Ｖ〕に変化する複合同
期信号ＣＰの特性に基づいて、正のｔａ電圧ｖＡ（−５
〔■〕）を送出すると共に、負の電源電圧ＶＢ　（＝−
３（Ｖ）　）を送出する。

バーストフラグ形成回路５４は、複合同期信号ＣＰに含
まれる水平同期信号以外の同期信号を除去して、複合同
期信号ＣＰに含まれる水平同期信号のタイミングで、所
定時間だけ遅延して立下がるバーストフラグ信号ＢＦを
出力する。

スイッチ回路５５は、例えば電源発生回路５３から得ら
れる正及び負の電源電圧ＶＡ及びＶＢで駆動されるＣＭ
ＯＳスイッチＩＣの２個のＦＥＴからなるアナログスイ
ッチにて構成されており、制御信号としてバーストフラ
グ形成回路５４から入力されるバーストフラグ信号ＢＦ
の立下り時、オン動作して、入力される副搬送波信号Ｓ
Ｃをバースト信号ＢＳＴとして次段の信号合成回路５２
に送出する。

信号合成回路５２は、スイッチ回路５５を介して得られ
るバースト信号ＢＳＴ、及び複合同期信号ＣＰが、夫々
抵抗を介して入力される抵抗加算器構成でなり、バース
ト信号ＢＳＴ及び複合同期信号ＣＰのレベル合わせをし
て合成し、この合成信号をブラックバースト信号ＢＢと
して送出するものである。

〔発明が解決しようとする課題〕

上述のように、複合同期信号を整流して得た微小電力を
利用して、ブラックバースト信号を形成するためには、
微小電流で動作するＣＭＯＳロジックＩＣ等の回路を定
電圧で動作させる必要がある。この場合、現在市販され
ている３端子定電圧ＩＣ等を利用しようとすると、出力
として必要な定電圧電流が１００μＡ程度なのに対し、
３端子定電圧ＩＣ自身の消費する電流が３．５ｍＡ程度
と非常に大きく、定電圧ＩＣを動作させることすら不可
能であった。また仮に動作したとしても入出力間の必要
な電位差が２，５ｖ以上とかなり大きく、数Ｖの電圧源
にとっては大き過ぎる電位差であった。そこで３端子定
電圧ＩＣと異なり、自己消費電流が極めて微小で、且つ
入出力間の電位差が小さくても定電圧制御の可能な技術
が望まれていた。

従って、この発明の目的は、自己消費電流が極めて少な
く、且つ、入出力間の電位差が小さくとも定電圧制御が
可能な電流供給装置を提供することにある。

〔課題を解決するための手段］ 電源と微小電流が流れる負荷との間に定電圧回路が接続
され、負荷の電源入力端子間の電圧を所定の値に保持す
るようにした電流供給装置において、 電源の一方の出力端子と負荷の一方の電源入力端子間に
ドレイン・ソース通路が接続された電界効果トランジス
タと、負荷の一方及び他方の電源入力端子間に接続され
た分圧抵抗とを備え、電界効果トランジスタのゲート電
極に分圧抵抗によって分圧された電圧を印加するように
したことを特徴としている。

〔作用〕

出力として必要な電圧より大きな電圧を入力側に印加す
れば、ＦＥＴ及び微小負荷（消費電流の微小な負荷）に
電流が流れ始める。可変抵抗で分圧されているゲート・
ソース間の電圧が、略々ＦＥＴのゲート・ソースカット
オフ電圧となるまで出力電圧が上昇し、一定となる。即
ち、定電圧動作時のＦＥＴはピンチオフ状態となってお
り、この時の僅かなピンチオフ電流（＝カットオフ電流
＝負荷電流）対ドレイン・ソース間電圧の関係は、ドレ
イン・ソース間電圧が略々０■付近まで理想に近い定電
流特性を示し、従って入力電圧の影響を殆ど受けること
なく出力電圧は一定となる。

これにより、負荷の電源入力端子間の電圧を定電圧に保
ちつつ、微小な定電流を負荷に供給することが出来る。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。この実施例は、第１図乃至第５図に示すようにブ
ラックバースト信号を形成する回路に対し、この発明を
適用したものである。尚、この説明は以下の順序でなさ
れる。

（Ａ）ブラックバースト信号形成回路の回路構成及び動
作について （Ａ−１）電源発生回路について （Ａ−２）バーストフラグ形成回路について（Ａ−３）
バースト信号形成回路について（Ｂ）定電圧回路につい
て （Ｃ）第２を圧発生部について （Ａ）ブラックバースト信号形成回路の回路構成及び動
作について 第１図には、ブラックバースト信号形成回路が示されて
いる。

入力端子１には、例えば４Ｖｐ−ｐの複合同期信号ＣＰ
が供給され、この複合同期信号ＣＰは、信号加算用の抵
抗Ｒ３、電源発生回路２及びバーストフラグ形成回路３
に夫々供給される。

一方、入力端子４には、例えば２Ｖｐ−ｐの副搬送波信
号ＳＣが供給され、この副搬送波信号ＳＣは、バースト
信号形成回路５に供給される。

これら入力端子１．４と接地間には、インピーダンス整
合用の抵抗Ｒ１，Ｒ２が接続されている。

（Ａ−１）電源発生回路について 電源発生回路３は、複合同期信号ＣＰを整流して所望の
電源電圧ＶＡ、ＶＢを得るもので、電源電圧ＶＡを形成
するための第１電圧発生部６と、電源電圧ＶＢを形成す
るための第２電圧発生部７とから主に構成される。上述
の複合同期信号ＣＰは、抵抗Ｒ１５を経て電源発生回路
２の、第１電圧発生部６及び第２電圧発生部７に夫々供
給される。

第１電圧発生部６では、入力端子１に加えられる複合同
期信号ＣＰが、倍圧整流回路８に供給され、二〇倍圧整
流回路８から例えば＋６．５■の電源電圧が発生する。

倍圧整流回路８は、ダイオードＤ１〜Ｄ４及びコンデン
サ０１〜Ｃ４が第１図に示すように接続されて構成され
ている。この倍圧整流回路８の出力電圧■８は、次段の
定電圧回路９に供給される。

この定電圧回路９は、ダイオードＤ４及びコンデンサＣ
４の接続点にドレインが接続されているＦＥＴｌ０と、
このＦＥＴｌ０のソースに並列接続されている可変抵抗
ＶＲＩ及びコンデンサＣ５と、可変抵抗ＶＲＩにアノー
ドが接続されカソードがアースされているダイオードＤ
７とから構成される。そして可変抵抗ＶＲＩは、ＦＥＴ
ｌ０のバイアス調整用で、その摺動子はＦＥＴｌ０のゲ
ートに接続されており、コンデンサＣ５は平滑用でその
他端側はアースされている。

定電圧回路９の出力として必要な電圧、例えば＋３，５
Ｖ以上の電圧ＶＢ　（＋６．５Ｖ）が倍圧整流回路８よ
り印加されるため、ＦＥＴｌ０及び微小負荷（後述する
ＣＭＯＳロジックＩＣ等消費電流の微小な負荷）に電流
が流れる。そして可変抵抗ＶＲＩで分圧されているゲー
ト・ソース間の電圧がＦＥＴｌ０の略々ゲート・ソース
カットオフ電圧となるまで出力電圧Ｖ９が上昇して一定
となる。即ち定電圧動作時のＦＥＴｌ０はピンチオフ状
態となっており、この時の僅かなピンチオフ電流（−カ
ットオフ電流＝負荷電流）対ドレイン・ソース間電圧の
関係は、ドレイン・ソース間電圧が略々０■付近まで理
想に近い定電流特性を示しており、従って入力される電
圧■８の影響は殆ど受けることなく出力側の電圧■９は
一定となる。

これにより定電圧回路９から、＋３．５Ｖ（電流値は、
例えば１６０μＡ）の電源電圧ＶＡがバーストフラグ形
成回路３及びバースト信号形成回路５に用いられている
ＣＭＯ３ＩＣに夫々供給される。

一方、第２電圧発生部７は、複合同期信号ＣＰを整流し
て、バースト信号形成回路５におけるＦＥＴ１２，１３
．１４等のバイアス用に定電圧化された負電圧を得るた
めの回路である。

この第２電圧発生部７は、入力端子１が抵抗Ｒ１５を介
してコンデンサＣ６の一端側に接続されており、コンデ
ンサＣ６の他端側がダイオードＤ５、Ｄ６に接続されて
いる。ダイオードＤ５は、コンデンサＣ７及びＦＥＴＩ
Ｉのドレインに接続されており、このＦＥＴＩＩのソー
スは、可変抵抗ＶＲ２及びコンデンサＣ８の一端に接続
されると共に、アースされている。ダイオードＤ８を介
した可変抵抗ＶＲ２の他端、コンデンサＣ８の他端は負
の電源ラインに夫々接続されており、この負の電源ライ
ンは、ダイオードＤ６を介してコンデンサＣ６とダイオ
ードＤ５の中点に接続されている。そして可変抵抗ＶＲ
２の摺動子は、ＦＥＴ１１のゲートに接続されている。

上述のＦＥＴ１１、可変抵抗ＶＲ２、ダイオードＤ８、
コンデンサＣ８は定電圧動作時５を構成している。

抵抗Ｒ１５を介して複合同期信号ＣＰが第２１圧発生部
７に印加されると、複合同期信号ＣＰの正方向の先端部
分でダイオードＤ５に電流が流れ、負方向の先端部分で
ダイオードＤ６に電流が流て、複合同期信号ＣＰが整流
されてコンデンサＣ７に正電圧、コンデンサＣ８に負電
圧が生しる。ここでダイオードＤ５とアース間にインピ
ーダンスＺを挿入し、このインピーダンスＺを変化させ
れば、Ｚ−０Ωの時、コンデンサＣ７の両端電圧は最小
となって、出力電圧の絶対値が最大となり、Ｚ＝（１）
の時、コンデンサＣ７の両端電圧は最大となって、出力
電圧の絶対値が最小となる。即ちインピーダンスとして
ＦＥＴを挿入し、そのインピーダンスを出力電圧で制御
すれは出力電圧を一定にすることか出来る。

図示の例では、出力として必要な電圧、例えば−２Ｖ以
上の電圧（４Ｖｐ−ｐ）が入力側に印加されるため、Ｆ
ＥＴＩＩ及び微小負荷（後述するＣＭＯＳロジックＩＣ
等消費電流の小さな負荷）に電流が流れ始める。可変抵
抗ＶＲ２で分圧されているゲート・ソース間の電圧がＦ
ＥＴＩＩの略々ゲート・ソースカットオフ電圧となるま
で出力電圧が上昇し、一定となる。即ち定電圧動作時の
ＦＥＴＩＩはピンチオフ状態となっており、この時の僅
かなピンチオフ電流（＝カットオフ電流＝負荷電流）対
ドレイン・ソース間電圧の関係は、ドレイン・ソース間
電圧が略々ＯＶ付近まで理想に近い定電流特性を示して
おり、従って入力側の電圧の影響を殆ど受けることなく
出力側の電圧は一定となる。

これにより第２電圧発生部７〔定電圧回路１５〕の出力
側には−２，ＯＶ（電流値は例えば数ｎＡ）の電源電圧
ＶＢが出力され、バースト信号形成回路５に供給される
。

（Ａ−２）バーストフラグ形成回路について入力端子１
から供給される複合同期信号ＣＰは、バーストフラグ形
成回路３に供給される。

バーストフラグ形成回路３は、例えば電源発生回路２か
ら得られる正の電源電圧ＶＡで駆動されるＣＭＯＳロジ
ックＩＣに含まれる３個の２人力シュミットＮＡＮＤゲ
ート１６，１７．１８と、抵抗Ｒ７〜Ｒ１２と、可変抵
抗ＶＲ３と、ダイオ−）’Ｄ９と、コンデンサｃ９〜ｃ
１２．ｃ１８を図示するように接続して構成されている
。これにより複合同期信号ＣＰに含まれる水平同期信号
以外の同期信号を除去して、複合同期信号ＣＰに含まれ
る水平同期信号のタイミングで、所定時間だけ遅延して
立下がるバーストフラグ信号ＢＦを、バースト信号形成
回路３に出力する。

（Ａ−３）バースト信号形成回路について入力端子４を
介してバースト信号形成回路５に供給される副搬送波信
号ｓｃから、上述のバーストフラグ信号ＢＦに基づいて
、バースト信号ＢＳＴが形成される。このバースト信号
ＢＳＴが複合同期信号ＣＰに重畳されることによってブ
ラックバースト信号ＢＢが出力端子１９に得られる。こ
の出力端子１９と接地間には、インピーダンス整合用の
抵抗Ｒ５が接続されている。

この実施例では、ブラックバースト信号ＢＢにおけるバ
ースト信号ＢＳＴが約０．３Ｖｐ−ｐと比較的小振幅で
あることに着目し、副搬送波信号ＳＣの振幅制御用のＦ
ＥＴ１２に係る副搬送波信号ＳＣの振幅をもう一つ別の
ＦＥＴ１３を用いて常に小さく押さえ、立上がり・立下
がり部分での波形歪の発生をおさえて、正負対称性の良
いエンベロープを有するバースト信号を形成するように
している。ＦＥＴ１２，１３の制御信号として、アンバ
ッフアートＣＭＯＳロジックのインバータを用いてバー
ストフラグ信号ＢＦより３時カーブの台形波を得、振幅
及びバイアスを調整した信号が用いられる。

バースト信号形成回路５には、入力端子４から例えば２
Ｖｐ−ｐの副搬送波信号ＳＣが供給されると共に、バー
ストフラグ形成回路３からはバーストフラグ信号ＢＦが
供給されている。

入力端子４及び接地間に抵抗Ｒ２が挿入される。

入力端子４は、コンデンサＣ１７、抵抗Ｒ４及び抵抗Ｒ
２０を介してＦＥＴ１２のドレインに接続されると共に
、コンデンサＣ１７、抵抗Ｒ４を介してＦＥＴ１３のド
レインに接続されている。ＦＥＴ１３のソースには、抵
抗Ｒ６を介してＦＥＴ１４のドレインが接続されている
。

抵抗Ｒ４は、入力された副搬送波信号ＳＣのレベルを減
衰させるためのものであり、抵抗Ｒ２０゜Ｒ６は、ＦＥ
Ｔ１２，１４のＯＮ抵抗の加算調整用である。この抵抗
Ｒ６，Ｒ２０を調整することによってＦＥＴ１２，１４
のＯＮ抵抗を調整出来る。

ＦＥＴ１２，１４のソースはアースされており、ＦＥＴ
１３のソースは、抵抗Ｒ６，Ｒ３、そして夫々、一端が
アースされている抵抗Ｒ５、出力端子１９に接続されて
いる。尚、この実施例では、出力端子１９（７５Ω）に
約０．３Ｖｐ−ｐのバースト信号出力が得られる。

上述のバーストフラグ信号ＢＦは、ローレベルがＯ■と
されている。このバーストフラグ信号ＢＦは、インバー
タ２０と入力抵抗Ｒ１４に夫々供給される。この実施例
に用いられるインバータ２０．２１．２２には、アンバ
ッフアートＣＭＯＳロジックのインバータＩＣが使用さ
れている。このＩＣには、！＃発生回路２の第１電圧発
生部６より得られた＋３．５■の電圧が電源電圧ＶＡと
して供給されている。

インバータ２０では、上述のバーストフラグ信号ＢＦが
反転され、入力抵抗Ｒ１３を介してインバータ２１に供
給される。

インバータ２１の出力側の点ＰＯから入力側の点ＰＩに
かけては、負帰還用のコンデンサＣ１３が接続され、こ
れにより積分回路が形成される。

このため、インバータ２１の出力側の点ＰＯに於いて、
バースト期間中に得られる波形は、立上がり・立下がり
部分が緩やかな対称性の良い８字カーブの台形波となる
。この台形波の８字カーブは、帰還用のコンデンサＣ１
３と入力抵抗Ｒ１３によって所定の傾きを持つようにさ
れる。インバータ２１０入力側の点ＰＩにおける波形は
、出力電圧が直線的に変化している間、中点電位付近で
一時留まり、その前後はＣＲ減衰曲線で変化する状態を
呈している。

ＦＥＴ１２のゲートには、インバータ２１の出力側と接
地間にコンデンサＣ１４を介して接続されている可変抵
抗ＶＲ４の摺動子からゲート電圧が印加されるため、こ
のＦＥＴＩ２は、インバータ２１の出力側の点ＰＯで得
られる台形波により制御される。即ち、上述の台形波の
振幅を可変抵抗ＶＲ４にて調節し、バイアス電圧（略々
ＯＶ）を加えて印加すれは、ＦＥＴ１２はバースト期間
のみオフとなる様な動作をする。

一方、上述のバーストフラグ信号ＢＦは、入力抵抗Ｒ１
４を介してインバータ２２に供給される。

インバータ２２の出力側の点ＰＯから入力側の点ＰＩに
かけては、負帰還用のコンデンサＣ１５が接続され、こ
れにより積分回路が形成される。

このためインバータ２２の出力側の点ＰＯに於いてバー
スト期間中に得られる波形は、立上がり・立下がり部分
が緩やかな対称性の良い８字カーブの台形波となる。こ
の台形波の８字カーブは、帰還用のコンデンサＣ１５と
入力抵抗Ｒ１４によって所定の傾きをもつようにされる
。

インバータ２２の出力側の点ＰＯで得られる台形波は、
インバータ２１の出力側の点ＰＯで得られる台形波と逆
極性となる。

インバータ２２の出力側では、抵抗Ｒ１７、コンデンサ
Ｃ１６、ＦＥＴ１３のゲートが接続されている。抵抗Ｒ
１７とコンデンサＣ１６の中点には、抵抗Ｒ１８を介し
て入力端子１が接続され、コンデンサＣ１６とＦＥＴ１
３のゲートの接続点には、抵抗Ｒ１９を介してｔ源発生
回路２の第２電圧発生部７が接続されている。これによ
りＦＥＴ１３のゲートには、負の電源電圧ＶＢ及びイン
バータ２２の出力側め点ＰＯで得られる台形波が供給さ
れている。

ＦＥＴ１３は、上述の台形波により制御される。

即ち、上述の台形波の振幅の最高値がＯｖ付近（ＦＥＴ
１３がオン）となる様に、負のバイアス電圧ＶＢを加え
てＦＥＴ１３のゲートへ印加すれば、ＦＥＴ１３は、バ
ースト期間のみオン動作し、この結果緩い８字カーブの
立上がり・立下がりエンベロープを持った正負対称性の
良いバースト信号ＢＳＴが得られる。

ところで、入力端子１は、抵抗Ｒ３を介してＦＥＴ１３
のソースに接続されているため、複合同期信号ＣＰ中の
同期信号の供給時、電位が低下すると、ＦＥＴ１３のゲ
ート・ソース間電圧ＶＧＳが減少し、ＦＥＴ１３がオン
する方向となり、同期信号の期間でバースト信号ＢＳＴ
が出力されるおそれがある。

そこで、第１図の構成に示すように、入力端子１を、抵
抗Ｒ１８、コンデンサＣ１６を介してＦＥＴ１３のゲー
トにも接続し、上述の同期信号をＦＥＴ１３のゲートに
供給することにより、同期信号期間でもＦＥＴ１３が確
実にオフするようにしている。

また、ＦＥＴ１４のゲートは、インバータ２１の出力側
のコンデンサＣ１４と可変抵抗ＶＲ４の接続点に抵抗Ｒ
１６を介して接続されている。これは、ＦＥＴ１２と同
様にバースト期間にオフし、バースト期間以外ではオン
するもので、出力端子１９側からみたインピーダンスが
常に７５Ωとなるように補正しているものである。

前述のようにして形成されるバースト信号ＢＳＴは、抵
抗Ｒ３，Ｒ４，Ｒ５により複合同期信号ＣＰと抵抗加算
により重畳されて出力端子１９にはブラックバースト信
号ＢＢが得られる。

（Ｂ）定電圧回路について 第２図には、電源発生回路２に用いられている定電圧回
路９の等価回路を示す、尚、この第２図に示す定電圧回
路９では、第１図に示されているダイオードＤ７、コン
デンサＣ５が省略されている。

第３図はその出力電圧の対入力電圧特性図、第４図はＦ
ＥＴの静特性の一例を示すものである。

第２図を参照して回路の動作を説明すると、出力として
必要な電圧以上の入力電圧ＶＩＮを入力側に印加すれば
、ＦＥＴｌ０，１１及び微小負荷ＲＬ　（ＣＭＯＳロジ
ックＩＣ等消費電流の小さな負荷）に電流が流れ始める
。可変抵抗ＶＲＩ、ＶＲ２で分圧されているゲート・ソ
ース間の電圧ＶＧＳが、ＦＥＴｌ０，１１のゲート・ソ
ースカットオフ電圧Ｖ　ＧＳＣと略々等しくなるまで出
力電圧ＶＯＵＴが上昇し、一定となる。即ち、定電圧動
作時のＦＥＴはピンチオフ状態となっており、この時の
僅かなピンチオフ電流（−力ットオフ電流＝負荷電流）
対ドレイン・ソース間電圧ＶＤＳの特性は、第４図のＦ
ＥＴの静特性中、例えばＶＧＳ＝−２゜０■の場合の特
性グラフが示す様に、ドレイン・ソース間電圧ＶＤＳが
略々０■付近まで理想に近い定電流特性を示し、従って
入力電圧ＶＩＮの影響を殆ど受けることなく、出力電圧
Ｖ　ＯＵＴは一定となる。但し、負荷電流（＝ピンチオ
フ電流１０）の大きさは厳密には出力電圧■０υＴに影
響を与えることになるものの、負荷電流はカットオフ電
流付近の小さな範囲に限っているので、その値は非常に
小さい、仮に負荷電流を少し大きくすると、出力電圧Ｖ
　Ｏ［ＩＴはその分低下し、入出力間に必要な電圧も大
きくなり、入力電圧ＶＩＮに対する安定度に少し低下す
ることになる。つまり負荷電流が小さい程、本回路の効
果が大きく表れる。ここで、可変抵抗ＶＲＩの全抵抗値
をＲＴ、分圧抵抗値をＲＣとすると微小負荷に対する出
力電圧Ｖ　Ｏ［ＩＴは略々次式で表される。

次に自己消費電流については、ＦＥＴｌ０，１１のゲー
ト電流は数ｎＡ以下と略々無視出来る程度の小さな値な
ので、可変抵抗ＶＲＩ、ＶＲ２の電流も小さな値とする
ことが出来る。本回路の自己消費電流はこの可変抵抗Ｖ
ＲＩ、ＶＲ２に流れる数μＡ程度の電流のみとなって、
市販の３端子定電圧ＩＣ等に比べ十分の一程度と極端に
小さい値で済む。第３図の出力電圧対入力電圧特性グラ
フでは、可変抵抗ＶＲＩを最小にした場合、中央にした
場合、更に大きくした場合の様子を表しており、上記条
件下において定電圧動作をしていることがわかる。

特に詳述はしないものの、定電圧回路１５についても、
上記定電圧回路９と同様の構成、作動を行う。

（Ｃ）第２電圧発生部について 第５図には、電源発生回路２の第２電圧発生部７の等価
回路を示す。

先ず、第５図で基本原理を説明すれば、入力端子ＡＣＩ
Ｎに交流電圧を印加すると、交流電圧の正方向の先端部
分でダイオードＤ５に電流が流糺、負方向の先端部分で
ダイオードＤ６に電流が流れ、交流電圧は整流されてコ
ンデンサＣ７に正電圧、コンデンサＣ８に負電圧が生じ
る。ここでダイオードＤ５とアース間に挿入されている
インピーダンスＺを変化させれば、Ｚ＝０Ωの時、コン
デンサＣ７の両端電圧は最小となって出力電圧の絶対値
が最大となり、Ｚ＝ωの時、コンデンサＣ７の両端電圧
は最大となって、出力電圧の絶対値が最小となる。即ち
、インピーダンスＺとしてＦＥＴ１１を挿入し、そのイ
ンピーダンスを出力電圧で制御すれば、出力電圧を一定
にすることが出来る。

次に、この回路の動作について説明すれば、入力端子Ａ
ＣＩＮに、必要な出力負電圧の絶対値よりも大きな振幅
の交流電圧ｖＡＣを印加すると、出力負電圧の絶対値は
徐々に上昇する。可変抵抗■Ｒ２で出力電圧を分圧して
与えられているＦＥＴ１１のゲート・ソース間電圧ＶＣ
Ｓは、出力電流Ｉして決まるＦＥＴＩＩのゲート電圧と
なる電圧で一定となる。たとえば第５図に示す静特性の
ＦＥＴを用い、出力電流を２ｍＡとするとゲート・ソー
ス間電圧ＶＧＳは−０，４，Ｖとなり、可変抵抗ＶＲ２
の分圧電圧が一〇、４Ｖとなる様な出力負電圧−Ｖｏｕ
ｔが得られることになる。この場合に交流電圧ｖＡＣの
振幅が変化しても、それはＦＥＴのドレイン・ソース間
電圧ＶＤＳの変化となるのみで出力電圧−Ｖｏｕｔは略
々一定である。

本回路によれば静特性のグラフからもわかる様に、出力
電流ＩＬが小さければ小さい程出力電圧−Ｖｏｕｔは安
定し、且つ電圧ロスも小さくなってより有効となる。特
に本発明の目的である同期信号からＦＥＴのゲートバイ
アス用負電圧を得る場合等においては、必要な出力電流
は、ｎＡオーダーであり、電圧制御のための自己消費電
流（本回路では、可変抵抗ＶＲ２に流れる略々数μＡの
電流のみで可変抵抗ＶＲ２は実質的な負荷となっている
）が小さく、定電圧動作に必要な電位差（交流電圧ｖＡ
Ｃの振幅と出力電圧−Ｖｏｕｔの絶対値との差）も、略
々Ｏｖに近く、極めて良好な特性の回路となっている。

また自己消費電流が小さいため、元の信号に与える影響
が小さくて済む。

〔発明の効果〕

この発明に係る電流供給装置は、市販の３端子定電圧Ｉ
Ｃ等に比べ定電圧動作をするための自己消費電流が十分
の一程度と極端に小さく、微小電圧源の定電圧制御が可
能になるという効果がある。

また、出力電流が小さい場合、入出方間電位差が小さく
とも動作し、入力が小さくなった場合の電圧制御が略々
極限まで行えるという効果がある。

そして、出力電圧の調整が容易に出来、一般の安価な汎
用ＦＥＴ′？：′構成出来、回路が暦単になるという多
大な効果がある。更に、電圧制御のための自己消費電流
が小さく、元の信号に与える影響が小さくて済むという
効果もある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図に示す定電圧回路の等価回路図、第３図は第２図に
示す定電圧回路の入出力特性図、第４図はＦＥＴの静特
性の一例を示す特性図、第５図は第１図に示す電源発生
回路における第２電圧発生部の等価回路図、第６図は従
来のブラックバースト信号形成回路のブロック図である
。 図面における主要な符号の説明 ９．１５：定電圧回路、 １０．１１，１２，１３，１４：ＦＥＴ、■Ｄ：ピンチ
オフ電流、　　ＩＬ：出力電流、ＲＬ：微小負荷、 ＶＲＩ、ＶＲ２，ＶＲ３，ＶＲ４：可変抵抗。 ７゛ロツク旧 第６図

Claims (1)

1. 【特許請求の範囲】 電源と微小電流が流れる負荷との間に定電圧回路が接続
   され、上記負荷の電源入力端子間の電圧を所定の値に保
   持するようにした電流供給装置において、 上記電源の一方の出力端子と上記負荷の一方の電源入力
   端子間にドレイン・ソース通路が接続された電界効果ト
   ランジスタと、上記負荷の一方及び他方の電源入力端子
   間に接続された分圧抵抗とを備え、上記電界効果トラン
   ジスタのゲート電極に上記分圧抵抗によって分圧された
   電圧を印加するようにしたことを特徴とする電流供給装
   置。