JP2751202B2 - 電流供給装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電流供給装置、特に放送局内で用いられ
るブラックバースト信号を形成する回路に適用して好適
な電流供給装置に関する。

〔従来の技術〕

従来から放送局内のビデオスタジオ等では、スタジオ
内の各所で複合同期信号CP及び副搬送波信号SCが２本の
信号線から取り出せるようになされている。これによ
り、使用される各種ビデオ機器の同期を取る、いわゆる
同期合わせ（GEN LOCK）を行うようにされていた。

また最近は、２本の信号線が必要とされる複合同期信
号CP及び副搬送波信号SCを用いる方式に代え、複合同期
信号CP及び断続制御された副搬送波信号SCの合成信号で
なるブラックバースト信号BBを１本の信号線で流し、各
種ビデオ機器側でこのブラックバースト信号BBを用いて
GEN LOCKを行うようにしているものもある。

しかしながら、現在でもGEN LOCK用の信号として、複
合同期信号CP及び副搬送波信号SCを用いているスタジオ
がかなり存在している。このようなスタジオに於いて、
GEN LOCK用の信号としてブラックバースト信号BBのみを
使用する最新のビデオ機器を使用する時には、複合同期
信号CP及び副搬送波信号SCで同期可能な同期信号発生器
等を用いて、ブラックバースト信号BBを形成しなければ
ならないものであった。この場合には当然のことなが
ら、その同期信号発生器自体の位相安定度は極めて精度
の高いものが要求され、全体として大型化すると共に煩
雑な調整作業が必要となり、さらに高価な構成になると
いう問題があった。

そこで、第６図に示すように、簡易な構成で位相安定
度良く、複合同期信号CP及び副搬送波信号SCからブラッ
クバースト信号BBを形成するブラックバースト信号形成
回路は提案されている。

第６図には、ブラックバースト信号形成回路が示され
ている。

複合同期信号CPは、抵抗加算器構成の信号合成回路52
に入力されると共に、複合同期信号CPを整流して所望の
電源電圧VA,VBを得る電源発生回路53に入力され、さら
に複合同期信号CPに含まれる水平同期信号のタイミング
で、所定時間だけ遅延して立下がるバーストフラグ信号
BFを出力するバーストフラグ形成回路54に入力される。

副搬送波信号SCは、例えばバーストフラグ信号BFが立
下がる期間のみオン動作するように成されたスイッチ回
路55を介してバーストフラグ信号BSTとして信号合成回
路52に入力される。

信号合成回路52は、複合同期信号CPの水平同期信号に
続く所定期間、副搬送波信号SC（バースト信号BST）を
重畳してなるブラックバースト信号BBを形成し、出力す
るようになされている。

電源発生回路53は、同期信号の立下がりのタイミング
で電圧０〔Ｖ〕から電圧−４〔Ｖ〕に変化する複合同期
信号CPの特性に基づいて、正の電源電圧VA（＝５
〔Ｖ〕）を送出すると共に、負の電源電圧VB（＝−３
〔Ｖ〕）を送出する。

バーストフラグ形成回路54は、複合同期信号CPに含ま
れる水平同期信号以外の同期信号を除去して、複合同期
信号CPに含まれる水平同期信号のタイミングで、所定時
間だけ遅延して立下がるバーストフラグ信号BFを出力す
る。

スイッチ回路55は、例えば電源発生回路53から得られ
る正及び負の電源電圧VA及びVBで駆動されるCMOSスイッ
チICの２個のFETからなるアナログスイッチにて構成さ
れており、制御信号としてバーストフラグ形成回路54か
ら入力されるバーストフラグ信号BFの立下り時、オン動
作して、入力される副搬送波信号SCをバースト信号BST
として次段の信号合成回路52に送出する。

信号合成回路52は、スイッチ回路55を介して得られる
バースト信号BST、及び複合同期信号CPが、夫々抵抗を
介して入力される抵抗加算器構成でなり、バースト信号
BST及び複合同期信号CPのレベル合わせをして合成し、
この合成信号をブラックバースト信号BBとして送出する
ものである。

〔発明が解決しようとする課題〕

上述のように、複合同期信号を整流して得た微小電力
を利用して、ブラックバースト信号を形成するために
は、微小電流で動作するCMOSロジックIC等の回路を定電
圧で動作させる必要がある。この場合、現在市販されて
いる３端子定電圧IC等を利用しようとすると、出力とし
て必要な定電圧電流が100μＡ程度なのに対し、３端子
定電圧IC自身の消費する電流が3.5mA程度と非常に大き
く、定電圧ICを動作させることすら不可能であった。ま
た仮に動作したとしても入出力間の必要な電位差が2.5V
以上とかなり大きく、数Ｖの電圧源にとっては大き過ぎ
る電位差であった。そこで３端子定電圧ICと異なり、自
己消費電流が極めて微小で、且つ入出力間の電位差が小
さくても定電圧制御の可能な技術が望まれていた。

従って、この発明の目的は、自己消費電流が極めて少
なく、且つ、入出力間の電位差が小さくとも定電圧制御
が可能な電流供給装置を提供することにある。

〔課題を解決するための手段〕

この発明は、交流電源と微小電流が流れる負荷との間
に電圧発生部が接続され、上記負荷の一方及び他方の電
源入力端子間の電圧を所定の値に保持するようにした電
流供給装置において、上記交流電源の一方の端子と上記
負荷の一方の電源入力端子との間に、直列に接続される
第１のコンデンサ、第１のダイオード及び電界効果トラ
ンジスタのドレイン・ソース通路と、上記第１のダイオ
ードのアノード及びカソードの一方と上記電界効果トラ
ンジスタとの接続点と、上記負荷の一方の電源入力端子
との間に挿入される第２のコンデンサと、上記第１のコ
ンデンサと上記第１のダイオードのアノード及びカソー
ドの他方との接続点と、そのアノード及びカソードの一
方とが接続され、そのアノード及びカソードの他方が上
記負荷の他方の電源入力端子に接続される第２のダイオ
ードと、上記負荷の一方及び他方の電源入力端子間に接
続された分圧抵抗とを備え、上記電界効果トランジスタ
のゲート電極に上記分圧抵抗によって分圧された電圧を
印加するようにしたことを特徴とする電流供給装置であ
る。

〔作用〕

出力として必要な電圧より大きな電圧を入力側に印加
すれば、FET及び微小負荷（消費電流の微小な負荷）に
電流が流れ始める。可変抵抗で分圧されているゲート・
ソース間の電圧が、略々FETのゲート・ソースカットオ
フ電圧となるまで出力電圧が上昇し、一定となる。即
ち、定電圧動作時のFETはピンチオフ状態となってお
り、この時の僅かなピンチオフ電流（＝カットオフ電流
＝負荷電流）対ドレイン・ソース間電圧の関係は、ドレ
イン・ソース間電圧が略々0V付近まで理想に近い定電流
特性を示し、従って入力電圧の影響を殆ど受けることな
く出力電圧は一定となる。

これにより、負荷の電源入力端子間の電圧を定電圧に
保ちつつ、微小な定電流を負荷に供給することが出来
る。

〔実施例〕

以下、この発明の一実施例について図面を参照して説
明する。この実施例は、第１図乃至第５図に示すように
ブラックバースト信号を形成する回路に対し、この発明
を適用したものである。尚、この説明は以下の順序でな
される。

（Ａ）ブラックバースト信号形成回路の回路構成及び動
作について （Ａ−１）電源発生回路について （Ａ−２）バーストフラグ形成回路について （Ａ−３）バースト信号形成回路について （Ｂ）定電圧回路について （Ｃ）第２電圧発生部について （Ａ）ブラックバースト信号形成回路の回路構成及び動
作について 第１図には、ブラックバースト信号形成回路が示され
ている。

入力端子１には、例えば4Vp−ｐの複合同期信号CPが
供給され、この複合同期信号CPは、信号加算用の抵抗R
3、電源発生回路２及びバーストフラグ形成回路３に夫
々供給される。

一方、入力端子４には、例えば2Vp−ｐの副搬送波信
号SCが供給され、この副搬送波信号SCは、バースト信号
形成回路５に供給される。

これら入力端子1,4と接地間には、インピーダンス整
合用の抵抗R1,R2が接続されている。

（Ａ−１）電源発生回路について 電源発生回路３は、複合同期信号CPを整流して所望の
電源電圧VA,VBを得るもので、電源電圧VAを形成するた
めの第１電圧発生部６と、電源電圧VBを形成するための
第２電圧発生部７とから主に構成される。上述の複合同
期信号CPは、抵抗R15を経て電源発生回路２の、第１電
圧発生部６及び第２電圧発生部７に夫々供給される。

第１電圧発生部６では、入力端子１に加えられる複合
同期信号CPが、倍圧整流回路８に供給され、この倍圧整
流回路８から例えば＋6.5Vの電源電圧が発生する。

倍圧整流回路８は、ダイオードD1〜D4及びコンデンサ
C1〜C4が第１図に示すように接続されて構成されてい
る。この倍圧整流回路８の出力電圧V8は、次段の定電圧
回路９に供給される。

この定電圧回路９は、ダイオードD4及びコンデンサC4
の接続点にドレインが接続されているFET10と、このFET
10のソースに並列接続されている可変抵抗VR1及びコン
デンサC5と、可変抵抗VR1にアノードが接続されカソー
ドがアースされているダイオードD7とから構成される。
そして可変抵抗VR1は、FET10のバイアス調整用で、その
摺動子はFET10のゲートに接続されており、コンデンサC
5は平滑用でその他端側はアースされている。

定電圧回路９の出力として必要な電圧、例えば＋3.5V
以上の電圧V8〔＋6.5V〕が倍圧整流回路８より印加され
るため、FET10及び微小負荷（後述するCMOSロジックIC
等消費電流の微小な負荷）に電流が流れる。そして可変
抵抗VR1で分圧されているゲート・ソース間の電圧がFET
10の略々ゲート・ソースカットオフ電圧となるまで出力
電圧V9が上昇して一定となる。即ち定電圧動作時のFET1
0はピンチオフ状態となっており、この時の僅かなピン
チオフ電流（＝カットオフ電流＝負荷電流）対ドレイン
・ソース間電圧の関係は、ドレイン・ソース間電圧が略
々0V付近まで理想に近い定電流特性を示しており、従っ
て入力される電圧V8の影響は殆ど受けることなく出力側
の電圧V9は一定となる。

これにより定電圧回路９から、＋3.5V（電流値は、例
えば160μＡ）の電源電圧VAがバーストフラグ形成回路
３及びバースト信号形成回路５に用いられているCMOS I
Cに夫々供給される。

一方、この発明による第２電圧発生部７は、複合同期
信号CPを整流して、バースト信号形成回路５におけるFE
T12,13,14等のバイアス用に定電圧化された負電圧を得
るための回路である。

この第２電圧発生部７は、入力端子１が抵抗R15を介
してコンデンサC6の一端側に接続されており、コンデン
サC6の他端側がダイオードD5,D6に接続されている。ダ
イオードD5は、コンデンサC7及びFET11のドレインに接
続されており、このFET11のソースは、可変抵抗VR2及び
コンデンサC8の一端に接続されると共に、アースされて
いる。ダイオードD8を介した可変抵抗VR2の他端、コン
デンサC8の他端は負の電源ラインに夫々接続されてお
り、この負の電源ラインは、ダイオードD6を介してコン
デンサC6とダイオードD5の中点に接続されている。そし
て、可変抵抗VR2の摺動子は、FET11のゲートに接続され
ている。上述のFET11、可変抵抗VR2、ダイオードD8、コ
ンデンサC8は定電圧回路15を構成している。

抵抗R15を介して複合同期信号CPが第２電圧発生部７
に印加されると、複合同期信号CPの正方向の先端部分で
ダイオードD5に電流が流れ、負方向の先端部分でダイオ
ードD6に電流が流て、複合同期信号CPが整流されてコン
デンサC7に正電圧、コンデンサC8に負電圧が生じる。こ
こでダイオードD5とアース間にインピーダンスＺを挿入
し、このインピーダンスＺを変化させれば、Ｚ＝０Ωの
時、コンデンサC7の両端電圧は最小となって、出力電圧
の絶対値が最大となり、Ｚ＝∞の時、コンデンサC7の両
端電圧は最大となって、出力電圧の絶対値が最小とな
る。即ちインピーダンスとしてFETを挿入し、そのイン
ピーダンスを出力電圧で制御すれば出力電圧を一定にす
ることが出来る。

図示の例では、出力として必要な電圧、例えば−2V以
上の電圧〔4Vp−ｐ〕が入力側に印加されるため、FET11
及び微小負荷（後述するCMOSロジックIC等消費電流の小
さな負荷）に電流が流れ始める。可変抵抗VR2で分圧さ
れているゲート・ソース間の電圧がFET11の略々ゲート
・ソースカットオフ電圧となるまで出力電圧が上昇し、
一定となる。即ち定電圧動作時のFET11はピンチオフ状
態となっており、この時の僅かなピンチオフ電流（＝カ
ットオフ電流＝負荷電流）対ドレイン・ソース間電圧の
関係は、ドレイン・ソース間電圧が略々0V付近まで理想
に近い定電流特性を示しており、従って入力側の電圧の
影響を殆ど受けることなく出力側の電圧は一定となる。

これにより第２電圧発生部７〔定電圧回路15〕の出力
側には−2.0V（電流値は例えば数nA）の電源電圧VBが出
力され、バースト信号形成回路５に供給される。

（Ａ−２）バーストフラグ形成回路について 入力端子１から供給される複合同期信号CPは、バース
トフラグ形成回路３に供給される。

バーストフラグ形成回路３は、例えば電源発生回路２
から得られる正の電源電圧VAで駆動されるCMOSロジック
ICに含まれる３個の２入力シュミットNANDゲート16,17,
18と、抵抗R7〜R12と、可変抵抗VR3と、ダイオードD9
と、コンデンサC9〜C12,C18を図示するように接続して
構成されている。これによる複合同期信号CPに含まれる
水平同期信号以外の同期信号を除去して、複合同期信号
CPに含まれる水平同期信号のタイミングで、所定時間だ
け遅延して立下がるバーストフラグ信号BFを、バースト
信号形成回路３に出力する。

（Ａ−３）バースト信号形成回路について 入力端子４を介してバースト信号形成回路５に供給さ
れる副搬送波信号SCから、上述のバーストフラグ信号BF
に基づいて、バースト信号BSTが形成される。このバー
スト信号BSTが複合同期信号CPに重畳されることによっ
てブラックバースト信号BBが出力端子19に得られる。こ
の出力端子19と接地間には、インピーダンス整合用の抵
抗R5が接続されている。

この実施例では、ブラックバースト信号BBにおけるバ
ースト信号BSTが約0.3Vp−ｐと比較的小振幅であること
に着目し、副搬送波信号SCの振幅制御用のFET12に係る
副搬送波信号SCの振幅をもう一つ別のFET13を用いて常
に小さく押さえ、立上がり・立下がり部分での波形歪の
発生をおさえて、正負対称性の良いエンベロープを有す
るバースト信号を形成するようにしている。FET12,13の
制御信号として、アンバッファードCMOSロジックのイン
バータを用いてバーストフラグ信号BFよりＳ時カーブの
台形波を得、振幅及びバイアスを調整した信号が用いら
れる。

バースト信号形成回路５には、入力端子４から例えば
2Vp−ｐの副搬送波信号SCが供給されると共に、バース
トフラグ形成回路３からはバーストフラグ信号BFが供給
されている。

入力端子４及び接地間に抵抗R2が挿入される。入力端
子４は、コンデンサC17、抵抗R4及び抵抗R20を介してFE
T12のドレインに接続されると共に、コンデンサC17、抵
抗R4を介してFET13のドレインに接続されている。FET13
のソースには、抵抗R6を介してFET14のドレインが接続
されている。

抵抗R4は、入力された副搬送波信号SCのレベルを減衰
させるためのものであり、抵抗R20,R6は、FET12,14のON
抵抗の加算調整用である。この抵抗R6,R20を調整するこ
とによってFET12,14のON抵抗を調整出来る。

FET12,14のソースはアースされており、FET13のソー
スは、抵抗R6,R3、そして夫々、一端がアースされてい
る抵抗R5、出力端子19に接続されている。尚、この実施
例では、出力端子19（75Ω）に約0.3Vp−ｐのバースト
信号出力が得られる。

上述のバーストフラグ信号BFは、ローレベルが0Vとさ
れている。このバーストフラグ信号BFは、インバーダ20
と入力抵抗R14に夫々供給される。この実施例に用いら
れるインバータ20,21,22には、アンバッファードCMOSロ
ジックのインバータICが使用されている。このICには、
電源発生回路２の第１電圧発生部６より得られた＋3.5V
の電圧が電源電圧VAとして供給されている。

インバータ20では、上述のバーストフラグ信号BFが反
転され、入力抵抗R13を介してインバータ21に供給され
る。

インバータ21の出力側の点POから入力側の点PIにかけ
ては、負帰還用のコンデンサC13が接続され、これによ
り積分回路が形成される。このため、インバータ21の出
力側の点POに於いて、バースト期間中に得られる波形
は、立上がり・立下がり部分が緩やかな対称性の良いＳ
字カーブの台形波となる。この台形波のＳ字カーブは、
帰還用のコンデンサC13と入力抵抗R13によって所定の傾
きを持つようにされる。インバータ21の入力側の点PIに
おける波形は、出力電圧が直線的に変化している間、中
点電位付近で一時留まり、その前後はCR減衰曲線で変化
する状態を呈している。

FET12のゲートには、インバータ21の出力側と接地間
にコンデンサC14を介して接続されている可変抵抗VR4の
摺動子からゲート電圧が印加されるため、このFET12
は、インバータ21の出力側の点POで得られる台形波によ
り制御される。即ち、上述の台形波の振幅を可変抵抗VR
4にて調節し、バイアス電圧（略々0V）を加えて印加す
れは、FET12はバースト期間のみオフとなる様な動作を
する。

一方、上述のバーストフラグ信号BFは、入力抵抗R14
を介してインバータ22に供給される。

インバータ22の出力側の点POから入力側の点PIにかけ
ては、負帰還用のコンデンサC15が接続され、これによ
り積分回路が形成される。このためインバータ22の出力
側の点POに於いてバースト期間中に得られる波形は、立
上がり・立下がり部分が緩やかな対称性の良いＳ字カー
ブの台形波となる。この台形波のＳ字カーブは、帰還用
のコンデンサC15と入力抵抗R14によって所定の傾きをも
つようにされる。

インバータ22の出力側の点POで得られる台形波は、イ
ンバータ21の出力側の点POで得られる台形波と逆極性と
なる。

インバータ22の出力側では、抵抗R17、コンデンサC1
6、FET13のゲートが接続されている。抵抗R17とコンデ
ンサC16の中点には、抵抗R18を介して入力端子１が接続
され、コンデンサC16とFET13のゲートの接続点には、抵
抗R19を介して電源発生回路２の第２電圧発生部７が接
続されている。これによりFET13のゲートには、負の電
源電圧VB及びインバータ22の出力側の点POで得られる台
形波が供給されている。

FET13は、上述の台形波により制御される。即ち、上
述の台形波の振幅の最高値が0V付近（FET13がオン）と
なる様に、負のバイアス電圧VBを加えてFET13のゲート
へ印加すれば、FET13は、バースト期間のみオン動作
し、この結果緩いＳ字カーブの立上がり・立下がりエン
ベロープを持った正負対称性の良いバースト信号BSTが
得られる。

ところで、入力端子１は、抵抗R3を介してFET13のソ
ースに接続されているため、複合同期信号CP中の同期信
号の供給時、電位が低下すると、FET13のゲート・ソー
ス間電圧ＶGSが減少し、FET13がオンする方向となり、
同期信号の期間でバースト信号BSTが出力されるおそれ
がある。

そこで、第１図の構成に示すように、入力端子１を、
抵抗R18、コンデンサC16を介してFET13のゲートにも接
続し、上述の同期信号をFET13のゲートに供給すること
により、同期信号期間でもFET13が確実にオフするよう
にしている。

また、FET14のゲートは、インバータ21の出力側のコ
ンデンサC14と可変抵抗VR4の接続点に抵抗R16を介して
接続されている。これは、FET12と同様にバースト期間
にオフし、バースト期間以外ではオンするもので、出力
端子19側からみたインピーダンスが常に75Ωとなるよう
に補正しているものである。

前述のようにして形成されるバースト信号BSTは、抵
抗R3,R4,R5により複合同期信号CPと抵抗加算により重畳
されて出力端子19にはブラックバースト信号BBが得られ
る。

（Ｂ）定電圧回路について 第２図には、電源発生回路２に用いられている定電圧
回路９の等価回路を示す。尚、この第２図に示す定電圧
回路９では、第１図に示されているダイオードD7、コン
デンサC5が省略されている。

第３図はその出力電圧の対入力電圧特性図、第４図は
FETの静特性の一例を示すものである。

第２図を参照して回路の動作を説明すると、出力とし
て必要な電圧以上の入力電圧ＶINを入力側に印加すれ
ば、FET10,11及び微小負荷RL（CMOSロジックIC等消費電
流の小さな負荷）に電流が流れ始める。可変抵抗VR1,VR
2で分圧されているゲート・ソース間の電圧ＶGSが、FET
10,11のゲート・ソースカットオフ電圧ＶGSCと略々等し
くなるまで出力電圧ＶOUTが上昇し、一定となる。即
ち、定電圧動作時のFETはピンチオフ状態となってお
り、この時の僅かなピンチオフ電流（＝カットオフ電流
＝負荷電流）対ドレイン・ソース間電圧ＶDSの特性は、
第４図のFETの静特性中、例えばＶGS＝−2.0Vの場合の
特性グラフが示す様に、ドレイン・ソース間電圧ＶDSが
略々0V付近まで理想に近い定電流特性を示し、従って入
力電圧ＶINの影響を殆ど受けることなく、出力電圧ＶOU
Tは一定となる。但し、負荷電流（＝ピンチオフ電流I
D）の大きさは厳密には出力電圧ＶOUTに影響を与えるこ
とになるものの、負荷電流はカットオフ電流付近の小さ
な範囲に限っているので、その値は非常に小さい。仮に
負荷電流を少し大きくすると、出力電圧ＶOUTはその分
低下し、入出力間に必要な電圧も大きくなり、入力電圧
ＶINに対する安定度に少し低下することになる。つまり
負荷電流が小さい程、本回路の効果が大きく表れる。こ
こで、可変抵抗VR1の全抵抗値をRT、分圧抵抗値をRCと
すると微小負荷に対する出力電圧ＶOUTは略々次式で表
される。

次に自己消費電流については、FET10,11のゲート電流
は数nA以下と略々無視出来る程度の小さな値なので、可
変抵抗VR1,VR2の電流も小さな値とすることが出来る。
本回路の自己消費電流はこの可変抵抗VR1,VR2に流れる
数μＡ程度の電流のみとなって、市販の３端子定電圧IC
等に比べ千分の一程度と極端に小さい値で済む。第３図
の出力電圧対入力電圧特性グラフでは、可変抵抗VR1を
最小にした場合、中央にした場合、更に大きくした場合
の様子を表しており、上記条件下において定電圧動作を
していることがわかる。

特に詳述はしないものの、定電圧回路15についても、
上記定電圧回路９と同様の構成、作動を行う。

（Ｃ）第２電圧発生部について 第５図には、電源発生回路２のこの発明による第２電
圧発生部７の等価回路を示す。

先ず、第５図で基本原理を説明すれば、入力端子ACIN
に交流電圧を印加すると、交流電圧の正方向の先端部分
でダイオードD5に電流が流れ、負方向の先端部分でダイ
オードD6に電流が流れ、交流電圧は整流されてコンデン
サC7に正電圧、コンデンサC8に負電圧が生じる。ここで
ダイオードD5とアース間に挿入されているインピーダン
スＺを変化させれば、Ｚ＝０Ωの時、コンデンサC7の両
端電圧は最小となって出力電圧の絶対値が最大となり、
Ｚ＝∞の時、コンデンサC7の両端電圧は最大となって、
出力電圧の絶対値が最小となる。即ち、インピーダンス
ＺとしてFET11を挿入し、そのインピーダンスを出力電
圧で制御すれば、出力電圧を一定にすることが出来る。

次に、この回路の動作について説明すれば、入力端子
ACINに、必要な出力負電圧の絶対値よりも大きな振幅の
交流電圧vACを印加すると、出力負電圧の絶対値は徐々
に上昇する。可変抵抗VR2で出力電圧を分圧して与えら
れているFET11のゲート・ソース間電圧ＶGSは、出力電
流ILで決まるFET11のゲート電圧となる電圧で一定とな
る。たとえば第５図に示す静特性のFETを用い、出力電
流を2mAとするとゲート・ソース間電圧ＶGSは−0.4Vと
なり、可変抵抗VR2の分圧電圧が−0.4Vとなる様な出力
負電圧−Voutが得られることになる。この場合に交流電
圧vACの振幅が変化しても、それはFETのドレイン・ソー
ス間電圧ＶDSの変化となるのみで出力電圧−Voutは略々
一定である。

本回路によれば静特性のグラフからもわかる様に、出
力電流ILが小さければ小さい程出力電圧−Voutは安定
し、且つ電圧ロスも小さくなってより有効となる。特に
本発明の目的である同期信号からFETのゲートバイアス
用負電圧を得る場合等においては、必要な出力電流は、
nAオーダーであり、電圧制御のための自己消費電流（本
回路では、可変抵抗VR2に流れる略々数μＡの電流のみ
で可変抵抗VR2は実質的な負荷となっている）が小さ
く、定電圧動作に必要な電位差（交流電圧vACの振幅と
出力電圧−Voutの絶対値との差）も、略々0Vに近く、極
めて良好な特性の回路となっている。また自己消費電流
が小さいため、元の信号に与える影響が小さくて済む。

〔発明の効果〕

この発明に係る電流供給装置は、市販の３端子定電圧
IC等に比べ定電圧動作をするための自己消費電流が千分
の一程度と極端に小さく、微小電圧源の定電圧制御が可
能になるという効果がある。また、出力電流が小さい場
合、入出力間電位差が小さくとも動作し、入力が小さく
なった場合の電圧制御が略々極限まで行えるという効果
がある。そして、出力電圧の調整が容易に出来、一般の
安価な汎用FETで構成出来、回路が簡単になるという多
大な効果がある。更に、電圧制御のための自己消費電流
が小さく、元の信号に与える効果が小さくて済むという
効果もある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図に示す定電圧回路の等価回路図、第３図は第２図に
示す定電圧回路の入出力特性図、第４図はFETの静特性
の一例を示す特性図、第５図は第１図に示す電源発生回
路におけるこの発明による第２電圧発生部の等価回路
図、第６図は従来のブラックバースト信号形成回路のブ
ロック図である。 図面における主要な符号の説明 9,15:定電圧回路、 10,11,12,13,14:FET、 ID:ピンチオフ電流、IL:出力電流、 RL:微小負荷、 VR1,VR2,VR3,VR4:可変抵抗。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】交流電源と微小電流が流れる負荷との間に
   電圧発生部が接続され、上記負荷の一方及び他方の電源
   入力端子間の電圧を所定の値に保持するようにした電流
   供給装置において、 上記交流電源の一方の端子と上記負荷の一方の電源入力
   端子との間に、直列に接続される第１のコンデンサ、第
   １のダイオード及び電界効果トランジスタのドレイン・
   ソース通路と、 上記第１のダイオードのアノード及びカソードの一方と
   上記電界効果トランジスタとの接続点と、上記負荷の一
   方の電源入力端子との間に挿入される第２のコンデンサ
   と、 上記第１のコンデンサと上記第１のダイオードのアノー
   ド及びカソードの他方との接続点と、そのアノード及び
   カソードの一方とが接続され、そのアノード及びカソー
   ドの他方が上記負荷の他方の電源入力端子に接続される
   第２のダイオードと、 上記負荷の一方及び他方の電源入力端子間に接続された
   分圧抵抗とを備え、 上記電界効果トランジスタのゲート電極に上記分圧抵抗
   によって分圧された電圧を印加するようにしたことを特
   徴とする電流供給装置。