CN106817014B - 开关电源的驱动延迟控制电路 - Google Patents

Abstract

本发明公开了一种开关电源的驱动延迟控制电路，包括：跨导模块接收开关电源传来的相位信号和基准电压，根据相位信号电压值和基准电压获得第一积分电流和第二积分电流；积分模块对第一积分电流和第二积分电流积分以获得积分电压；比较器将积分电压与阈值电平进行比较获得比较信号；逻辑模块接收比较信号和开关电源传来的消磁检测信号，对比较信号和消磁检测信号进行运算以获得驱动延迟信号并传至功率开关以控制功率开关导通，使开关电源的开关每个周期延迟导通，从而使电感电流工作在断续模式，延迟导通的时间跟随交流输入电压的相位变化，使功率开关占空比与电感充电电流峰值无关，降低输入电流谐波失真和功率开关损耗，提高开关电源工作效率。

Description

开关电源的驱动延迟控制电路

技术领域

本发明涉及一种开关电源的控制电路，特别是涉及一种开关电源的驱动延迟控制电路。

背景技术

众所周知，在开关电源电路由交流电供电时，需要输入电流相位与输入电压相位一致，以得到较高的功率因数和较低的输入电流谐波失真。

对于传统的开关电源控制电路，在恒流输出时，电感工作在临界导通模式，通过导通功率开关控制输入电源对电感充电，使每个开关周期电感充电电流峰值与此时交流电源电压幅度成正比，以实现对输入电流相位的控制，通过断开功率开关控制电感对负载的放电。

但由于功率开关占空比与电感充电电流峰值有关，且影响输入电流值，导致输入电流谐波失真较高，通常超过15％，因此，现有的开关电源控制电路已越来越不能满足用户的需要。

发明内容

本发明要解决的技术问题是为了克服现有技术中的开关电源控制电路影响输入电流值导致输入电流谐波失真较高的缺陷，提供一种开关电源的驱动延迟控制电路。

本发明是通过下述技术方案来解决上述技术问题的：

本发明提供一种开关电源的驱动延迟控制电路，其特点在于，其包括一跨导模块、一积分模块、一比较器和一逻辑模块：

该跨导模块用于接收一该开关电源传输来的相位信号和一基准电压，并根据该相位信号的电压值和该基准电压获得一第一积分电流和一第二积分电流；

该积分模块用于在该开关电源传输来的消磁检测信号和该逻辑模块传输来的放电控制信号控制下对该第一积分电流和该第二积分电流进行积分以获得一积分电压；

该比较器用于将该积分电压与一阈值电平进行比较，获得一比较信号；

该逻辑模块用于接收该比较信号和该开关电源传输来的消磁检测信号，对该比较信号和该消磁检测信号进行运算以获得一驱动延迟信号，并将该驱动延迟信号传输至该开关电源，以控制该开关电源的功率开关导通。

较佳地，该跨导模块包括一第一负反馈电路、一第二负反馈电路、一第一电流镜、一第二电流镜和一第三电流镜；

该第一负反馈电路的输入端作为该跨导模块的第一输入端接收该相位信号、输出端电连接该第一电流镜的输入端，该第一电流镜的输出端电连接该第二电流镜的输入端，该第二电流镜的输出端作为该跨导模块的第一输出端输出该第一积分电流；

该第二负反馈电路的输入端作为该跨导模块的第二输入端接收该基准电压、输出端电连接该第三电流镜的输入端，该第三电流镜的输出端作为该跨导模块的第二输出端输出该第二积分电流。

较佳地，该第一负反馈电路包括一第一放大器、一第一晶体管和一第一电阻，该第一电流镜包括一第二晶体管和一第三晶体管，该第二电流镜包括一第四晶体管和一第五晶体管；

该第一放大器的同相输入端作为该第一负反馈电路的输入端接收该相位信号、反相输入端电连接该第一晶体管的源极、输出端电连接该第一晶体管的栅极，该第一晶体管的漏极作为该第一负反馈电路的输出端、源极电连接该第一电阻的一端，该第一电阻的另一端接地；

该第二晶体管的栅极与漏极电连接，且与该第三晶体管的栅极电连接，该第二晶体管的漏极构成该第一电流镜的输入端，该第二晶体管的源极电连接电源，该第三晶体管的源极电连接该电源、漏极作为该第一电流镜的输出端；

该第四晶体管的栅极与漏极电连接，且与该第五晶体管的栅极电连接，该第四晶体管的漏极构成该第二电流镜的输入端，该第四晶体管的源极接地，该第五晶体管的源极接地、漏极作为该第二电流镜的输出端输出该第一积分电流；

该第二负反馈电路包括一第二放大器、一第六晶体管和一第二电阻，该第三电流镜包括一第七晶体管和一第八晶体管；

该第二放大器的同相输入端作为该第二负反馈电路的输入端接收该基准电压、反相输入端电连接该第六晶体管的源极、输出端电连接该第六晶体管的栅极，该第六晶体管的漏极作为该第二负反馈电路的输出端、源极电连接该第二电阻的一端，该第二电阻的另一端接地；

该第七晶体管的栅极与漏极电连接，且与该第八晶体管的栅极电连接，该第七晶体管的漏极构成该第三电流镜的输入端，该第七晶体管的源极电连接该电源，该第八晶体管的源极电连接该电源、漏极作为该第三电流镜的输出端输出该第二积分电流。

较佳地，该第一晶体管、该第四晶体管、该第五晶体管和该第六晶体管均为NMOS管(N型MOS管，MOS管是指金属-氧化物-半导体场效应晶体管)，该第二晶体管、该第三晶体管、该第七晶体管和该第八晶体管均为PMOS管(P型MOS管)。

较佳地，该积分模块包括一第九晶体管、一第十晶体管和一积分电容，该第九晶体管的源极作为该积分模块的第二输入端接收该第二积分电流、栅极作为该积分模块的第三输入端接收该消磁检测信号、漏极与该第十晶体管的漏极电连接，该第十晶体管的源极作为该积分模块的第一输入端接收该第一积分电流、栅极作为该积分模块的第四输入端接收该放电控制信号、漏极作为该积分模块的输出端输出该积分电压且与该积分电容的一端电连接，该积分电容的另一端接地。

较佳地，该第九晶体管为PMOS管，该第十晶体管为NMOS管。

较佳地，该逻辑模块包括一第一与非门和一第二与非门，该第一与非门的一输入端与该第二与非门的输出端电连接、另一输入端作为该逻辑模块的第一输入端接收该消磁检测信号、输出端作为该逻辑模块的第一输出端输出该驱动延迟信号且与该第二与非门的一输入端电连接，该第二与非门的另一输入端作为该逻辑模块的第二输入端接收该比较信号、输出端作为该逻辑模块的第二输出端输出该放电控制信号。

较佳地，该消磁检测信号在该开关电源的电感对负载放电过程中为低电平，其余时间为高电平。

较佳地，该相位信号的电压幅度按交流电源输入的电压幅度等比例变化。

较佳地，该驱动延迟控制电路还包括一电平校正模块，该电平校正模块用于接收该开关电源传输来的占空比控制信号和该相位信号，根据该占空比控制信号和该相位信号进行校正以输出一校正信号；

该跨导模块用于接收该校正信号，而不接收该相位信号。

较佳地，该电平校正模块包括一第十一晶体管、一第十二晶体管、一校正电阻和一校正电容，该第十一晶体管的源极作为该电平校正模块的第一输入端接收该相位信号、栅极作为该电平校正模块的第二输入端接收该占空比控制信号、漏极同时与该校正电阻的一端和该第十二晶体管的漏极电连接，该第十二晶体管的栅极电连接该第十一晶体管的栅极、源极接地，该校正电阻的另一端作为该电平校正模块的输出端输出该校正信号、且与该校正电容的一端电连接，该校正电容的另一端接地。

较佳地，该第十一晶体管为PMOS管，该第十二晶体管为NMOS管。

较佳地，该电平校正模块还包括一相位调整电阻，该相位调整电阻的一端与该第十一晶体管的源极电连接、另一端与该校正电容未接地的一端电连接。

较佳地，当该功率开关导通时，该占空比控制信号为低电平；当该功率开关断开时，该占空比控制信号为高电平。

在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。

本发明的积极进步效果在于：

本发明提供的开关电源驱动延迟控制电路，以使开关电源的开关每个周期延迟导通，从而使电感电流工作在断续模式，延迟导通的时间跟随交流输入电压的相位变化，使功率开关占空比与电感充电电流峰值无关，可以显著地降低输入电流谐波失真，并且可以降低功率开关损耗，进而提高开关电源的工作效率。

附图说明

图1为本发明较佳实施例的开关电源的驱动延迟控制电路的电路图。

图2为本发明较佳实施例的开关电源的驱动延迟控制电路的信号波形示意图。

具体实施方式

下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。

如图1所示，本实施例提供一种开关电源的驱动延迟控制电路，其接收来自开关电源的消磁检测信号DEMb和相位信号Vph，并输出驱动延迟信号DRV至该开关电源，根据该相位信号Vph的电压值，调节消磁检测信号DEMb到驱动延迟信号DRV之间的延迟时间，使得开关电源的功率开关在每个开关周期延迟导通，从而使得电感电流工作在断续模式，延迟导通的时间跟随交流输入电压的相位变化，使功率开关占空比与电感充电电流峰值无关，可以显著地降低输入电流谐波失真，典型应用条件下可以低于5％，并且可以降低功率开关损耗，进而提高开关电源的工作效率。

该开关电源的驱动延迟控制电路包含一跨导模块101、一积分模块102、一比较器103、一逻辑模块104和一电平校正模块105。

下面具体介绍各电路模块的功能：

该电平校正模块105用于接收该开关电源传输来的占空比控制信号DU和相位信号Vph，根据该占空比控制信号DU和该相位信号Vph进行校正以输出一校正信号Vd，并将该校正信号Vd传输至该跨导模块101的输入端。

该跨导模块101用于接收该校正信号Vd和一基准电压Vref，并根据该相位信号Vph的电压值和该基准电压Vref获得一第一积分电流CUR1和一第二积分电流CUR2。

该积分模块102用于在该开关电源传输来的消磁检测信号DEMb和该逻辑模块传输来的放电控制信号Dischg控制下对该第一积分电流CUR1和该第二积分电流CUR2进行积分以获得一积分电压Vint。

该比较器103用于将该积分电压Vint与一阈值电平Vth进行比较，获得一比较信号Vc。

该逻辑模块104用于接收该比较信号Vc和该开关电源传输来的消磁检测信号DEMb，对该比较信号Vc和该消磁检测信号DEMb进行运算以获得一驱动延迟信号DRV，并将该驱动延迟信号DRV传输至该开关电源，以控制该开关电源的功率开关导通。

上面具体介绍了该驱动延迟控制电路包括的电路模块和各电路模块所具备的功能，下面详细介绍各电路模块的具体电路结构：

该电平校正模块105包括一第十一PMOS M11、一第十二NMOS M12、一校正电阻Rd和一校正电容Cd，该第十一PMOS M11的源极作为该电平校正模块105的第一输入端接收该相位信号Vph、栅极作为该电平校正模块105的第二输入端接收该开关电源传输来的占空比控制信号DU、漏极同时与该校正电阻Rd的一端和该第十二NMOS M12的漏极电连接，该第十二NMOS M12的栅极与该第十一PMOS M11的栅极电连接(即接收该占空比控制信号DU)、源极接地，该校正电阻Rd的另一端作为该电平校正模块105的输出端输出该校正信号Vd、且与该校正电容Cd的一端电连接，该校正电容Cd的另一端接地。

该电平校正模块105还包括一相位调整电阻Rph，该相位调整电阻Rph的一端与该第十一PMOS M11的源极电连接、另一端与该校正电容Cd未接地的一端电连接。

该跨导模块101包括一第一负反馈电路、一第二负反馈电路、一第一电流镜、一第二电流镜和一第三电流镜。

其中，该第一负反馈电路的输入端作为该跨导模块101的第一输入端接收该相位信号、输出端电连接该第一电流镜的输入端，该第一电流镜的输出端电连接该第二电流镜的输入端，该第二电流镜的输出端作为该跨导模块101的第一输出端输出该第一积分电流。

该第二负反馈电路的输入端作为该跨导模块101的第二输入端接收该基准电压、输出端电连接该第三电流镜的输入端，该第三电流镜的输出端作为该跨导模块101的第二输出端输出该第二积分电流。

具体地，该第一负反馈电路包括一第一放大器AMP1、一第一NMOS M1和一第一电阻R1，该第一电流镜包括一第二PMOS M2和一第三PMOS M3，该第二电流镜包括一第四NMOS M4和一第五NMOS M5；该第二负反馈电路包括一第二放大器AMP2、一第六NMOS M6和一第二电阻R2，该第三电流镜包括一第七PMOS M7和一第八PMOS M8。

其中，该第一放大器AMP1的同相输入端作为该第一负反馈电路的输入端接收该校正信号Vd、反相输入端电连接该第一NMOS M1的源极、输出端电连接该第一NMOS M1的栅极，该第一NMOS M1的漏极作为该第一负反馈电路的输出端、源极电连接该第一电阻R1的一端，该第一电阻R1的另一端接地。

该第二PMOS M2的栅极与漏极电连接、且与该第三PMOS M3的栅极电连接，该第二PMOS M2的漏极构成该第一电流镜的输入端，该第二PMOS M2的源极电连接电源，该第三PMOS M3的源极电连接该电源、漏极作为该第一电流镜的输出端。

该第四NMOS M4的栅极与漏极电连接、且与该第五NMOS M5的栅极电连接，该第四NMOS M4的漏极构成该第二电流镜的输入端，该第四NMOS M4的源极接地，该第五NMOS M5的源极接地、漏极作为该第二电流镜的输出端输出该第一积分电流CUR1。

该第二放大器AMP2的同相输入端作为该第二负反馈电路的输入端接收该基准电压Vref、反相输入端电连接该第六NMOS M6的源极、输出端电连接该第六NMOS M6的栅极，该第六NMOS M6的漏极作为该第二负反馈电路的输出端、源极电连接该第二电阻R2的一端，该第二电阻R2的另一端接地。

该第七PMOS M7的栅极与漏极电连接、且与该第八PMOS M8的栅极电连接，该第七PMOS M7的漏极构成该第三电流镜的输入端，该第七PMOS M7的源极电连接该电源，该第八PMOS M8的源极电连接该电源、漏极作为该第三电流镜的输出端输出该第二积分电流CUR2。

该积分模块102包括一第九PMOS M9、一第十NMOS M10和一积分电容Cint，该第九PMOS M9的源极作为该积分模块102的第二输入端接收该第二积分电流CUR2、栅极作为该积分模块102的第三输入端接收该消磁检测信号DEMb、漏极与该第十NMOS M10的漏极电连接，该第十NMOS M10的源极作为该积分模块102的第一输入端接收该第一积分电流CUR1、栅极作为该积分模块102的第四输入端接收该放电控制信号Dischg、漏极作为该积分模块102的输出端输出该积分电压Vint、且与该积分电容Cint的一端电连接，该积分电容Cint的另一端接地。

该逻辑模块104包括一第一与非门G1和一第二与非门G2，该第一与非门G1的一输入端与该第二与非门G2的输出端电连接、另一输入端作为该逻辑模块104的第一输入端接收该消磁检测信号DEMb、输出端作为该逻辑模块104的第一输出端输出该驱动延迟信号DRV且和该第二与非门G2的一输入端电连接，该第二与非门G2的另一输入端作为该逻辑模块104的第二输入端接收该积分电压Vint、输出端作为该逻辑模块104的第二输出端输出该放电控制信号Dischg。

本发明的工作原理如下：

对于典型的开关电源电路，当开关电源控制电路控制功率开关导通时，输入电源对电感充电，电感磁通增加，电感电流增加，当开关电源控制电路控制功率开关断开，电感对负载放电，电感磁通减小，电感电流减小。附图2(a)给出了电感磁通Φ的变化示意图。

对于交流电源输入，输入电压幅度按照输入电压相位θ的正弦规律变化，每个开关周期电感充电的电流幅度跟随输入电压幅度，同样按照相位θ的正弦规律变化，图2中左半部分波形对应相位θ接近0°的情况，此时输入电压幅度较低，开关电源每个开关周期对电感充电的电流幅度也较低，即电感磁通量Φ在相位θ附近每个开关周期的峰值幅度Φp(θ)较低。图2中右半部分波形对应相位θ接近90°的情况，此时输入电压幅度较高，开关电源每个开关周期对电感充电的电流幅度也较高，即电感磁通量Φ在相位θ附近每个开关周期的峰值幅度Φp(θ)较高。

开关电源控制电路对电感放电状态进行检测，在电感对负载放电过程中，消磁检测信号DEMb为低电平，其余时间DEMb为高电平，附图2(b)给出了消磁检测信号DEMb随电感磁通变化的示意图。

相位信号Vph(θ)电压幅度按交流电源输入电压幅度变化，即Vph(θ)＝Vph_max*sin(θ)，其中Vph_max对应θ为90°时的相位信号Vph(θ)。

开关电源电路的输入电流Iin与Φp(θ)及功率开关控制信号的占空比DUTY有关，即Iin∝DUTY(θ)·Φp(θ)＝DUTY(θ)·Φp_max·sin(θ)，其中Φp_max对应θ为90°时的Φp(θ)。注意到输入电流Iin的表达式中，除了sin(θ)之外还有一个乘积项DUTY(θ)，即输入电流Iin存在高次谐波的成分。对于传统开关电源电路，对输入电流Iin表达式做傅里叶展开，可以计算出输入电流Iin的THD(谐波失真)在15％左右，与仪器测量结果一致。

本发明的延迟控制电路根据消磁检测信号DEMb的信息，以及相位信号Vph(θ)信息，产生一个随相位θ变化的延迟时间，使功率开关控制信号的占空比DUTY不随输入电压相位θ变化，因此有Iin∝DUTY·Φp_max·sin(θ)∝sin(θ)，即开关电源电路输入电流的相位完全跟随输入电压，不存在高次谐波的成分。对输入电流Iin表达式做傅里叶展开，可以计算出输入电流Iin的THD为0％。但实际的电路系统中，由于存在驱动延时、电感漏磁等非理想因素，实际仪器测量THD在5％左右。本发明的延迟控制电路消除了最主要的失真成分，实现较低的输入电流谐波失真。

根据开关电源电路基本理论，功率开关控制信号的占空比DUTY与输入电源电压有效值和输出负载电压有关，本发明的延迟电路通过电平校正模块104对相位信号Vph进行校正得到校正信号Vd，使得延迟电路产生的延迟时间自动适应不同的输入电源电压有效值以及不同的输出负载电压值。

附图1的实施例中，占空比控制信号DU控制第十一PMOS M11和第十二NMOS M12交替导通，对相位信号Vph进行调制，校正电阻Rd与校正电容Cd构成低通滤波器，对调制后的相位信号Vph滤波得到校正信号Vd。

当开关电源电路的电感有2组绕组时，充电电流流过原边绕组和交流电源，放电电流流过副边绕组和负载，形成变压器隔离，此时占空比控制信号DU可以设计为功率开关控制信号的反相，即功率开关导通时占空比控制信号DU为低电平，功率开关断开时占空比控制信号DU为高电平。

当开关电源电路的电感有1组绕组时，占空比控制信号DU可以设计为功率开关控制信号的同相，即功率开关导通时占空比控制信号DU为高电平，功率开关断开时占空比控制信号DU为低电平。

附图1的实施例中，第二放大器AMP2、第六NMOS M6和第二电阻R2构成第二负反馈结构，第二电阻R2的电流为Vref/R2，第七PMOS M7和第八PMOS M8构成电流镜，假设电流镜增益为K7，得到第二积分电流CUR2＝Vref*K7/R2。

第一放大器AMP1、第一NMOS M1和第一电阻R1构成第一负反馈结构，第一电阻R1的电流为Vd/R1，第二PMOS M2和第三PMOS M3构成电流镜，假设电流镜增益为K2，第四NMOS M4和第五NMOS M5构成电流镜，假设电流镜增益为K4，得到第二积分电流CUR1＝Vd*K2*K4/R1。

通过调节K7、K2、K4、R2、R1的取值，可以等比例地调节所有相位θ条件下的延迟时间，可以设计成在θ为90°时延迟时间为零，从而使功率开关的开关切换损耗降至最低。采用这种设计可以使开关电源系统引入了本发明的延迟控制电路后获得更高的转换效率。

消磁检测信号DEMb为低电平时，第九PMOS M9导通，第二积分电流CUR2对积分电容Cint充电，使积分电压Vint上升。

消磁检测信号DEMb下降沿触发逻辑模块104动作，第一与非门G1输出高电平，第二与非门G2输出放电控制信号Dischg低电平，第十NMOS M10导通，第一积分电流CUR1对积分电容Cint放电，使积分电压Vint下降。

当积分电压Vint下降至低于阈值电平Vth时，比较器CMP 103输出翻转，比较信号Vc变为低电平，再次触发逻辑模块104动作，第二与非门G2输出放电控制信号Dischg高电平，第十NMOS M10断开。同时第一与非门G1输出变为低电平，即驱动延迟信号DRV出现下降沿跳变。开关电源电路可以根据驱动延迟信号DRV的下降沿跳变控制功率开关导通，开启下一个周期对电感的充放电。

附图2(c)给出了积分电压Vint的示意图。积分电容Cint放电时间与积分电容Cint充电的幅度成正比，且与相位信号Vph的幅度成反比。由于积分电容Cint充电的幅度与消磁检测信号DEMb低电平时间即电感消磁时间成正比，即与sin(θ)成正比，而相位信号Vph也与sin(θ)成正比，因此两处sin(θ)相互抵消，使积分电容Cint放电时间与θ无关，从而实现了功率开关控制信号的占空比DUTY不随输入电压相位θ变化。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (12)

1.一种开关电源的驱动延迟控制电路，其特征在于，其包括一跨导模块、一积分模块、一比较器和一逻辑模块：

该跨导模块用于接收一该开关电源传输来的相位信号和一基准电压，并根据该相位信号的电压值和该基准电压获得一第一积分电流和一第二积分电流；

该积分模块用于在该开关电源传输来的消磁检测信号和该逻辑模块传输来的放电控制信号控制下对该第一积分电流和该第二积分电流进行积分以获得一积分电压；

该比较器用于将该积分电压与一阈值电平进行比较，获得一比较信号；

该逻辑模块用于接收该比较信号和该开关电源传输来的消磁检测信号，对该比较信号和该消磁检测信号进行运算以获得一驱动延迟信号，并将该驱动延迟信号传输至该开关电源，以控制该开关电源的功率开关导通；

该跨导模块包括一第一负反馈电路、一第二负反馈电路、一第一电流镜、一第二电流镜和一第三电流镜；

该第一负反馈电路的输入端作为该跨导模块的第一输入端接收该相位信号、输出端电连接该第一电流镜的输入端，该第一电流镜的输出端电连接该第二电流镜的输入端，该第二电流镜的输出端作为该跨导模块的第一输出端输出该第一积分电流；

该第二负反馈电路的输入端作为该跨导模块的第二输入端接收该基准电压、输出端电连接该第三电流镜的输入端，该第三电流镜的输出端作为该跨导模块的第二输出端输出该第二积分电流；

该第一负反馈电路包括一第一放大器、一第一晶体管和一第一电阻，该第一电流镜包括一第二晶体管和一第三晶体管，该第二电流镜包括一第四晶体管和一第五晶体管；

该第一放大器的同相输入端作为该第一负反馈电路的输入端接收该相位信号、反相输入端电连接该第一晶体管的源极、输出端电连接该第一晶体管的栅极，该第一晶体管的漏极作为该第一负反馈电路的输出端、源极电连接该第一电阻的一端，该第一电阻的另一端接地；

该第二晶体管的栅极与漏极电连接，且与该第三晶体管的栅极电连接，该第二晶体管的漏极构成该第一电流镜的输入端，该第二晶体管的源极电连接电源，该第三晶体管的源极电连接该电源、漏极作为该第一电流镜的输出端；

该第四晶体管的栅极与漏极电连接，且与该第五晶体管的栅极电连接，该第四晶体管的漏极构成该第二电流镜的输入端，该第四晶体管的源极接地，该第五晶体管的源极接地、漏极作为该第二电流镜的输出端输出该第一积分电流；

该第二负反馈电路包括一第二放大器、一第六晶体管和一第二电阻，该第三电流镜包括一第七晶体管和一第八晶体管；

该第二放大器的同相输入端作为该第二负反馈电路的输入端接收该基准电压、反相输入端电连接该第六晶体管的源极、输出端电连接该第六晶体管的栅极，该第六晶体管的漏极作为该第二负反馈电路的输出端、源极电连接该第二电阻的一端，该第二电阻的另一端接地；

该第七晶体管的栅极与漏极电连接，且与该第八晶体管的栅极电连接，该第七晶体管的漏极构成该第三电流镜的输入端，该第七晶体管的源极电连接该电源，该第八晶体管的源极电连接该电源、漏极作为该第三电流镜的输出端输出该第二积分电流。

2.如权利要求1所述的驱动延迟控制电路，其特征在于，该第一晶体管、该第四晶体管、该第五晶体管和该第六晶体管均为NMOS管，该第二晶体管、该第三晶体管、该第七晶体管和该第八晶体管均为PMOS管。

3.如权利要求1所述的驱动延迟控制电路，其特征在于，该积分模块包括一第九晶体管、一第十晶体管和一积分电容，该第九晶体管的源极作为该积分模块的第二输入端接收该第二积分电流、栅极作为该积分模块的第三输入端接收该消磁检测信号、漏极与该第十晶体管的漏极电连接，该第十晶体管的源极作为该积分模块的第一输入端接收该第一积分电流、栅极作为该积分模块的第四输入端接收该放电控制信号、漏极作为该积分模块的输出端输出该积分电压且与该积分电容的一端电连接，该积分电容的另一端接地。

4.如权利要求3所述的驱动延迟控制电路，其特征在于，该第九晶体管为PMOS管，该第十晶体管为NMOS管。

5.如权利要求1所述的驱动延迟控制电路，其特征在于，该逻辑模块包括一第一与非门和一第二与非门，该第一与非门的一输入端与该第二与非门的输出端电连接、另一输入端作为该逻辑模块的第一输入端接收该消磁检测信号、输出端作为该逻辑模块的第一输出端输出该驱动延迟信号且与该第二与非门的一输入端电连接，该第二与非门的另一输入端作为该逻辑模块的第二输入端接收该比较信号、输出端作为该逻辑模块的第二输出端输出该放电控制信号。

6.如权利要求1所述的驱动延迟控制电路，其特征在于，该消磁检测信号在该开关电源的电感对负载放电过程中为低电平，其余时间为高电平。

7.如权利要求1所述的驱动延迟控制电路，其特征在于，该相位信号的电压幅度按交流电源输入的电压幅度等比例变化。

8.如权利要求1所述的驱动延迟控制电路，其特征在于，该驱动延迟控制电路还包括一电平校正模块，该电平校正模块用于接收该开关电源传输来的占空比控制信号和该相位信号，根据该占空比控制信号和该相位信号进行校正以输出一校正信号；

该跨导模块用于接收该校正信号，而不接收该相位信号。

9.如权利要求8所述的驱动延迟控制电路，其特征在于，该电平校正模块包括一第十一晶体管、一第十二晶体管、一校正电阻和一校正电容，该第十一晶体管的源极作为该电平校正模块的第一输入端接收该相位信号、栅极作为该电平校正模块的第二输入端接收该占空比控制信号、漏极同时与该校正电阻的一端和该第十二晶体管的漏极电连接，该第十二晶体管的栅极电连接该第十一晶体管的栅极、源极接地，该校正电阻的另一端作为该电平校正模块的输出端输出该校正信号、且与该校正电容的一端电连接，该校正电容的另一端接地。

10.如权利要求9所述的驱动延迟控制电路，其特征在于，该第十一晶体管为PMOS管，该第十二晶体管为NMOS管。

11.如权利要求9所述的驱动延迟控制电路，其特征在于，该电平校正模块还包括一相位调整电阻，该相位调整电阻的一端与该第十一晶体管的源极电连接、另一端与该校正电容未接地的一端电连接。

12.如权利要求8所述的驱动延迟控制电路，其特征在于，当该功率开关导通时，该占空比控制信号为低电平；当该功率开关断开时，该占空比控制信号为高电平。

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