CN106020316B

CN106020316B - 包括用于漏电流抑制的可开关电路的dc线性电压调节器

Info

Publication number: CN106020316B
Application number: CN201610184605.XA
Authority: CN
Inventors: U·S·维斯马; K·Q·恩古因
Original assignee: Analog Devices Global ULC
Current assignee: Analog Devices Global ULC; Analog Devices International ULC
Priority date: 2015-03-30
Filing date: 2016-03-29
Publication date: 2020-08-11
Anticipated expiration: 2036-03-29
Also published as: DE102016105485A1; CN106020316A; US9513647B2; US20160291618A1; DE102016105485A8

Abstract

本发明公开了包括用于漏电流抑制的可开关电路的DC线性电压调节器。本发明在一个方面涉及用于基于DC输入电压来产生调节的DC输出电压的DC线性电压调节器电路。DC线性电压调节器电路包括DMOS传输晶体管，该DMOS传输晶体管包括漏极端子、栅极端子、源极端子和体端子，其中漏极端子与调节器输出连接，调节器输出配置成供给调节的DC输出电压，源极端子与用于接收DC输入电压的调节器输入连接。DC线性电压调节器电路包括可开关防泄漏电路，其与DMOS传输晶体管的体端子连接，并且配置成自动检测且中断从调节器输出到体端子的漏电流的流动。

Description

包括用于漏电流抑制的可开关电路的DC线性电压调节器

技术领域

本发明在一个方面涉及用于基于DC输入电压来产生调节的DC输出电压的DC线性电压调节器电路。DC线性电压调节器电路包括DMOS传输晶体管，该DMOS传输晶体管包括漏极端子、栅极端子、源极端子和体端子，其中漏极端子与调节器输连接，该调节器输出配置为供给调节的DC输出电压，源极端子与用于接受DC输入电压的调节器输入连接。DC线性电压调节器电路可开关防泄漏电路，其与DMOS传输晶体管的体端子连接且配置为自动地检测且中断从调节器输出到体端子的漏电流流动。

背景技术

本发明涉及用于基于DC输入电压产生调节的DC输出电压的DC线性电压调节器电路。该DC线性电压调节器电路包括可开关防泄漏电路，其配置为自动地检测且中断从调节器输出到调节器的DMOS传输晶体管的体端子的漏电流流动。基于DMOS的DC线性电压调节器的一些类型的应用要求，外部DC电压源能够在如下工作条件下施加到调节器输出：调节器输入处的DC电压，即DC线性调节器电路的电源电压为零或者比强制施加到调节器输出上的DC电压小得多。将这种类型的反向电压工作条件应用于现有技术的基于DMOS的DC线性电压调节器经常导致从调节器输出流入DMOS传输晶体管的巨大的且不可接受的反向漏电流。这导致了在反向工作条件下DC线性电压调节器电路中的严重的功率浪费并且另外可能由于过热而损坏DC线性电压调节器的各种有源和无源组件。存在至少两个导致该非期望的漏电流反向流动的机制。漏电流的大部分正流经DMOS传输晶体管器件的块体，因为块体连与调节器输入连接，而调节器输入在DC线性电压调节器正常工作期间与DC输入电压连接。另外，漏电流的另一部分可能流经DMOS传输晶体管的沟道，因为当DC输入电压为零时，用于DMOS传输晶体管的驱动器或误差放大器以及DMOS传输晶体管的栅极端子上的齐纳保护二极管的输出接地栅极端子。即使DMOS在漏极与源极之间不对称，也可能在DMOS传输晶体管中形成支持大的反向电流流动的沟道。

因此，有益的是提供如下的基于DMOS的DC线性电压调节器电路：其能够承受上述的反向工作条件，而不会遇到从与调节器输出耦合的外部DC电压源进入DMOS传输晶体管的反向漏电流的巨流。

发明内容

本发明的第一方面涉及用于基于DC输入电压来产生调节的DC输出电压的DC线性电压调节器电路。DC线性电压调节器电路包括DMOS传输晶体管，该DMOS传输晶体管包括漏极端子、栅极端子、源极端子和体端子，其中漏极端子与调节器输出连接，该调节器输出配置成供给调节后的DC输出电压，源极端子与用于接收DC输入电压的调节器输入连接。DC线性电压调节器电路的误差放大器响应于误差放大器的第一输入与第二输入之间的电压或电流差而在DMOS传输晶体管的栅极端子处产生误差电压，并且DC参考电压发生器被配置成将DC参考电压供给到误差放大器的第一输入。电压调节环耦合在调节后的DC输出电压与误差放大器的第二输入之间。DC线性电压调节器电路另外地包括可开关防泄漏电路，其与DMOS传输晶体管的体端子连接，并且被配置成自动检测并中断从调节器输出到体端子的漏电流的流动。

可开关防泄漏电路能够抑制或消除在DC线性电压调节器的反向电压工作条件下从调节器输出到DMOS传输晶体管的体端子的上述巨流的漏电流。当由与调节器输出耦合的外部DC电压源产生的DC电压超过调节器输入处的DC电压诸如一个二极管电压降的一定量时，通常达到这些反向电压工作条件。这些反向电压工作条件可能由于各种原因而达到，例如由于将DC输入电压输送到调节器输入的DC电压源的无功率状态或故障。DMOS传输晶体管可以包括PDMOS晶体管或NDMOS晶体管，取决于DC输入电压和调节后的DC输出电压相对于DC线性电压调节器电路的接地电位的极性。

可开关防泄漏电路优选地包括一个或多个可控半导体开关，每个可控半导体开关均包括至少一个PMOS和/或NMOS晶体管。一个或多个可控晶体管开关可以与DMOS传输晶体管的体端子连接以将体端子与DC线性电压调节器电路的不同电路节点电连接，取决于调节器输入和调节器输出处的DC电压的相对大小。

在DC线性电压调节器电路的一个实施方案中，可开关泄漏防护电路包括：

-第一开关状态，其将所述DMOS传输晶体管的体端子与调节器输入连接；以及

-第二开关状态，其将DMOS传输晶体管的体端子与调节器输出连接以及将DMOS传输晶体管的栅极端子与调节器输出连接。这可以通过两个、三个或更多个单独的半导体开关布置的适当配置和控制来实现。这些单独的半导体开关布置中的每一个均可以包括一个以上的可控半导体开关，诸如PMOS晶体管和/或NMOS晶体管。

根据一个这样的实施方案，可开关泄漏保护电路包括第一和第二半导体开关布置，第一和第二半导体开关布置配置成选择性地根据可开关泄漏防护电路的第一开关状态和第二开关状态而将DMOS传输晶体管的体端子与调节器输入和调节器输出连接。第三半导体开关布置进一步配置成根据可开关泄漏保护电路的第一开关状态和第二开关状态而将DMOS传输晶体管的调节器输出和栅极端子连接以及断开连接，如下文参考附图进一步详述的。

本领域技术人员将理解，在正常工作条件下调节器输入处的DC输入电压可以相对于DC线性电压调节器电路的接地电位为均正的或者均为负的。调节的DC输出电压的绝对值小于DC输入电压的绝对值，例如至少小0.5V或1.0V，而允许适当的偏压跨DMOS传输晶体管。

可开关泄漏防护电路可配置成：

响应于DC输入电压的绝对值超过调节的DC输出电压的绝对值而选择第一开关状态；以及

响应于DC输入电压的绝对值小于调节的DC输出电压的绝对值而选择第二开关状态。可开关泄漏防护电路可以例如当DC输入电压的绝对值降一定量到调节的DC输出电压的绝对值以下例如0.7伏时而选择第二开关状态。

第一半导体开关布置可以包括耦合在DMOS传输晶体管的体端子与源极端子之间的DMOS晶体管开关。DMOS开关晶体管的体端子优选地与DMOS开关晶体管的漏极端子电连接，如下文参考图4进一步详述的。

第二半导体开关布置可以包括连接在DMOS传输晶体管的体端子与调节器输出之间的多个级联的低压MOS晶体管。第二半导体开关布置可以另外包括电阻器串，电阻器串包括连接在调节器输入与DC线性电压调节器电路的接地电位或负供电轨之间的多个级联的晶体管。电阻器串包括与多个级联的低压MOS晶体管的相应的栅极端子连接的多个插入的电压分接节点，如下文参考图5进一步详述的。

第三半导体开关布置可以包括低压PMOS晶体管，其包括与DMOS传输晶体管的栅极端子连接的漏极端子、与多个级联的低压MOS晶体管的一对低压MOS晶体管之间的中间耦合节点连接的源极端子。电压PMOS晶体管另外地包括与调节器输入连接的栅极端子以及与DMOS传输晶体管的体端子连接的体端子。低压PMOS晶体管在可开关泄漏防护电路的第二开关状态下导电/导通，对应反向电压工作条件，使得DMOS传输晶体管的栅极端子和漏极端子通过低压PMOS晶体管的相对小的导通电阻而互连。DMOS传输晶体管的栅极端子和漏极端子也与调节器输出耦合。

DC线性电压调节器电路的以下实施方案可以进一步包括齐纳二极管，其连接在调节器输入与DMOS传输晶体管的栅极端子之间以保护DMOS传输晶体管免于过大栅极源电压破坏，例如在DMOS传输金台镐的最大安全工作限值之上的栅极源电压。齐纳二极管的阴极可以与调节器输入连接，齐纳二极管的阳极与DMOS传输晶体管的栅极端子连接，如下文参考图6和图7进一步详述的。由于第三半导体开关布置响应于反向电压工作条件而将DMOS传输晶体管的栅极端子与调节器输出电连接，所以例如当调节器输出处的DC电压超过DC输入电压近似0.7V以上时，该作用可施加正向偏压到齐纳二极管上。该工作条件可导致通过齐纳二极管的非期望的泄漏或过电流的流动，除非采取预防措施来阻挡该过电流通路。第三半导体开关布置的一个实施方案包括这样的预防措施：其为低压MOS晶体管的形式，该低压MOS晶体管与齐纳二极管串联地连接在调节器输入与DMOS传输金台镐的栅极端子之间以便选择性地分别在第一开关状态和第二开关状态下使能和禁止流经齐纳二极管的电流。该有益特征将在下文中参考图6和图7进行进一步详述。

本发明的第二方面涉及用于保护DC线性电压调节器电路的调节器输出免于反向漏电流破坏的方法。DC线性电压调节器电路包括耦合在调节器输入与调节器输出之间的DMOS传输晶体管，保护DC线性电压调节器电路的调节器输出的方法包括以下步骤：

a)包括将调节器输出处的DC电压的绝对值与调节器输入处的DC电压的绝对值进行比较，

b)当调节器输入处的DC电压的绝对值超过调节器输出处的DC电压的绝对值时，通过自动选择可开关泄漏防护电路的第一开关状态来将DMOS传输晶体管的体端子与调节器输入连接，

c)当调节器输入处的DC电压的绝对值小于调节器输出处的DC电压的绝对值时，通过自动选择可开关泄漏防护电路的第二开关状态来将DMOS传输晶体管的体端子与调节器输出连接。

该方法可包括另外的步骤：

d)当调节器输入处的DC电压的绝对值小于调节器输出处的DC电压的绝对值时，经由可开关泄漏防护电路将DMOS传输晶体管的栅极端子与调节器输出连接，

e)当调节器输入处的DC电压的绝对值超过调节器输出处的DC电压的绝对值时，通过第三半导体开关布置将DMOS传输晶体管的栅极端子与调节器输出断开连接。

本发明的第三方面涉及根据集成了上述实施方案中的任一个的包括DC线性电压调节器电路的半导体衬底或裸片。半导体衬底可以除了DMOS晶体管外仅包括低压NMOS和PMOS晶体管的适合的DMOS半导体工艺来制作。

附图说明

下面将结合附图额外详细地描述本发明的优选实施方案，在附图中：

图1是典型的现有技术DC线性电压调节器电路的示意性电路图；

图2是经受反向电压工作条件的现有技术的DC线性电压调节器电路的示意性电路图，

图3A示出了在正常工作条件下工作的根据本发明第一实施方案的DC线性电压调节器电路的简化示意电路图，

图3B示出了在反向电压工作条件下根据第一实施方案工作的DC线性电压调节器电路的简化示意电路图，

图4示出了根据本发明的第一实施方案的DC线性电压调节器电路的简化示意电路图，进一步图示出与DMOS传输晶体管的体端子连接的第一半导体开关布置的实现细节，

图5示出了根据本发明的第一实施方案的DC线性电压调节器电路的简化示意电路图，进一步图示出与DMOS传输晶体管的体端子连接的第二半导体开关布置的实现细节，

图6示出了根据本发明的第一实施方案的DC线性电压调节器电路的简化示意电路图，进一步图示出与DMOS传输晶体管的栅极端子连接的第三半导体开关布置的实现细节；以及

图7示出了根据本发明的第二实施方案的DC线性电压调节器电路的简化示意电路图，进一步图示出与DMOS传输晶体管的栅极端子连接的替选的第三半导体开关布置的实现细节。

具体实施方式

图1是典型的现有技术的DC线性电压调节器电路100的示意电路图，其工作于正常条件下以基于例如从如图示意性示出的DC电压源V_sup施加到调节器输入的DC输入电压V_INP而生成调节的DC输出电压。调节的DC输出电压供给到调节器输出V_OUT，在该调节器输出，在DC线性电压调节器电路100的正常工作期间有源或无源电负载是连接的。DMOS传输晶体管M1充当现有技术的DC线性电压调节器电路100的调节元件且包括与调节器输入V_INP连接的源极端子108以及与调节的DC输出连接的漏极端子。DMOS传输晶体管M1的体端子106与源极端子108连接，源极端子108在正常工作条件下位于电压调节器电路100的最高电位。DC线性电压调节器电路100的负供电轨或端子101与负DC轨或接地电位连接。DC电压源V_sup可以在调节器输入V_INP处产生并施加在10V与50V之间的DC电压。DC线性电压调节器电路100可配置成供给固定值或预定值的调节后DC输出电压，诸如在3V与10V之间的DC电压，基本上与调节器输入V_INP处的实际DC电压无关。因此，抑制DC电压源V_sup的慢速的DC电压变化以及DC电压源V_sup上的噪声和波纹电压成分。

图2是通过外部DC电压源120经过反向电压工作条件的上述典型的现有技术的DC线性电压调节器电路100的示意电路图。因为DC电压源V_sup被关断而使得施加到调节器输入V_INP的DC输入电压大约为零，如与调节器输入V_INP耦合的接地电位示意性图示的，所以实现DC线性电压调节器电路100的反向电压工作条件。同时，与调节器输出V_OUT耦合的外部DC电压源120保持活跃。在调节器电路100的调节器输出V_OUT与包括外部DC电压源120的另一电压供给装置并联连接的实际应用中可以实现这些反向电压工作条件。在该并联耦合中，期望能够关断或去除对调节器电路100的电力或电压供给而使得并联布置的电压供给装置超驰在正常工作条件下由调节器电路提供的调节后DC输出电压的布置。然而，外部DC电压源120的DC电压例如5V的施加致使大的漏电流122流经DMOS传输晶体管M1的体端子106且顺着到达M1的接地的漏极端子。该非期望的漏电流122的流动是由于如下事实引起的：PN二极管结是由DMOS传输晶体管M1的漏极和体扩散而形成的。该PN二极管结在DC线性电压调节器电路100的反向电压工作条件下变成正向偏置的，因为DMOS传输晶体管M1的漏极端子位于比体端子106高的电压电位。流经体端子106的大的漏电流122或者在反向工作条件下M1的扩散代表了大的功率浪费且会由于过热而破坏DC线性电压调节器100的各个有源和无源组件。

图3A示出了在正常工作条件下根据本发明的第一实施方案的DC线性电压调节器电路300的简化的示意电路图。图3B示出了在有源外部DC电压源320与调节器输出V_OUT耦合的反向电压工作条件下工作的DC线性电压调节器电路300的简化的示意电路图。

在如图3A所示的DC线性电压调节器电路300的正常工作条件下，电路300基于例如从如图示意性示出的DC电压源V_sup施加到调节器输入V_INP的DC输入电压来产生调节后DC输出电压。调节后DC输出电压在调节器输出V_OUT处供给，在调节器输出处由负载电阻器RL示意性地指示的有源或无源电负载在调节器电路300正常工作期间连接。DMOS传输晶体管M1充当电压调节器电路300的调节元件并且包括与调节器输入V_INP连接的源极端子308以及与调节器输出V_OUT连接的漏极端子。DMOS传输晶体管M1的体端子306与源极端子308连接。源极端子308在图示的正常工作条件下位于电压调节器电路300的最高电位。电压调节器电路300可以包括与负DC轨或接地电位连接的负供电轨或端子(未示出)。电压调节器电路300可适应各种DC输入和DC输出电压特性，取决于任何特定的应用。在本发明的一些实施方案中，DC输入和DC输出电压可以均相对于接地电位为负DC电压。电压调节器电路300可以配置成以调节器输入V_INP处的在10V与50V之间的DC电压下工作。DC线性电压调节器电路100可配置成在调节器输出V_OUT处固定值和预定值的调节后DC输出电压，诸如3V与10V之间的DC电压。电压调节器电路300的电压调节特性确保了调节后DC输出电压保持基本上与在电路的标定DC输入电压范围内的调节器输入V_INP处的实际DC输入电压无关。因此，电压调节器电路300起到在调节后DC输出电压下抑制DC电压源V_sup的缓慢DC电压变化以及在调节器输入V_INP处抑制DC电压源V_sup上的噪声和波纹电压成分。

电压调节器电路300另外地包括误差放大器(未示出)以及位于控制电路块(驱动器)302内的DC参考电压发生器(未示出)。误差放大器可以包括第一输入和第二输入以及供给响应于第一输入与第二输入之间的电压差或电流差的输出电压的输出。误差放大器的第一输入与DC参考电压发生器的输出耦合，使得固定或可编程DC参考电压施加到误差放大器的第一输入。误差放大器的第二输入经由反馈电压调节环与调节器电路300的调节后DC输出电压耦合。误差放大器的第二输入可以例如经由与调节后DC输出电压耦合的电压调节环的适合的电阻性或电容性的分压器来感测或采样调节后DC输出电压的小部分。例如，调节后DC输出电压的该小部分可以经由控制电路块302的感测或反馈输入305而传送给误差放大器的第二输入。误差放大器的输出电压可因此起到产生误差电压的作用，误差电压代表了调节后DC输出电压与施加到误差放大器的相应的第一输入和第二输入的固定或可编程DC参考电压之间的瞬时电压或电流差。该误差电压经由信号线或导线304施加到或者耦合到DMOS传输晶体管M1的栅极端子，强制M1根据误差电压的极性和大小来增加或降低对有源或无源电负载RL的调节电流和电压的供给。DC参考电压发生器可以例如基于带隙电压参考电路(未示出)。本领域技术人员将理解，误差放大器、电压调节环和电压采样或感测电路可以工作于模拟域或数字域中的信号上或者工作于来自两个域的信号的混合上。电压调节环可以例如包括用于感测调节后DC输出电压的A/D转换器、D/A转换器、布置在A/D转换器与D/A转换器之间用于控制误差放大器等的数字控制器。

电压调节器电路300另外地包括可开关防泄漏电路，优选地包括三个单个的半导体开关布置S1，S2，和S3，它们配置成自动地检测且中断或抑制从调节器输出到DMOS传输晶体管M1的体端子或扩散306的非期望的漏电流流动，如上文结合现有技术的基于DMOS的电压调节器电路100的缺点所论述的。根据本发明的可开关防泄漏电路可配置成自动地将可开关防泄漏电路在第一开关状态与第二开关状态之间切换，取决于DC输入电压和调节后DC输出电压的相对值。可开关防泄漏电路可配置成响应于DC输入电压的绝对值超过调节器输出处的DC输出电压的绝对值而自动地在可开关防泄漏的第一开关状态下将DMOS传输晶体管M1的体端子306与调节器输入V_INP(以及与M1的源端子308)电连接或耦合。该DC输入和DC输出电压范围对应于电压调节器电路300的正常工作条件，在该条件下电压调节器电路300提供其对DC输入电压的预期的调节，如上文所述。DMOS传输晶体管M1在电压调节器电路300的这些正常工作条件下在其有源区域中工作。另一方面，如果可开关防泄漏电路检测到DC输入电压的绝对值降到DC输出电压的绝对值以下或小于DC输出电压的绝对值，则可开关防泄漏电路可配置成通过选择可开关防泄漏的第二开关状态来自动地将DMOS传输晶体管M1的体端子306与调节器输出V_OUT(以及与M1的体端子)电连接或耦合。该DC输入和DC输出电压范围对应于电压调节器电路300的上述的反向电压工作条件，在该反向电压工作条件下电压调节器电路300不能起作用，因为应对通过DMOS传输晶体管M1的体漏电流的流动的预期的以及防护性的措施是有益的。反向电压工作条件的存在示出在图3B中，其中有源外部DC电压源320与调节器输出V_OUT耦合，而调节器输入V_INP未被供给功率，例如置于零伏/接地电位。由于各种原因，例如由于外部DC电压源V_SUP的无功率状态或故障，调节器输入V_INP可能未被供给功率。

如上文简要提到的，可开关防泄漏电路优选地包括三个单个的半导体开关布置S1，S2和S3，它们根据如可开关防泄漏电路的第一开关状态和第二开关状态所限定的其相应的开关控制信号而工作在导电/导通状态与非导电/关断状态之间。三个单个的半导体开关布置S1，S2和S3中的每一个可以包括一个或多个低压PMOS和/或NMOS晶体管，其作为开关元件工作，如下文进一步详述的。例如包括三个单个的半导体开关布置S1，S2和S3的可开关防泄漏电路优选地配置成执行漏电流的自动检测和中断，而不使用用于监视和评估例如调节器输入V_INP和调节器输出V_OUT处的电压的数字逻辑电路或数字控制器/处理器。该特征提供了良好的可靠性且利于使用少量的组件的紧凑电路布局以及最小的半导体裸片面积。

第一半导体开关布置S1和第二半导体开关布置S2分别配置成，在对应于如图3A所示意性示出的电压调节器电路300的正常工作条件的可开关防泄漏电路的第一开关状态下，将M1的体端子或扩散306与调节器输入V_INP连接，以及因此还与M1的源极端子308连接。第一半导体开关布置S1和第二半导体开关布置S2分别配置成，在如图3B上示意性示出的电压调节器电路300的反向电压工作条件下，将M1的体端子或扩散306选择性地连接到调节器输出V_OUT，以及因此连接到M1的漏极端子。本领域技术人员将理解，可开关防泄漏电路的第一开关状态和第二开关状态可以通过在电压调节器电路300的正常工作条件下选择S1的导电/导通状态以及S2的非导电/关断状态来实现，反之在反向电压工作条件下也是如此。S1的第一和第二开关端子311a，311b在S1的导电/导通状态下经由S1的相对小的导通电阻而电连接，在S1的非导电/关断状态下经由极大的关断电阻而断开连接。同样，S2的第一和第二开关端子312a，312b在S2的导电/导通状态下经由S2的相对小的导通电阻而电连接，在S2的非导电/关断状态下经由S2的极大的关断电阻而断开连接。可开关防泄漏电路的第三半导体开关布置S3配置成在第二开关状态下将调节器输出V_OUT连接到M1的栅极端子304，通过断开S3的第一和第二开关端子313a，313b之间的电连接而在可开关防泄漏电路的第一开关状态下将调节器输出V_OUT与栅极端子304断开连接。

本领域技术人员将理解，包括上述可开关防泄漏电路的电压调节器电路300优选地集成在用DMOS兼容工艺制造的单个MOS半导体衬底或裸片上。在电压调节器电路300的特别有利的实施方案中，仅低压对称PMOS和NMOS晶体管用于实现可开关防泄漏电路的第一、第二和第三半导体开关布置S1，S2和S3，如下文参考图4、图5、图6和图7进一步详述的。该特征是有益的，因为本可开关防泄漏电路能够集成在基于DMOS的电压调节器电路中，并且在反向工作条件下提供应对上述反向漏电流的充分的保护措施，虽然通过高压对称PMOS和NMOS晶体管不可用的若干DMOS工艺之一来制作。

图4示出了电压调节器电路300的简化的示意电路图，示出了根据第一半导体开关布置S1的示例性实施方案的实现细节。第一半导体开关布置S1包括单个DMOS晶体管开关311，其源极端子311a和漏极端子311b连接在DMOS传输晶体管M1的体端子306与源极端子308之间。DMOS晶体管开关311的体扩散或端子以及漏极端子311b永久地电连接。在可开关防泄漏电路的第一开关状态下，DMOS晶体管开关311导通/导电，因为其栅极端子311c与下文进一步详述的S2开关布置(参见图5)的中间耦合节点G连接。中间耦合节点G处于比经由调节器输入V_INP连接到有源DC电压源V_sup的源极端子311a低的电位，使得S1的第一和第二开关端子311a，311b经由上述S1的小的导通电阻而电连接。另一方面，在可开关防泄漏电路的第二开关状态下，即，在电压调节器电路300的反向电压工作条件下，DMOS晶体管开关311处于关断/非导电，因为其源极端子311a处于零伏，并且栅极端子311c具有与调节后输出V_OUT近似相同的电位。此外，由于S1的体端子和漏极端子311b经由S2联合地连接到调节后输出V_OUT，所以S1的体端子在S1的非导电状态下也是反向偏置的或阻挡。

图5示出了电压调节器电路300的简化的示意电路图，示出了第二半导体开关布置S2的示例性实施方案的实现细节。第二半导体开关布置S2包括连接在DMOS传输晶体管M1的体端子306与调节器输出V_OUT之间的四个单个的且级联的低压PMOS晶体管。本领域技术人员将理解，在本发明的替代实施方案中可以使用更少或额外的级联的低压PMOS晶体管，例如取决于最大要求DC输入电压，并且低压PMOS晶体管的击穿电压是任何特定的CMOS半导体工艺。第二半导体开关布置S2进一步包括电阻器串，该电阻器串包括连接在调节器输入V_INP与DC线性电压调节器电路300的接地电位或负供电轨之间的四个级联的电阻器。级联电阻的数量可以对应于级联的低压PMOS晶体管的数量。技术人员将理解，可以在替选方案中使用级联电容器的对应的电容器串。如图所示，电阻器串包括多个插入的电压分接节点D、C、B、A，它们连接到四个级联的电压MOS晶体管的相应的栅极端子。S2的外耦合节点是对应于S2本身的输入端子和输出端子的312a，312b，而四个级联的低压PMOS晶体管之间的中间耦合节点已被分配了节点附图标记G、F、E。

为了示出第二半导体开关布置S2的操作，下文参考表1示出具体的实施例，其中电压调节器电路300已经配置成在调节器输出V_OUT处提供5V的调节后输出电压。在电路300的正常工作条件下，调节器输入V_INP处的DC输入电压在该实施例中为16V。

表1示出了分别在列3和列2中的正常工作条件和反向电压工作条件下电压调节器电路300中的节点或端子DC电压。在该实施例中，电阻器串的电阻器的电阻假设基本相同。在正常工作条件下，可开关防泄漏电路的第一开关状态被选择，S2非导电/关断，而S2导电/导通，使得M1的体端子被拉至调节器输入V_INP处的近似16V。这意味着，开关S2的外耦合节点312a被拉到16V，并且最上的低压PMOS晶体管315的栅极端子同样是16V。然而，电阻器串的分接节点C处于12V，如表1所指示，这是由于电阻器串的分压作用，使得最上的低压PMOS晶体管315具有大约0V的栅极-源极电压，将最上方的低压PMOS晶体管315置于其关断状态。剩余的三个级联的低压PMOS晶体管同样处于它们相应的关断状态，这从表1所示的DC节点电压是显然的。通过该方式，在电路300的正常工作条件下，整个S2布置在输入端子312a与输出端子312b之间关断或非导电，允许之前论述的S1将M1的体端子拉至近似16V。此外，电阻器串的标定以及低压PMOS晶体管的级联确保了，对于电路300的正常工作期间的这些低压晶体管类型，跨四个低压PMOS晶体管中的每一个的漏极至源极电压不超过大约5V的安全电压上限。

在反向电压工作条件下，可开关防泄漏电路的第二开关状态被选择，S2导电或导通，而S1非导电，使得M1的体端子被拉至M1的漏极端子和调节器输出V_OUT处的近似5V。电阻器串的每个分接节点D，C，B，A处的DC电压为零，因为在调节器输入V_INP处的DC输入电压为0V或接地电位。因为最低的低压PMOS晶体管的源极端子被外部DC电压源拉至调节器输出V_OUT处的5V，所以最低的低压PMOS晶体管导电。最低的低压PMOS晶体管的导电状态将中间耦合节点E拉至5V，这又通过负的栅极-源极电压将次最低的低压PMOS晶体管置于其导电状态。该过程在两个剩余的低压PMOS晶体管中重复，使得全部四个级联的低压PMOS晶体管导通/导电。结果，在电压调节器电路300的反向电压工作条件下，S2布置的输入端子312a和输出端子312b通过四个级联的低压PMOS晶体管的上述相对小的总的导通电阻而电连接，使得M1的体端子被拉至调节器输出V_OUT处的近似5V。

表1

图6示出了电压调节器电路300的简化的示意电路图，其中示出了第三半导体开关布置S3的示例性实现的一些实现细节。S2开关布置还描绘在图中以更好地示出S3开关布置与S2开关布置的一些组件之间的相互作用。S3开关布置包括连接在DMOS传输晶体管M1的漏极端子与栅极端子(线304)之间的低压PMOS晶体管313。S3开关布置的两个开关端子313a，313b相应地对应于低压PMOS晶体管313的源极端子和漏极端子。S3开关布置包括被布置成与齐纳二极管312串联的额外的半导体开关(未显示在图6中)，如下文参考图7进一步详述的。低压PMOS晶体管313的体端子连接到S2开关布置的最外的节点312a，而低压PMOS晶体管313的源极端子连接到S2开关布置的中间耦合节点G。

在可开关防泄漏电路的第一开关状态下，S3的低压PMOS晶体管313关断且S2开关布置同样关断，原因如上所述。S3的低压PMOS晶体管313非导电，因为栅极端子313c被拉至调节器输入V_INP处的近似16V，而源极端子313b与中间耦合节点G电连接，中间耦合节点G具有近似12V的DC电压，原因如上文所论述的以及表2中所表明的。这些条件提供了大约4V的正的栅极-源极电压以切断低压PMOS晶体管313。最后，低压PMOS晶体管313的体端子连接到比源极端子313b高的电位，使得源极-体结反向偏置而放置任何体漏电流流经低压PMOS晶体管313。

在可开关防泄漏电路的第二开关状态下，对应于反向电压工作条件，S3的低压PMOS晶体管313导电，S2开关布置同样导电，原因如上文详述的。低压PMOS晶体管313导电，因为栅极端子313c被拉至调节器输入V_INP处的近似0V或接地，而源极端子313b与中间耦合节点G电连接，中间耦合节点G被拉至调节器输出V_OUT处的近似5V的DC电压，原因如上文所述，以及如表1中所表明的，使得栅极-源极电压为大约负5V。最后，低压PMOS晶体管313的体端子也连接到调节器输出V_OUT处的5V DC，使得低压PMOS晶体管313的源极-体结被偏置到近似0V。这使得源极-体结非导电并且因此在反向电压工作条件下消除了任何流经PMOS晶体管313的体漏电流。

由于S3的低压PMOS晶体管313在电压调节器电路300的反向电压工作条件下导电，所以在包括该齐纳二极管312作为M1的保护性措施的电压调节器电路300的实施方案中，这会导致齐纳二极管312的正向偏压状态，带有经过齐纳二极管312的伴随的以及非期望的漏电流流动。然而，经过齐纳二极管312的该非期望的漏电流的流动可通过在如图7所示的S3开关布置中添加防护性的组件或措施来进行消除或抑制。

图7示出了根据本发明的第二实施方案的DC线性电压调节器电路700的简化的示意性电路图，示出了根据其替选实施方案的第三不同开关布置S3的实现细节。电压调节器电路300的上述第一实施方案和调节器电路700的当前实施方案的相同特征已经被提供了对应的附图标记以便于比较。与上述的S3开关布置相比，S3开关布置包括与齐纳二极管312串联地耦合的另外的低压NMOS晶体管312a。

下面的表2示出了分别在列3和列2中的正常工作条件和反向电压工作条件下电压调节器电路700的节点和端子的示范性的DC电压。S3的低压PMOS晶体管313如上所述工作于电压调节器电路700的正常工作条件模式以及反向电压工作模式下。然而，在低压PMOS晶体管313导电的反向电压工作条件或模式下，低压NMOS晶体管312a处于非导电状态或关断状态，因为其栅极端子与调节器输入V_INP处的0V耦合，而源极端子与调节器输出V_OUT处的近似5V耦合。结果，低压NMOS晶体管312a关断或者非导电，因此在电压调节器电路700的反向电压工作条件下阻挡非期望的漏电流流经齐纳二极管312。布置在低压NMOS晶体管312a的漏极端子与齐纳二极管312之间的中间节点J具有近似0V的电位，因为流经齐纳二极管312的电流为零。布置在低压NMOS晶体管312a的源极端子与S3的开关端子313a之间的中间节点H与连接到M1的栅极端子的信号线304连接。

在电压调节器电路700的正常工作条件下，其中选择可开关泄漏防护电路的第一开关状态，低压PMOS晶体管313关断或非导通，而低压NMOS晶体管312a切换到导通状态，因为NMOS晶体管312a的栅极端子与16V的调节器输入V_INP耦合而源极端子与M1的近似的栅极端子耦合，这通常具有在DC输入电压以下0-5V的电压。结果，低压NMOS晶体管312a导通且代表了相对小的串联电阻，例如在100Ω与10KΩ之间，与齐纳二极管312串联而使得齐纳二极管312能够正常地起作用且通过根据所选的齐纳二极管的齐纳电压特性限制M1的电压来保护M1免于过大的栅极源电压破坏。将节点H在M1的栅极端子处添加到图7。

节点电压	反向电压工作	正常工作
			VD	0	16
VBulk	5	16
			VG	5	12
VH	5	X
			VJ	0	VH

表2

Claims

1.一种基于DMOS的DC电压调节器电路，包括：

DMOS传输晶体管，设在电源电压与所述电压调节器电路的输出端子之间的电路通路中，所述DMOS传输晶体管具有栅极端子、源极端子、漏极端子和体端子，

漏电流防护电路，包括耦合在所述DMOS传输晶体管的源极端子与体端子之间的第一开关以及耦合在所述DMOS传输晶体管的体端子与漏极端子之间的第二开关，

其中所述第一开关和第二开关接收相应的控制信号，所述控制信号使得：在所述调节器电路的普通工作条件下所述第一开关变得导通以及所述第二开关变得非导通，并且在反向电压工作条件下所述第一开关变得非导通以及所述第二开关变得导通，

其中所述第一开关包括DMOS晶体管，所述DMOS晶体管的体端子电连接到所述DMOS晶体管的漏极端子，并且所述DMOS晶体管被配置为在所述调节器电路的普通工作条件下变得导通，

其中所述第二开关包括MOS晶体管的源极-漏极连接链，并且

其中所述DMOS晶体管的栅极端子连接到所述第二开关中的中间耦合节点。

2.如权利要求1所述的电路，其中所述MOS晶体管每一个都具有比所述DMOS传输晶体管的定额低的电压定额。

3.如权利要求1所述的电路，其中所述第二开关包括具有比所述DMOS传输晶体管的定额低的电压定额的MOS晶体管和电阻器串。

4.如权利要求1所述的电路，其中所述第二开关包括具有比所述DMOS传输晶体管的定额低的电压定额的MOS晶体管和多个电容器。

5.如权利要求1所述的电路，进一步包括耦合在所述DMOS传输晶体管的漏极端子与栅极端子之间的第三开关。

6.如权利要求5所述的电路，其中所述第三开关是具有比所述DMOS传输晶体管的定额低的电压定额的MOS晶体管，并且所述电路进一步包括耦合在所述DMOS传输晶体管的源极端子与栅极端子之间的齐纳二极管。

7.如权利要求1所述的电路，进一步包括驱动器电路，所述驱动器电路包括误差放大器，所述误差放大器具有用于参考电压的第一输入以及用于从所述输出端子处的电压取得的测试电压的第二输入。

8.一种保护基于DMOS的DC电压调节器电路的方法，包括：

在所述调节器电路的普通工作条件期间，

使得DMOS传输晶体管的源极端子与体端子之间的第一电流通路导通，所述DMOS传输晶体管位于处在电源电压和所述调节器电路的输出端子之间的电路通路中，以及

使得所述DMOS传输晶体管的所述体端子与漏极端子之间的第二电流通路非导通；以及

在所述调节器电路的反向电压工作条件期间：

使得所述第一电流通路非导通，以及

使得所述第二电流通路导通，

其中所述第一电流通路包括DMOS晶体管，所述DMOS晶体管的体端子和漏极端子电连接，并且所述DMOS晶体管被配置为在所述调节器电路的普通工作条件下变得导通，

所述方法还包括：

根据所述电源电压与所述输出端子之间的电压差的测量来感测所述反向电压工作条件，以及

响应于所述感测，驱动所述第二电流通路中的多个级联连接的MOS晶体管变得导通，

其中所述DMOS晶体管的栅极端子连接到所述多个级联连接的MOS晶体管中的中间耦合节点。

9.如权利要求8所述的方法，其中：

当所述电源电压的量值超过所述调节器电路的输出端子处的电压的量值时，发生所述普通工作条件，

当所述电源电压的量值小于所述调节器电路的输出端子处的电压的量值时，发生所述反向电压工作条件。

10.如权利要求8所述的方法，进一步包括：

在所述调节器电路的所述普通工作条件期间，使在所述DMOS传输晶体管的漏极端子和栅极端子之间的第三电流通路非导通；以及

在所述反向电压工作条件期间，使得所述第三电流通路导通。

11.如权利要求8所述的方法，进一步包括：将控制信号驱动到所述DMOS传输晶体管的栅极，所述控制信号由所述调节器电路的输出端子处的电压与参考电压之间的比较而形成。

12.如权利要求8所述的方法，其中通过将控制信号驱动到相应的电流通路内的开关，来使所述第一电流通路和第二电流通路导通以及非导通，当所述控制信号使得所述第二电流通路中的开关变得非导通时，所述控制信号使得所述第一电流通路中的开关变得导通，当所述控制信号使得所述第二电流通路中的开关变得导通时，所述控制信号进一步使得所述第一电流通路中的开关变得非导通。

13.如权利要求8所述的方法，其中所述级联连接的MOS晶体管每一个都具有比所述DMOS传输晶体管的定额低的电压定额。

14.如权利要求13所述的方法，其中通过耦合在所述电源电压与所述DC电压调节器电路的负供电轨或接地电位之间的电阻器串而发生所述感测。

15.如权利要求13所述的方法，其中通过耦合在所述电源电压与所述DC电压调节器电路的负供电轨或接地电位之间的电容器串而发生所述感测。

16.如权利要求8所述的方法，进一步包括：

根据所述电源电压与输出端子之间的电压差的测量，感测所述普通工作条件，以及

响应于所述感测，驱动所述第一电流通路中的DMOS晶体管变得导通。