JPS59188935A - 誘電体分離型半導体装置及びその製造方法 - Google Patents
誘電体分離型半導体装置及びその製造方法Info
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- JPS59188935A JPS59188935A JP58064069A JP6406983A JPS59188935A JP S59188935 A JPS59188935 A JP S59188935A JP 58064069 A JP58064069 A JP 58064069A JP 6406983 A JP6406983 A JP 6406983A JP S59188935 A JPS59188935 A JP S59188935A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は誘電体分離型半導体装置及びその製造方法に係
シ、特に高耐圧な素子と低耐圧な素子とが共存する集積
回路装置を構成する場合に適した誘電体分離型半導体装
置及びその製造方法に関する。
シ、特に高耐圧な素子と低耐圧な素子とが共存する集積
回路装置を構成する場合に適した誘電体分離型半導体装
置及びその製造方法に関する。
従来、誘電体分離型半導体装置に於いて単結晶島と同じ
導電型の高濃度領域を単結晶島の底部及び側壁部に設け
ることによって、コレクタ直列抵一般に全ての単結晶島
の深さは高耐圧素子用の単結晶島にあわせて一様に深く
形成されている。従ってベース拡散層の浅い低耐圧素子
のコレクタ直列抵抗が大きくなってしまう。これを小さ
くするにはトランジスタのコレクタ、ベース電極の対向
幅を小さくすること及びコレクタ、ベース電極間の対向
長を長くすることが必要となる。ところが対向幅は低耐
圧とはいえベース接合で耐圧を数ポルトル数十ボルト用
す４要があるので、コレクタ。
導電型の高濃度領域を単結晶島の底部及び側壁部に設け
ることによって、コレクタ直列抵一般に全ての単結晶島
の深さは高耐圧素子用の単結晶島にあわせて一様に深く
形成されている。従ってベース拡散層の浅い低耐圧素子
のコレクタ直列抵抗が大きくなってしまう。これを小さ
くするにはトランジスタのコレクタ、ベース電極の対向
幅を小さくすること及びコレクタ、ベース電極間の対向
長を長くすることが必要となる。ところが対向幅は低耐
圧とはいえベース接合で耐圧を数ポルトル数十ボルト用
す４要があるので、コレクタ。
ベース電極対向幅は１０〜３０μ程度あけておく必要が
ある。このため、コレクタ・ベース電極対向長を長くす
ることによってコレクタ直列抵抗の低減がはかられるが
、これでは素子面積が増大してしまうという欠点がある
。
ある。このため、コレクタ・ベース電極対向長を長くす
ることによってコレクタ直列抵抗の低減がはかられるが
、これでは素子面積が増大してしまうという欠点がある
。
本発明の目的は従来のかかる欠点を除去した誘電体分離
型半導体装置及びその製造方法を提供す濃度層の厚さを
高耐圧素子部では薄く、低耐圧素子部では厚くしだもの
である。すなわち、単結晶島をｎ型半導体とするとその
底部には薄いｎ＋層が設けられる。従って、この単結晶
島の深さは、単結晶島上面より拡散されたｐ型半導体領
域と底部のｎ＋層との間隔を所定の高耐圧を得る上で必
要な距離すなわち降伏電圧印加時にｎ型半導体領域内に
ｐ型半導体領域から延びる空乏層幅以上の距離によって
決定される。ところが、低耐圧用素子用の単結晶島には
とのような厚い空乏層の幅は必要ないので、底部に厚い
ｎ＋層を設けてコレクタ直列抵抗の低減をはかることが
できる。又このような構造をとると、コレクタ直列抵抗
低減のためにコレクタ・ベース電極対向長を長くする必
要がないので、低耐圧素子の素子面積を小さくでき集積
度を上げることができる。
型半導体装置及びその製造方法を提供す濃度層の厚さを
高耐圧素子部では薄く、低耐圧素子部では厚くしだもの
である。すなわち、単結晶島をｎ型半導体とするとその
底部には薄いｎ＋層が設けられる。従って、この単結晶
島の深さは、単結晶島上面より拡散されたｐ型半導体領
域と底部のｎ＋層との間隔を所定の高耐圧を得る上で必
要な距離すなわち降伏電圧印加時にｎ型半導体領域内に
ｐ型半導体領域から延びる空乏層幅以上の距離によって
決定される。ところが、低耐圧用素子用の単結晶島には
とのような厚い空乏層の幅は必要ないので、底部に厚い
ｎ＋層を設けてコレクタ直列抵抗の低減をはかることが
できる。又このような構造をとると、コレクタ直列抵抗
低減のためにコレクタ・ベース電極対向長を長くする必
要がないので、低耐圧素子の素子面積を小さくでき集積
度を上げることができる。
次に図面を参照して、本発明をより詳細に説明する。
第１図は、従来の誘電体分離型半導体装置を示しだもの
で、従来の方法によって誘電体分離基板に高耐圧ｎｐｎ
）ランジスタと低耐圧ｎｐｎ）ランジスタとをそれぞれ
拡散形成し、コンタクトのフォトリソグラフィーを終了
した段階の図で、単結晶島を形成する複数のｎ型シリコ
ン領域１．１’の底面には一様な厚さのｎ＋層５が形成
されており、その外側に絶縁分離のだめの酸化膜６が形
成されており、この酸化膜６の外周に厚い多結晶シリコ
ン７が形成されて全体を一体化している。ｎ型シリコン
領域１には厚いｐ型ベース領域９．ｎ４型エミツタ領琥
１ｏおよびｎ＋型コレクタ電極取出領域１１が形成され
て高耐圧トランジスタを構成している。一方、ｎ型シリ
コン領域１′には薄いｐ型ベース領域１２とｎ＋型エミ
ッタ領域１３とｎ＋型コレクタ電極取出領域１４が形成
されて低耐圧トランジスタを形成している。全体の表面
には酸化膜８が形成され、これに電極取出用の開孔が設
けられている。
で、従来の方法によって誘電体分離基板に高耐圧ｎｐｎ
）ランジスタと低耐圧ｎｐｎ）ランジスタとをそれぞれ
拡散形成し、コンタクトのフォトリソグラフィーを終了
した段階の図で、単結晶島を形成する複数のｎ型シリコ
ン領域１．１’の底面には一様な厚さのｎ＋層５が形成
されており、その外側に絶縁分離のだめの酸化膜６が形
成されており、この酸化膜６の外周に厚い多結晶シリコ
ン７が形成されて全体を一体化している。ｎ型シリコン
領域１には厚いｐ型ベース領域９．ｎ４型エミツタ領琥
１ｏおよびｎ＋型コレクタ電極取出領域１１が形成され
て高耐圧トランジスタを構成している。一方、ｎ型シリ
コン領域１′には薄いｐ型ベース領域１２とｎ＋型エミ
ッタ領域１３とｎ＋型コレクタ電極取出領域１４が形成
されて低耐圧トランジスタを形成している。全体の表面
には酸化膜８が形成され、これに電極取出用の開孔が設
けられている。
各島のｎ型シリコン領域１．１′の厚さは高耐圧トラン
ジスタが要求する厚さ以上の一様な厚さとされている。
ジスタが要求する厚さ以上の一様な厚さとされている。
又、ｎ＋層５も一様な厚さで形成されている。このため
、低耐圧用トランジスタのコレクタ直列抵抗を低減する
ために、ｐ型ベース領域１２とｎ＋型コレクタ電極取出
領域１４との対向長は、高耐圧トランジスタ同様に長く
形成され′ている。このため、低耐圧トランジスタの素
子面積の増大を招いている。またｐ型ベース領域１２が
広いためベース・コレクタ間の寄生容量も大きくなって
いる。
、低耐圧用トランジスタのコレクタ直列抵抗を低減する
ために、ｐ型ベース領域１２とｎ＋型コレクタ電極取出
領域１４との対向長は、高耐圧トランジスタ同様に長く
形成され′ている。このため、低耐圧トランジスタの素
子面積の増大を招いている。またｐ型ベース領域１２が
広いためベース・コレクタ間の寄生容量も大きくなって
いる。
第２図は本発明による誘電体分離型半導体装置を示した
もので、基板に高耐圧ｎｐｎ）ランジスタと低耐圧ｎｐ
ｎ）ランジスタとを拡散形成しコンタクトのフォトリソ
グラフィーを終了した段階の図である。第１図の従来構
造と対応する部分は同じ番号を付して説明を省略する。
もので、基板に高耐圧ｎｐｎ）ランジスタと低耐圧ｎｐ
ｎ）ランジスタとを拡散形成しコンタクトのフォトリソ
グラフィーを終了した段階の図である。第１図の従来構
造と対応する部分は同じ番号を付して説明を省略する。
低耐圧ｎｐｎトランジスタを形成する単結晶島のｎ型シ
リコン領域１′の底面には厚いｎ＋層３が施こされてい
る。このよりなｎ＋層３によって、コレクタ・ベース各
電極の対向長が短くてもコレクタ直列抵抗は小さくする
ことができる。即ち素子面積を小さくできる。ひいては
コレクタ・ベース間容量を低減でき高周波特性を改善で
きる。
リコン領域１′の底面には厚いｎ＋層３が施こされてい
る。このよりなｎ＋層３によって、コレクタ・ベース各
電極の対向長が短くてもコレクタ直列抵抗は小さくする
ことができる。即ち素子面積を小さくできる。ひいては
コレクタ・ベース間容量を低減でき高周波特性を改善で
きる。
次に、第３図（ａ）〜（ｆ）を用いて、本発明の製造方
法を説明する。
法を説明する。
まず、第３図（ａ）のように単結晶立型（１００）基板
１００を酸化膜２で被覆し、フォトリソグラフィーによ
シその一部を選択的に除去する。次に、第３図（ｂ）に
示すようにリン等の拡散係数の大きいｎ型不純物を酸化
膜２をマスクとして選択的に拡散又はイオン注入して厚
いｎ＋層３を形成する。
１００を酸化膜２で被覆し、フォトリソグラフィーによ
シその一部を選択的に除去する。次に、第３図（ｂ）に
示すようにリン等の拡散係数の大きいｎ型不純物を酸化
膜２をマスクとして選択的に拡散又はイオン注入して厚
いｎ＋層３を形成する。
この時、酸化膜２は多少成長して酸化膜２′になる。次
に酸化膜２′の一部をマスクとし異方性二等の拡散係数
の小さなｎ型不純物を拡散又はイオン注入した後の形状
が第３図（ｄ）で多る。次に第３図（ｅ）のように分離
酸化膜６を設ける。そして第３図（ｆ）のように分離酸
化膜６の上に多結晶８４層７を４塩化シリコン又はトリ
クロルシラン等のガスによシ気相成長し、研削ボロンシ
ーして誘電体分離基板を得る。このように、従来の製造
方法に較べ初期単結晶ウェハーに選択的に拡散係数の大
きな不純物を拡散又はイオン注入を行う工程が増えただ
けで工程上の増加はほとんどない。
に酸化膜２′の一部をマスクとし異方性二等の拡散係数
の小さなｎ型不純物を拡散又はイオン注入した後の形状
が第３図（ｄ）で多る。次に第３図（ｅ）のように分離
酸化膜６を設ける。そして第３図（ｆ）のように分離酸
化膜６の上に多結晶８４層７を４塩化シリコン又はトリ
クロルシラン等のガスによシ気相成長し、研削ボロンシ
ーして誘電体分離基板を得る。このように、従来の製造
方法に較べ初期単結晶ウェハーに選択的に拡散係数の大
きな不純物を拡散又はイオン注入を行う工程が増えただ
けで工程上の増加はほとんどない。
なお図面の説明では初期単結晶基板をｎ型としたがｐ型
でも低耐圧素子形成用単結晶島底面の高濃度半導体層を
ガリウム、アルミニウム等ノ拡散係数の大きな不純物を
用いて形成し、高耐圧素子形成用を含む他の単結晶島の
底側面の高濃度半導体層をボロン等の拡散係数の小さな
不純物を用いて形成すればよい。さらに相補形のｄ九体
分離基板にも適用できるのは明らかである。
でも低耐圧素子形成用単結晶島底面の高濃度半導体層を
ガリウム、アルミニウム等ノ拡散係数の大きな不純物を
用いて形成し、高耐圧素子形成用を含む他の単結晶島の
底側面の高濃度半導体層をボロン等の拡散係数の小さな
不純物を用いて形成すればよい。さらに相補形のｄ九体
分離基板にも適用できるのは明らかである。
上記実施例から明らかなように、本発明によれば低耐圧
素子形成用の単結晶島の底面の高濃度半導体領域を高耐
圧素子形成用を含む他の単結晶島底側面より厚くするこ
とにより、低耐圧トランジスタのコレクタ直列抵抗を小
さくでき、さらに素子面積を小さくすることができるの
で集積度を上げることができる。又本発明の製造方法に
よれば初期単結晶基板ｌに一回の不純物拡散を追加する
だけで低耐圧素子のコレクタ直列抵抗を小さくすること
ができ、さらに素子面積を小さくすることができるので
集積度を上げることができる。
素子形成用の単結晶島の底面の高濃度半導体領域を高耐
圧素子形成用を含む他の単結晶島底側面より厚くするこ
とにより、低耐圧トランジスタのコレクタ直列抵抗を小
さくでき、さらに素子面積を小さくすることができるの
で集積度を上げることができる。又本発明の製造方法に
よれば初期単結晶基板ｌに一回の不純物拡散を追加する
だけで低耐圧素子のコレクタ直列抵抗を小さくすること
ができ、さらに素子面積を小さくすることができるので
集積度を上げることができる。
第１図は従来の誘電体分離型半導体装置の断面図、第２
図は本発明の一実施例の誘電体分離型半導体装置の断面
図、第３図（ａ）乃至第３図（ｆ）は本発明の実施例の
製造方法をその工程順に示した断面図である。 １００・・・・・・ｎ型基板、１・・・・・・ｎ型シリ
コン領域、２．２’、６．計・・・・・酸化膜、３・・
・・・・厚いｎ＋層、４・・・・・・分離溝、５・・・
・・・ｎ十層、７・・・・・・多結晶シリコン、９，１
２・・・・・・ｐ型ベース領域、１０．１３ｎ 型エミ
ッタ領域、１１．１４・・・・・・計型コレクタ電極取
出領域。 １
図は本発明の一実施例の誘電体分離型半導体装置の断面
図、第３図（ａ）乃至第３図（ｆ）は本発明の実施例の
製造方法をその工程順に示した断面図である。 １００・・・・・・ｎ型基板、１・・・・・・ｎ型シリ
コン領域、２．２’、６．計・・・・・酸化膜、３・・
・・・・厚いｎ＋層、４・・・・・・分離溝、５・・・
・・・ｎ十層、７・・・・・・多結晶シリコン、９，１
２・・・・・・ｐ型ベース領域、１０．１３ｎ 型エミ
ッタ領域、１１．１４・・・・・・計型コレクタ電極取
出領域。 １
Claims (1)
- 【特許請求の範囲】 り半導体素子を有する複数の単結晶島領域を誘電体膜を
介して多結晶で一体化した誘電体分離型半導体装置に於
いて、各島領域の前記誘電体膜と接する面に高濃度領域
を備え、該高濃度領域は少くとも底部において、高耐圧
素子を形成する前記単結晶島領域では薄く、低耐圧素子
を形成する前記単結晶島領域では厚く形成したことを特
徴とする誘電体分離型半導体装置。 ２）−導電型の単結晶半導体基板の一方の主表面の低耐
圧素子用単結晶島となる部分の底面に選択的に拡散係数
の大きい前記−導電型の不純物を拡散層はイオン注入し
て前記−導電型の厚い高濃度半導体層を形成する工程、
その抜去単結晶島となる部分間に分離溝を形成する工程
と、しかる後前記半導体基板の前記一方の主表面全体に
拡散係数の小さな前記−導電型の不純物を拡散又はイオ
ン注入する工程とを含むことを特徴とする誘電体分離型
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064069A JPS59188935A (ja) | 1983-04-12 | 1983-04-12 | 誘電体分離型半導体装置及びその製造方法 |
| US06/599,158 US4692784A (en) | 1983-04-12 | 1984-04-11 | Dielectric insulation type semiconductor integrated circuit having low withstand voltage devices and high withstand voltage devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064069A JPS59188935A (ja) | 1983-04-12 | 1983-04-12 | 誘電体分離型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59188935A true JPS59188935A (ja) | 1984-10-26 |
| JPH0450747B2 JPH0450747B2 (ja) | 1992-08-17 |
Family
ID=13247429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58064069A Granted JPS59188935A (ja) | 1983-04-12 | 1983-04-12 | 誘電体分離型半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4692784A (ja) |
| JP (1) | JPS59188935A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399616A (ja) * | 1986-03-24 | 1988-04-30 | Matsushita Electric Works Ltd | 固体リレ−及びその製造方法 |
| JPH02208952A (ja) * | 1989-02-08 | 1990-08-20 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4804866A (en) * | 1986-03-24 | 1989-02-14 | Matsushita Electric Works, Ltd. | Solid state relay |
| US5246877A (en) * | 1989-01-31 | 1993-09-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a polycrystalline electrode region |
| US6008512A (en) * | 1993-04-28 | 1999-12-28 | Intersil Corporation | Semiconductor device with increased maximum terminal voltage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136342A (en) * | 1981-02-17 | 1982-08-23 | Fujitsu Ltd | Manufacture of semiconductor device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2878152A (en) * | 1956-11-28 | 1959-03-17 | Texas Instruments Inc | Grown junction transistors |
| US3566220A (en) * | 1969-04-25 | 1971-02-23 | Texas Instruments Inc | Integrated semiconductor circuit having complementary transistors provided with dielectric isolation and surface collector contacts |
| US3722079A (en) * | 1970-06-05 | 1973-03-27 | Radiation Inc | Process for forming buried layers to reduce collector resistance in top contact transistors |
| US3954522A (en) * | 1973-06-28 | 1976-05-04 | Motorola, Inc. | Integrated circuit process |
| US4146905A (en) * | 1974-06-18 | 1979-03-27 | U.S. Philips Corporation | Semiconductor device having complementary transistor structures and method of manufacturing same |
| JPS54127689A (en) * | 1978-03-27 | 1979-10-03 | Toshiba Corp | Semiconductor integrated circuit |
| US4272307A (en) * | 1979-03-12 | 1981-06-09 | Sprague Electric Company | Integrated circuit with I2 L and power transistors and method for making |
| JPS55134963A (en) * | 1979-04-09 | 1980-10-21 | Nippon Telegr & Teleph Corp <Ntt> | Composite semiconductor device and manufacture thereof |
| JPS55153365A (en) * | 1979-05-17 | 1980-11-29 | Toshiba Corp | Manufacturing method of semiconductor device |
-
1983
- 1983-04-12 JP JP58064069A patent/JPS59188935A/ja active Granted
-
1984
- 1984-04-11 US US06/599,158 patent/US4692784A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136342A (en) * | 1981-02-17 | 1982-08-23 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399616A (ja) * | 1986-03-24 | 1988-04-30 | Matsushita Electric Works Ltd | 固体リレ−及びその製造方法 |
| JPH0478210B2 (ja) * | 1986-03-24 | 1992-12-10 | Matsushita Electric Works Ltd | |
| JPH02208952A (ja) * | 1989-02-08 | 1990-08-20 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4692784A (en) | 1987-09-08 |
| JPH0450747B2 (ja) | 1992-08-17 |
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