JP3163210B2

JP3163210B2 - 半導体装置

Info

Publication number: JP3163210B2
Application number: JP24161093A
Authority: JP
Inventors: 幸一遠藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-09-28
Filing date: 1993-09-28
Publication date: 2001-05-08
Anticipated expiration: 2016-05-08
Also published as: JPH0799238A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、誘電体分離方式の半導
体集積回路上に設けられた半導体装置に関する。

【０００２】

【従来の技術】従来より、モノリシックな半導体集積回
路の素子分離方式としては、接合分離方式と誘電体分離
方式の２種類が知られている。

【０００３】接合分離方式は、図１０に示すような構造
（バイポーラＩＣ）が典型的であり、各素子は、基板１
０１と分離拡散のＰ型部１０２とに囲まれたＮ型部１０
３内に形成される。素子の形成部としてのＮ型部１０３
をＰ型部１０２に対して正バイアスにしておくことによ
り、寄生ダイオード１０４が逆方向接続された状態とな
り、素子１０５間が双方向ダイオードで分離される。

【０００４】一方、誘電体分離方式は、図１１に示すよ
うに、単結晶あるいは多結晶の支持基板１１１の上に形
成され素子間を分離するためのＳｉＯ2 等の絶縁膜（誘
電体）１１２，１１３と、これら絶縁膜１１２，１１３
で分離された素子形成領域１１４とを備えている。素子
形成領域１１４には、素子１１５が形成されている。こ
の誘電体分離方式では、接合分離方式が寄生ダイオード
などの寄生素子を介して分離しているのに対し、絶縁膜
１１２，１１３により完全に絶縁されており、活性層が
比較的薄い場合には高速動作が可能となり、また活性層
が厚い場合には高耐圧素子として使用できるほか、バイ
アス条件や温度による誤動作が少ないなどの特徴を有し
ている。

【０００５】次に、上記のような優れた特徴を有する誘
電体分離方式を用いた従来のダイオードの構造例を図１
２〜図１４を用いて説明する。

【０００６】図１２は、Ｐ型基板層を素子形成領域とし
た従来のダイオードの構成を示す断面図である。

【０００７】この構造例は、Ｐ型基板でダイオードを形
成した例で、分離方式としてはＳＤＢ法（Silicon wafe
r Direct Bonding: シリコン基板直接接着）を用いた例
である。

【０００８】このダイオードは、分離方式として、ＳＤ
Ｂ基板にトレンチ技術を利用して素子分離用の絶縁膜１
２１を形成するものである。絶縁膜１２１によって分離
された素子形成領域にはＰ型基板層１２２が設けられ、
このＰ型基板層１２２には、Ｐ型拡散領域（アノードコ
ンタクト層）１２３と、Ｎ型拡散領域（カソードコンタ
クト層）１２４とが形成されている。そして、Ｐ型拡散
領域１２３上には、アノードコンタクト電極１２５を介
してアノード端子１２６が接続され、Ｎ型拡散領域１２
４上には、カソードコンタクト電極１２７を介してカソ
ード端子１２８が接続されている。

【０００９】図１３は、Ｎ型基板を素子形成領域とした
従来のダイオードの構成を示す断面図である。

【００１０】このダイオードは、分離方式として、ＥＰ
ＩＣ（ＥｐｉｔａｘｉａｌＰａｓｓｉｖａｔｅｄＩ
ｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）方式を用いたも
ので、素子分離用の絶縁膜１３１によって分離された素
子形成領域にはＮ型基板層１３２を有し、このＮ型基板
層１３２には、Ｐ型拡散領域（アノードコンタクト層）
１３３と、Ｎ型拡散領域（カソードコンタクト層）１３
４とが形成されている。そして、Ｐ型拡散領域１３３上
には、アノードコンタクト電極１３５を介してアノード
端子１３６が接続され、Ｎ型拡散領域１３４上には、カ
ソードコンタクト電極１３７を介してカソード端子１３
８が接続されている。

【００１１】図１４は、Ｐ型底面層とＮ型表面層を素子
形成領域に備えた従来のダイオードの構成を示す断面図
である。

【００１２】このダイオードは、分離方式として、ＳＤ
Ｂ基板にＶ溝エッチング形式を用いたものであり、素子
分離用の絶縁膜１４１によって分離された素子形成領域
にはＰ型底面層１４２を有している。このＰ型底面層１
４２の表面上には、拡散またはエピタキシャルによって
積層されたＮ型表面層１４３が形成され、該Ｎ型表面層
１４３に、Ｐ型底面層１４２まで到達する深いＰ型拡散
領域（アノードコンタクト層）１４４と、浅いＮ型拡散
領域（カソードコンタクト層）１４５とが形成されてい
る。そして、Ｐ型拡散領域１４４上には、アノードコン
タクト電極１４６を介してアノード端子１４７が接続さ
れ、Ｎ型拡散領域１４５上には、カソードコンタクト電
極１４８を介してカソード端子１４９が接続されてい
る。

【００１３】

【発明が解決しようとする課題】上記の誘電体分離方式
を用いて耐圧（降伏電圧）の高い素子を形成しようとす
ると、素子形成領域をある程度厚く形成する必要がある
（１０Ｖ当たり約１μｍ幅程度）。しかし、素子として
ダイオードを形成する場合、素子形成領域の体積が大き
くなると、スイッチングスピードが悪化するという問題
があった。

【００１４】より具体的に説明する。図１５は、ダイオ
ードにスイッチングバイアスをかけたときの状態を示す
回路図であり、図１６は、その時の出力波形を示す図で
ある。

【００１５】図１５に示すように、ダイオード１５１に
順バイアスをかけた状態から逆バイアスへ切り換える
と、ダイオード１５１のＰ，Ｎ両層に注入された電荷が
抜けきり、ＰＮ接合部に空乏層が形成されるまで逆方向
に電流が流れる（図１６の斜線領域Ｑｒｒ）。この図１
６の斜線領域Ｑｒｒの部分の面積が、順方向バイアス時
にダイオード内のＰＮ両層に注入されている少数電荷の
量に比例する。

【００１６】この少数電荷の注入は、図１２のダイオー
ドでは主にＮ型拡散領域１２４からＰ型基板層１２２へ
の電子の注入（図中のＥ１）、及び図１３のダイオード
では主にＰ型拡散領域１３３からＮ型基板層１３２への
ホールの注入（図中のＨ１）が挙げられ、また、図１４
のダイオードでは、Ｐ型底面層１４２からＮ型表面層１
４３へのホールの注入（図中のＨ２）と、その逆の電子
の注入（図中のＥ２）と、Ｐ型拡散層１４４からＮ型表
面層１４３へのホールの注入（図中のＨ３）とが挙げら
れる。

【００１７】ダイオード１５１では、このような注入作
用によって入り込んだ少数電荷が消滅するまで逆方向の
電流が流れ続ける。この時、素子形成領域の体積が大き
いと、電荷のたまる領域も大きくなるため、逆バイアス
の際に流れる総電荷量は多くなり、その結果、スイッチ
ングスピードが悪化する。

【００１８】また、図１６の斜線領域Ｑｒｒの部分の面
積が大きいほど、集積回路のシステム上、電力損失とな
って現れることが知られている。集積回路ではなく個別
半導体素子を使う場合は、例えば半導体層内に電子線を
照射して生成再結合中心を作り、少数電荷を消滅させる
ことによって電力損失の低減及びスイッチングスピード
の向上（図１６の斜線領域Ｑｒｒの縮小）を図ることが
多い。しかし、誘電体分離方式の集積回路の場合は集積
回路上に他の素子が形成されており、電子線の照射では
それら他の素子にも悪影響を与えてしまうため、これを
用いることができない。従って電力損失を低減すること
もできなかった。

【００１９】さらに、素子形成領域の体積を小さくすれ
ば、即ち活性層厚を薄くすれば電荷のたまる領域が小さ
くなり、逆バイアスの際に流れる総電荷量を少なくする
ことができる。ところが、活性層厚を薄くするには降伏
電圧の問題があり、つまり１μｍ当たり約１０Ｖを負担
するようにしているため、耐圧が下がる恐れがある。そ
のため素子形成領域の体積を小さくすることも困難であ
った。

【００２０】以上の点から誘電体分離方式の集積回路で
は、耐圧を十分確保しながらスイッチングスピードの向
上を図ることができなかった。

【００２１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、耐圧を十分確
保し且つスイッチングスピードの高速化を可能にした半
導体装置を提供することである。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、絶縁膜によって分離された半導体
素子形成領域内に、第１導電型の底面領域と、該底面領
域上に形成され前記第１導電型とは異なる第２導電型の
表面領域と、該表面領域内に形成された第１導電型の領
域及び第２導電型の領域と、該第１及び第２導電型の各
領域からそれぞれ取り出された第１及び第２電極とを備
えたダイオードを有する半導体装置において、前記底面
領域と同一の第１導電型で構成され該底面領域と接続さ
れた底面電極取出し領域と、前記ダイオードの逆バイア
ス時には前記第１電極と前記底面領域とを電気的に接続
し、前記ダイオードの順バイアス時にはこれを切り離す
第１スイッチング素子とを設けたことにある。

【００２３】好ましくは、前記ダイオードの順バイアス
時には、前記底面領域と前記第２電極とを電気的に接続
する第２スイッチング素子を設けたことにある。

【００２４】好ましくは、前記第１スイッチング素子
は、前記表面領域上に形成されたＭＯＳゲートで構成す
る。

【００２５】好ましくは、前記第１スイッチング素子
は、前記表面領域内に形成されたＭＯＳゲートで構成
し、このＭＯＳゲートの電極を前記第１電極と電気的に
接続する。

【００２６】好ましくは、前記第１スイッチング素子
は、前記底面領域がＰ型であるときにはＮチャネルＭＯ
ＳＦＥＴで構成し、前記底面領域がＮ型であるときには
ＰチャネルＭＯＳＦＥＴで構成し、そのゲート電極を該
底面領域と異なる導電型の第２電極に電気的に接続す
る。

【００２７】好ましくは、前記第２スイッチング素子
は、前記底面領域がＰ型であるときにはＮチャネルＭＯ
ＳＦＥＴで構成し、前記底面領域がＮ型であるときには
ＰチャネルＭＯＳＦＥＴで構成し、そのゲート電極を該
底面領域と異なる第２導電型の第２電極に電気的に接続
する。

【００２８】

【作用】上述の如き構成によれば、第１スイッチング素
子は、ダイオードの逆バイアス時には第１電極と底面領
域とを電気的に接続し、ダイオードの順バイアス時には
これを切り離すように働くので、表面領域だけで順バイ
アス動作を行い、底面領域も合わせて逆バイアス動作を
する。これにより、逆バイアス時には耐圧的に厚型活性
層の場合と同様に高耐圧になり、順バイアス時には薄型
活性層と同様に高速になる。

【００２９】第２スイッチング素子は、ダイオードの順
バイアス時には、底面領域と第２電極とを電気的に接続
するように働くので、順バイアス時に底面領域が電気的
に浮いた状態になることを防ぐことができ、順バイアス
時に少数電荷の注入をより一層抑えることができる。

【００３０】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例を示す半導体装置の
構成を示す断面図である。

【００３１】この半導体装置（ダイオード）は、素子分
離用の絶縁膜１によって分離された素子形成領域にＰ型
底面層２を備えている。このＰ型底面層２上にはＮ型表
面層３が形成され、さらに該Ｎ型表面層３には、Ｐ型拡
散領域（アノードコンタクト層）４と、Ｎ型拡散領域
（カソードコンタクト層）５と、Ｐ型底面層２まで到達
する深いＰ型拡散領域（底面コンタクト層）６とが形成
されている。ここで、Ｐ型拡散領域６は、Ｐ型底面層２
の電極取り出し層として機能する。

【００３２】そして、Ｐ型拡散領域４とＰ型拡散領域６
との間におけるＮ型表面層３上には、ゲート電極７が設
けられると共に、該ゲート電極７直下のＮ型表面層３に
はチャネル領域８が形成されてＰチャネルＭＯＳＦＥＴ
が構成されている。さらに、Ｐ型拡散領域４上には、ア
ノードコンタクト電極９を介してアノード端子１０が接
続され、このアノード端子１０には前記ゲート電極７が
接続されている。また、Ｎ型拡散領域５上には、カソー
ドコンタクト電極１１を介してカソード端子１２が接続
されている。

【００３３】このように構成される半導体装置は、図２
（ａ）〜（ｃ）に示すような方法でで形成される。

【００３４】まず、ＳＤＢ法により台基板２１とＰ型底
面層２との間にＳｉＯ2 膜からなる素子分離用の絶縁膜
１を挟んだ接着基板、またはＳＩＭＯＸ法により台基板
２１とＰ型底面層２との間に酸素インプラによる埋込み
酸化膜層からなる素子分離用の絶縁膜１をもつ基板を用
意する（図２（ａ））。

【００３５】次いで、Ｐ型底面層２表面上にエピタキシ
ャルまたは拡散によりＮ型表面層３を形成する（図２
（ｂ））、その後、トレンチ加工で絶縁膜１まで達する
穴２２を穿設した後、その穴２２を絶縁物（絶縁膜１）
で埋め戻し、分離された素子形成領域を形成する（図２
（ｃ））。

【００３６】そして、既に公知の集積回路製造プロセス
で素子を作り込めば、図１に示す構造のダイオードが得
られる。

【００３７】この図１に示すダイオードによれば、アノ
ード端子１０がマイナス側でカソード端子１２がプラス
側となる逆バイアス時には、上記ＰチャネルＭＯＳＦＥ
Ｔがオン状態となり、Ｐ型拡散領域（アノードコンタク
ト層）４とＰ型拡散領域（底面コンタクト層）６とが電
気的に接続される。即ち、このダイオードは、逆バイア
ス時にはＰ型底面層２も併せて逆バイアス動作をするよ
うになり、耐圧的には厚型活性層の場合と同様に高耐圧
となる。

【００３８】一方、アノード端子１０がプラス側でカソ
ード端子１２がマイナス側となる順バイアス時には、上
記ＰチャネルＭＯＳＦＥＴがオフ状態となり、Ｐ型拡散
領域（アノードコンタクト層）４とＰ型拡散領域（底面
コンタクト層）６とが電気的に切り離される。その結
果、Ｐ型底面層２とＮ型表面層３との間での少数電荷の
注入作用は、生じにくくなり、実質的には、Ｎ型表面層
３内のみがダイオードとして働くようになり活性層の体
積が減る。これによって、薄型活性層と同様にスイッチ
ングスピードが高速化される。

【００３９】図３は、本発明の第２実施例を示す半導体
装置の構成を示す断面図である。

【００４０】本実施例は、上記第１実施例の発展型を示
すものであり、図１に示す第１実施例では、順バイアス
時にＰ型底面層２が電気的に浮いた状態（フローティン
グ状態）になっているのに対し、本実施例では、積極的
に少数電荷の注入を抑えるようにしたものである。

【００４１】本実施例の半導体装置が第１実施例と異な
る点は、底面コンタクト層６の表面上に電極３１を設
け、この電極３１とカソードコンタクト電極１１との間
にＮチャネルＭＯＳＦＥＴ３２を接続し、そのゲート電
極をゲート端子３３に接続したことである。このように
ゲート端子３３を設けるようにしたのは、本発明の半導
体装置が半導体集積回路内に設けられていることを利用
しており、このＭＯＳＦＥＴ３２のバイアス状態を回路
的に決定し、半導体集積回路の外からは通常のダイオー
ドに見えるようにすることにより、当該半導体装置をブ
ラックボックス的に使用することができる。

【００４２】本実施例の半導体装置によれば、ダイオー
ドの順バイアス時にＭＯＳＦＥＴ３２がオン状態にな
り、カソードコンタクト層５と底面コンタクト層６とが
電気的に接続される。これにより、Ｐ型底面層２とＮ型
表面層３との間での少数電荷の注入作用が、より積極的
に抑えられる。

【００４３】図４は、本発明の第３実施例を示す半導体
装置の構成を示す断面図である。

【００４４】上記第１及び第２実施例では、底面層にＰ
型を用いたダイオードを示したが、本実施例は底面層に
Ｎ型を用いたダイオードの例である。

【００４５】この半導体装置（ダイオード）は、素子分
離用の絶縁膜４１によって分離された素子形成領域にＮ
型底面層４２を備え、このＮ型底面層４２上にはＰ型表
面層４３が形成されている。そして、該Ｎ型表面層４３
には、Ｐ型拡散領域（アノードコンタクト層）４４と、
Ｎ型拡散領域（カソードコンタクト層）４５と、Ｎ型底
面層４２まで到達する深いＮ型拡散領域（底面コンタク
ト層）４６とが形成されている。ここで、Ｎ型拡散領域
４６は、Ｎ型底面層４２の電極取り出し層として機能す
る。

【００４６】そして、Ｎ型拡散領域４５とＮ型拡散領域
４６との間におけるＰ型表面層４３上には、ゲート電極
４７が設けられると共に、該ゲート電極４７直下のＰ型
表面層４３にはチャネル領域４８が形成されてＮチャネ
ルＭＯＳＦＥＴが構成されている。さらに、Ｎ型拡散領
域４５上には、カソードコンタクト電極４９を介してカ
ソード端子５０が接続され、このカソード端子５０には
前記ゲート電極４７が接続されている。また、Ｐ型拡散
領域４４上には、アノードコンタクト電極５１を介して
アノード端子５２が接続されている。

【００４７】このように構成される半導体装置は、図５
（ａ）〜（ｅ）に示すようなＥＰＩＣ法で形成される。

【００４８】まず、Ｐ型基板（Ｐ型表面層４３）を用意
し（図５（ａ））、このＰ型基板表面上にエピタキシャ
ルまたは拡散によりＮ型層（Ｎ型底面層４２）を形成す
る（図５（ｂ））。さらに、前記Ｎ型層からＰ型基板に
かけてＶ溝エッチング形式で穴４１Ａを穿設した後、絶
縁物（絶縁膜４１）で埋め戻す（図５（ｃ））。その
後、これを上下反転し（図５（ｄ））、Ｐ型表面層４３
を所定の深さまで研磨した後（図５（ｅ））、通常のプ
ロセスで素子を形成すれば、図４に示す構造のダイオー
ドが得られる。

【００４９】本実施例でも、上記第１実施例と同様の作
用効果を得ることができる。

【００５０】図６は、本発明の第４実施例を示す半導体
装置の構成を示す断面図である。

【００５１】本実施例が図４に示す上記第３実施例と異
なる点は、底面コンタクト層４６の表面上に電極６１を
設け、この電極６１とアノードコンタクト電極５１との
間にＮチャネルＭＯＳＦＥＴ６２を接続し、そのゲート
電極をゲート端子６３に接続したことである。

【００５２】本実施例によれば、ダイオードの順バイア
ス時にＭＯＳＦＥＴ６２がオン状態になり、アノードコ
ンタクト層５１と底面コンタクト層４６とが電気的に接
続される。これにより、Ｎ型底面層４２とＰ型表面層４
３との間での少数電荷の注入作用が、より積極的に抑え
られ、上記第２実施例と同様の効果を得ることができ
る。

【００５３】図７は、本発明の第５実施例を示す半導体
装置の構成を示す断面図である。

【００５４】本実施例は、２端子のダイオードとして構
成したものである。即ち、図３に示す第２実施例におい
て、ＮチャネルＭＯＳＦＥＴ３２のゲートをカソードコ
ンタクト電極１１に接続する。抵抗などでバイアス条件
を調整することにより、このような２端子のダイオード
を構成することも可能である。

【００５５】図８は、本発明の第６実施例を示す半導体
装置の構成を示す断面図である。

【００５６】本実施例は、４端子素子として回路上ダイ
オードになるように構成したものである。即ち、図３に
示す第２実施例においては、アノード側にＰチャネルＭ
ＯＳＦＥＴが形成されているが、これに代わるものとし
て、ＮチャネルＭＯＳＦＥＴ７１をダイオード外部の素
子形成領域に作る。このようにして４端子素子として回
路上ダイオードになるように構成することも可能であ
る。

【００５７】次に、上記の各実施例に共通した本発明の
基本的概念を説明する。

【００５８】図９（ａ），（ｂ）は、本発明の基本的概
念を示す等価回路の回路図である。

【００５９】上記実施例にも開示したように、本発明で
は、例えばダイオード８０Ａまたは８０Ｂを形成する表
面層の下に底面層を形成して電極を取り出す。同図
（ａ）はＰ型底面層の場合を示し、図中８１がＰ型底面
層から取り出された電極であり、同図（ｂ）はＮ型底面
層の場合を示し、図中８２がＮ型底面層から取り出され
た電極である。

【００６０】この電極８１または８２には、トルグスイ
ッチ（上記実施例のＭＯＳＦＥＴに相当）８３のコモン
端子が接続され、その切換端子の一方がアノード端子８
４に、切換端子の他方がカソード端子８５にそれぞれ接
続されている。

【００６１】図９（ａ）において、ダイオード８０Ａが
オン状態（順バイアス）ときには、電極８１がカソード
端子８５に接続されるように、トルグスイッチ８３が切
り換えられる。また、ダイオード８０Ａがオフ状態（逆
バイアス）のときには、電極８１がアノード端子８４に
接続されるように、トルグスイッチ８３が切り換えられ
る。

【００６２】また、図９（ｂ）において、ダイオード８
０Ｂがオン状態（順バイアス）ときには、電極８２がア
ノード端子８４に接続されるように、トルグスイッチ８
３が切り換えられる。また、ダイオード８０Ｂがオフ状
態（逆バイアス）のときには、電極８２がカソード端子
８５に接続されるように、トルグスイッチ８３が切り換
えられる。

【００６３】これにより、本発明のダイオードは、表面
層だけで順バイアス動作を行い、底面層も合わせて逆バ
イアス動作をする。即ち、逆バイアス時には耐圧的に厚
型活性層の場合と同様に高耐圧になり、順バイアス時に
は薄型活性層と同様に高速になる。

【００６４】

【発明の効果】以上詳細に説明したように、底面領域と
同一の第１導電型で構成され該底面領域と接続された底
面電極取出し領域と、ダイオードの逆バイアス時には第
１電極と前記底面領域とを電気的に接続し、前記ダイオ
ードの順バイアス時にはこれを切り離す第１スイッチン
グ素子とを設けたので、耐圧を十分確保し且つスイッチ
ングスピードを高速化することができる。

【００６５】また、ダイオードの順バイアス時には、前
記底面領域と第２電極とを電気的に接続する第２スイッ
チング素子を設けたので、スイッチングスピードをより
確実に高速化することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す半導体装置の構成を
示す断面図である。

【図２】第１実施例の半導体装置の製造工程を示す図で
ある。

【図３】本発明の第２実施例を示す半導体装置の構成を
示す断面図である。

【図４】本発明の第３実施例を示す半導体装置の構成を
示す断面図である。

【図５】第３実施例の半導体装置の製造工程を示す図で
ある。

【図６】本発明の第４実施例を示す半導体装置の構成を
示す断面図である。

【図７】本発明の第５実施例を示す半導体装置の構成を
示す断面図である。

【図８】本発明の第６実施例を示す半導体装置の構成を
示す断面図である。

【図９】本発明の基本的概念を示す等価回路の回路図で
ある。

【図１０】従来の接合分離方式の半導体装置を示す図で
ある。

【図１１】従来の誘電体分離方式の半導体装置を示す図
である。

【図１２】Ｐ型基板層を素子形成領域とした従来のダイ
オードの構成を示す断面図である。

【図１３】Ｎ型基板を素子形成領域とした従来のダイオ
ードの構成を示す断面図である。

【図１４】Ｐ型底面層とＮ型表面層を素子形成領域に備
えた従来のダイオードの構成を示す断面図である。

【図１５】ダイオードにスイッチングバイアスをかけた
ときの状態を示す回路図である。

【図１６】図１５に示す回路図の出力波形を示す図であ
る。

【符号の説明】

１，４１絶縁膜２，４２Ｐ型底面層３，４３Ｎ型表面層４，４４アノードコンタクト層５，４５カソードコンタクト層６，４６底面コンタクト層７，４７ゲート電極９，５１アノードコンタクト電極１１，４９カソードコンタクト電極３２，６２，７１ＮチャネルＭＯＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/761 H01L 21/822 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】絶縁膜によって分離された半導体素子形
成領域内に、第１導電型の底面領域と、該底面領域上に
形成され前記第１導電型とは異なる第２導電型の表面領
域と、該表面領域内に形成された第１導電型の領域及び
第２導電型の領域と、該第１及び第２導電型の各領域か
らそれぞれ取り出された第１及び第２電極とを備えたダ
イオードを有する半導体装置において、前記底面領域と同一の第１導電型で構成され該底面領域
と接続された底面電極取出し領域と、前記ダイオードの逆バイアス時には前記第１電極と前記
底面領域とを電気的に接続し、前記ダイオードの順バイ
アス時にはこれを切り離す第１スイッチング素子とを設
けたことを特徴とする半導体装置。
【請求項２】前記ダイオードの順バイアス時には、前
記底面領域と前記第２電極とを電気的に接続する第２ス
イッチング素子を設けたことを特徴とする請求項１記載
の半導体装置。
【請求項３】前記第１スイッチング素子は、前記表面
領域上に形成されたＭＯＳゲートで構成したことを特徴
とする請求項１または２記載の半導体装置。
【請求項４】前記第１スイッチング素子は、前記表面
領域内に形成されたＭＯＳゲートで構成し、このＭＯＳ
ゲートの電極を前記第１電極と電気的に接続したことを
特徴とする請求項１または２記載の半導体装置。
【請求項５】前記第１スイッチング素子は、前記底面
領域がＰ型であるときにはＰチャネルＭＯＳＦＥＴで構
成し、前記底面領域がＮ型であるときにはＮチャネルＭ
ＯＳＦＥＴで構成し、そのゲート電極を該底面領域と同
一の導電型の前記第１電極に電気的に接続したことを特
徴とする請求項３または４記載の半導体装置。
【請求項６】前記第２スイッチング素子は、前記底面
領域がＰ型であるときにはＮチャネルＭＯＳＦＥＴで構
成し、前記底面領域がＮ型であるときにはＰチャネルＭ
ＯＳＦＥＴで構成し、そのゲート電極を該底面領域と異
なる第２導電型の第２電極に電気的に接続したことを特
徴とする請求項２記載の半導体装置。