JP4668412B2 - 改良型太陽光発電回路 - Google Patents
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Description
【０００１】
【技術分野】
本発明は、太陽光発電回路に関し、詳しくは、信頼性や性能品質を損なわずに、製造加工を簡易化し単位原価を削減するためのこのような回路設計の改良に関するものである。
【０００２】
【背景技術】
太陽光発電回路は、例えば、継電器やトランジスタなどのスイッチング・デバイスの動作を制御するために使用可能である。例えば、カンタリーニの米国特許第５、５４９、７６２号に開示されている固体集積太陽光発電回路が開示されている。この回路は、通常、互いに連続的に接続された１アレイのフォトダイオードと、例えば、このフォトダイオード・アレイと並列に接続されたトランジスタなどのスイッチング・デバイスを具備している。
太陽光発電回路の代表的な製造プロセスには、多数のマスキングおよびエッチング工程が含まれており、これにより、半導体の動作に必要な、全く異なったｐ形（＋）およびｎ形（−）領域を、シリコン基板の範囲内に画定する。例えば、ｎ形またはｐ形の単結晶シリコン・ウェハに対し、まず初めに酸化が施され、次に、多結晶質シリコン層が重ね合わされる。さらに、多結晶質シリコン層が、相補形のドーパントでドーピングされる。ドーピングされた多結晶シリコン層には、選択的なマスキングとエッチングが施され、露出部分全体に絶縁性二酸化シリコン層が形成される。第２のマスキング工程では、基板の領域を選択的にマスキングして、酸化皮膜を選択的に除去する。次に、ｐ形またはｎ形ドーパントが露出層に拡散され、電界効果トランジスタ（ＦＥＴ）などのスイッチング・デバイスの一部を形成する。ドーピング工程より先に行われる別のマスキングおよびエッチング工程において、スイッチング・デバイスの製造が完成する。さらに、マスキングおよびエッチング工程が、回路部品の電気的接続を画定するとともに、回路をパッシベート（不動態化）するために必要とされる。
太陽光発電回路内でのポリシリコン抵抗素子の使用には問題があり、特に、多結晶シリコンから成る抵抗器は、シリコンの導電率形とは逆の導電率形のドーパントで軽くドーピングしなければならない。充分な高さのインピーダンスを提供するのに必要な低ドーパント・レベルでは、多結晶シリコンの結晶格子が不安定であることから、装置の予想使用温度範囲における性能も不安定になる。さらに、上記に概ね述べたように、軽くドーピングされた高インピーダンスの多結晶シリコン抵抗器を用いた集積回路の製造は、比較的複雑であることから、比較的大きい労力を要するとともに、コストが高くつく。
したがって、従来技術よりも少ない処理工程で製造できるとともに、従来技術の太陽光発電回路の不利益を克服する太陽光発電回路を提供することが望ましい。
【０００３】
【発明の開示】
本発明の１態様によれば、
ａ． 活性化放射線源と、
ｂ． 前記放射線源から受光した活性化放射線に反応して電気信号を生成するために活性化放射線源と光学的に接続されている１アレイの太陽光フォトダイオードと、
ｃ． フォトダイオード・アレイに電気的に接続されるとともに、前記電気信号に反応して動作することが可能なスイッチング・デバイスと、
ｄ． 前記スイッチング・デバイスに電気的に接続された高インピーダンス抵抗器と、
から成る太陽光発電回路が提供されている。
【０００４】
この太陽光フォトダイオード、スイッチング・デバイス、および抵抗器は、単一の固体集積回路を構成している。少なくとも高インピーダンス抵抗器は、実質的に単結晶のシリコンにより形成されている。
好適な実施例において、スイッチング・デバイスは、例えば、通常オン状態であることを特徴とするＦＥＴなどのトランジスタであってもよい。このＦＥＴは、ソース端子、ドレイン端子、およびゲート端子と、ソース端子とドレイン端子を電気的につなぐチャネルを有している。好適な実施例では、チャネルが形成されるのと同じ処理工程により、抵抗器が形成される。ＦＥＴは、例えば、金属‐酸化膜‐半導体の電界効果トランジスタ（ＭＯＳＦＥＴ）であってもよい。
【０００５】
高インピーダンス抵抗器は、予め選択された導電率形（ｎ形またはｐ形）のシリコンで形成されるとともに、逆の導電率形を有する充分な量のドーパントによって軽くドーピングされることにより、少なくとも１メガオーム、好ましくは、約１〜２０メガオームの範囲内のインピーダンスが抵抗器に与えられる。高インピーダンス抵抗器により、回路は、少なくとも約２０℃〜１３０℃の使用温度範囲内で実質的に温度が安定する。
【０００６】
回路は、活性化放射線が抵抗器に入射するのを回避する手段をさらに具備していてもよい。このため、回路は、例えば、活性化放射線に対して不透明であるとともに、抵抗器の少なくともかなりの部分にわたって蒸着されたコーティングが施されていてもよい。放射線不透明性のコーティングは、放射線が、コーティングに吸収されずに反射されるような実質的に放射線反射性材料であってもよい。また、コーティング材は、アルミニウム合金であることが好ましい。
回路は、一般的な化学式のＳｉｘＮｘを有する窒化シリコンなどのパッシベーション材料でパッシベートされていることが好ましい。
【０００７】
また、活性化放射線源は、単一のまたはそれ以上の発光ダイオード（ＬＥＤ）から成ることが好ましい。
本発明の別の態様によれば。集積太陽光発電回路を作製する方法を提供している。この回路は、活性化放射線源と、別のフォトダイオード・アレイと電気的に接続されるとともに、活性化放射線源と光学的に結合されることにより、放射線源から受けた活性化放射線に反応して電気信号を発生する１アレイの太陽光フォトダイオードと、フォトダイオード・アレイと電気的に接続されるとともに電気信号に反応して動作することが可能なスイッチング・デバイスと、スイッチング・デバイスと電気的に接続された高インピーダンス抵抗器とを具備している。本発明による方法は、実質的に単結晶シリコンから、少なくとも高インピーダンス抵抗器を製造する段階から成る。
【０００８】
好適な実施例において、スイッチング・デバイスは、ドレインおよびソース端子とソース端子とドレイン端子をつなぐＦＥＴなどのトランジスタである。また、抵抗器は、ＦＥＴのソース端子とドレイン端子をつなぐチャネルを形成するのと同じ処理工程で形成される。
【０００９】
本発明のさらに別の態様によれば、
ａ． 既定の導電率形の実質的に単結晶のシリコン基板を提供する段階と、
ｂ． 基板に複数の誘電体分離が施された個々のタブを形成する段階と、
ｃ． シリコン基板の導電率形と逆の導電率形の第１のドーパントによりタブをドーピングすることにより、
ｉ． 活性化放射線に反応する複数の太陽光フォトダイオードと、
ｉｉ． 通常オン状態であることを特徴とする電界効果トランジスタ（ＦＥＴ）のソース端子とドレイン端子とを画定する段階と、
ｄ． 少なくとも一つのタブのドーピングが施された材料の一部を選択的に取り除き、
ｉ． 実質的に単結晶のシリコン抵抗器と、
ｉｉ． ＦＥＴのソース端子とドレイン端子を電気的に接続するチャネルとを画定する段階と、
ｅ． 第１のドーパントと同じ導電率形の第２のドーパントによりチャネルと抵抗器をドーピングすることにより、所望のＦＥＴのしきい値電圧と所望の抵抗器インピーダンスを確立する段階と、
ｆ． ＦＥＴのゲート端子を画定する段階において、そのゲート端子が、ソース端子とドレイン端子からの誘電体分離が施される段階と、
ｇ． フォトダイオード、ＦＥＴの端子、および抵抗器の電気的接触領域を画定し、その電気的接続を行う段階と、
ｈ． 電気的導電性材料を電気的接触領域に蒸着する段階と、
ｉ． 太陽光発電回路に熱処理を施して、電気的導電性材料と下層シリコンとの接着を促進する段階と、
ｊ． 回路の封入およびパッシベーションを施す段階とから成る固体太陽光発電回路を作製する方法を提供する。
【００１０】
シリコン基板は、１対のシリコン・ウェハを、好ましくは、その間の絶縁性二酸化シリコン層により接着して形成された誘電体分離シリコン基板から成る。
この方法は、抵抗器にコーティングを蒸着し、活性化放射線が抵抗器に入射するのを防止する段階をさらに有していてもよい。コーティングは、放射線源からの活性化放射線に対して実質的に不透明であるとともに、活性化放射線がコーティングから反射して、コーティングに吸収されないように放射線反射性であることが好ましい。好適な実施例では、コーティングは、電気的に導電性であり、電気的接触領域に蒸着された電気的導電性材料と同じ材料である。この材料は、間に電気的絶縁を施すうえで充分な広さの空隙によって分離された２つまたはそれ以上の部分において抵抗器上に蒸着される。好適な電気的導電性コーティング材は、例えば、アルミニウム合金であってもよい。
【００１１】
シリコン基板とドーパントの導電率形は、ｐ形かｎ形のいずれかである。ドーパントは、導電率形がシリコン基板の逆すなわち相補形であるように選択される。個々のタブは、基板の交差溝から成る網状構造を設けることにより、シリコン基板に形成される。
【００１２】
本発明に関する前述ならびにそれ以外の目的と利益とは、以下により、いくぶん明白および明瞭になるであろう。したがって、本発明は、その構造を有する装置と、素子の組合せと、以下の詳細な説明に例示されている各部品の配列とから成り、その範囲は、添付クレームに示されている。
本発明の特徴と目的をさらによく理解するためには、添付図面に関連する以下の詳細な説明を参照することが必要である。
【００１３】
【発明を実施するための最良の形態】
太陽光発電回路１２を使用した固体継電器１０が図１に示されている。継電器１０は、通過した電流に反応して放射線を発生する一つまたはそれ以上の発光ダイオード（ＬＥＤ）１４を具備している。この放射線は、放射線に反応して電気信号を発生する１アレイのフォトダイオード１６に入射する。フォトダイオードからの信号は、例えば、継電器の出力を制御して信号を提供することにより、２０に概ね示されている外部ロードを駆動するトランジスタなどの、回路内のスイッチング・デバイス１８の動作を制御する。継電器１０の略図が、図２に示されている。
【００１４】
本発明は、マスキングおよび処理工程が、従来技術の太陽光発電回路の製造で必要とされているよりも少なくてすむ固体太陽光発電回路の製造に関するものである。
【００１５】
図３では、本発明による固体集積太陽光発電回路の代表的な加工レイアウトを簡易化した形で示している。ここでは、いずれかの導電率形（ｎまたはｐ形）を有する誘電体分離が施された実質的に単結晶のシリコン基板２２が設けられている。基板は、技術上周知の方法により形成され、好ましくは、接着された１対のシリコン・ウェハから成る。
【００１６】
図４は、接着されたウェハ対の構造を示している。第１のシリコン・ウェハ２４は酸化され、その上に二酸化シリコン層２６が形成される。第２のシリコン・ウェハ２８は、間に二酸化シリコン層を挟み込んで、第１のウェハに接着される。接着されたウェハ対は、ドライエッチングが施され、周知の方法によって片側を相補形すなわち逆の導電率形ドーパント３０でドーピングされることにより、図３および図４に示すような交差溝３４から成る網状構造によって分離された複数の誘電体分離タブ３２が出来上がる。溝は、ドーピングされていない多結晶シリコンで充填されてもよい。
【００１７】
図５は、電界効果トランジスタ３６の構造を簡易化した形で示したものであり、ソース端子３８、ドレイン端子４０、ゲート端子４２が中に含まれている。ソース端子３８とドレイン端子４０は、逆の導電率形のシリコン領域内で、ある導電率形（ｎまたはｐ）のポケットとして形成されている。誘電体分離層４４は、ソース端子３８とドレイン端子４０全体にわたって蒸着されることにより、相互およびゲート端子４２から電気的に絶縁するようにしている。ソース端子３８とドレイン端子４０を電気的につないでいるチャネル４６は、シリコン基板を、逆の導電率形のドーパントで軽くドーピングするか、あるいはそれを注入することによって形成される。また、チャネルのドーピング範囲によって、ＦＥＴのピンチオフすなわち遮断電圧Ｖｐが定まる。
【００１８】
チャネルが画定される製造段階は、高インピーダンス抵抗器４８が形成される段階でもある。単結晶シリコン基板を、反対の導電率形を有する充分な量のドーパントで軽くドーピングすることにより、少なくとも１メガオーム、好ましくは、１〜２０メガオームの範囲内のインピーダンスが確定する。このように、ＦＥＴの抵抗器４８およびチャネル４６が、単一の処理工程で形成される。
【００１９】
この太陽光発電回路が、図６に簡易化された形で示されている。電気的接触領域５０を介して、１アレイまたはストリングの太陽光フォトダイオード１６が、連続して互いに電気的に接続されている。フォトダイオード１６の数は、さほど重要ではなく、フォトダイオードから得られた信号が、スイッチング・デバイス１８を駆動するのに充分な大きさであることを確実にするのに充分な数が提供されており、該スイッチング・デバイスは、通常オン状態であることを特徴とする電界効果トランジスタ（ＦＥＴ）であることが好ましい。このフォトダイオード・アレイは、スイッチング・デバイス１８と並列に接続され、高インピーダンス抵抗器４８は、ＦＥＴのソース端子およびゲート端子の両端に接続されている。
【００２０】
図６の太陽光発電回路１２は、フォトダイオード・アレイ１６と、スイッチング・デバイス１８と、高インピーダンス４８を具備し、以下の各ステップに従って作製できる。まず初めに、ｐ形またはｎ形のシリコンから成る実質的に単結晶のシリコン基板２２が設けられる。シリコン基板にはドライエッチングが施され、溝３４によって互いに分離された複数の誘電体分離タブ３２を画定する。既定数のこれらのタブは、充分な量の反対の導電率形を有するドーパントで軽くドーピングされて、例えば、ＬＥＤなどの一つまたはそれ以上の放射線源からの活性化放射線に反応する複数のフォトダイオード１６を画定する。スイッチング・デバイス１８は、通常オンであるような金属‐酸化膜‐半導体類の電界効果トランジスタ（ＭＯＳＦＥＴ）であることが好ましい。この処理工程では、ＦＥＴのソースおよびドレイン端子が画定される。
【００２１】
次に、フォトダイオードまたはスイッチング・デバイスとしてまだ識別されていない少なくとも一つのタブのドーピング済み材料の一部が、技術上周知のフォトリソグラフィック・マスキングおよびエッチング技法によって選択的に取り除かれることにより、ＦＥＴ１８のソース端子３８とドレイン端子４０の間にあって双方を電気的に接続しているチャネル領域４６と同様に、高インピーダンス抵抗器４８を画定する。次に、チャネル４６と抵抗器４８に、シリコンとは逆の導電率形を有するドーパントで軽くドーピングが施され、ＦＥＴの所望のしきい値すなわちピンチオフ電圧Ｖｐと、約１〜２０メガオームの範囲内にある所望の抵抗器インピーダンスが確立する。
【００２２】
ＦＥＴ１８のゲート端子４２は、次の処理工程において、図５に示すように、ＦＥＴのソース端子およびドレイン端子間に延びているチャネル領域４６上にわたって二酸化シリコンから成る絶縁層４４を形成し、絶縁層全体に電気的導電性材料を蒸着させることによって、画定される。次に、周知のマスキングおよびエッチング手順に従って、フォトダイオードの電気的接触領域と、ＦＥＴおよび抵抗器の各端子が画定され、電気的導電性材料が、電気的接触領域上に蒸着されることにより、これらの構成部品の電気的接続が成り立つ。電気的導電性材料は、例えば、アルミニウム合金などの金属であることが好ましい。
【００２３】
抵抗器の性能および信頼性を最適化するためには、ＬＥＤからの活性化放射線に対して実質的に不透明な材料から成るコーティング５２を、実質的に抵抗器全体にわたって蒸着することにより、活性化放射線が抵抗器に入射しないようにする。放射線に対して不透明なコーティング材は、放射線が吸収されずにコーティングから反射するように反射性であってもよい。好適な実施例では、放射線に対して不透明な材料に、回路部品の電気的接続を可能にするための前のプロセスで使用されたものと同じ電気的導電性材料を使用している。この材料を、電気的接触領域上への電気的導電性材料の蒸着と同じ処理工程で抵抗器上に蒸着することにより、マスキングおよびエッチング工程をさらに施す必要性を除去できる。この材料を、抵抗器の短絡を回避するために各部分間の電気的絶縁を確実に行なえるだけの充分な寸法のギャップ５４によって分離された２つ以上の部分において、抵抗器の少なくとも重要な部分に蒸着することが好ましい。
【００２４】
次に、パッシベーション層５６を各構成部品上に蒸着することにより、各部品を封入し、回路に異物が入り込まないようにする。好適なパッシベーション材料は、例えば、技術上周知の技法によって蒸着可能な窒化シリコンなどの窒化物である。好適な実施例では、通常、ＳｉｘＮｘで示されるような非化学量論的式を有する窒化シリコンによって、充分な量のシリコンが提供されることにより、基板上の表面電荷を結集して接地するための電気的導電率を確保している。
【００２５】
図７は、従来技術の多結晶シリコン抵抗器に比べ、単結晶シリコン抵抗器の温度安定性において優れていることを示すグラフである。単結晶シリコン抵抗器の導電率と抵抗率（それぞれ、グラフの黒丸と白丸で示されている）は、約２０℃〜１３０℃以上の温度範囲全般にわたり極めて安定している。対照的に、多結晶シリコン抵抗器の場合、導電率（グラフの黒い四角で示されている）は、示されている温度範囲において、最初の値の１５０％付近まで温度が急激に上昇し、抵抗率（グラフの白い四角で示されている）は、示されている温度範囲において、最初の値の５０％まで直線的に下降している。したがって、太陽光発電回路において単結晶シリコン抵抗器を使用することにより、パフォーマンスを損なわずに、はるかに高い温度安定性を実現できる。
【００２６】
本発明の方法を使用することにより、数多くのマスキングおよびエッチング工程数が少なくなることから、太陽光発電回路の製造にかかるコストや労力を大幅に削減できる。さらに、単結晶シリコン抵抗器が、高インピーダンス値で広い使用温度範囲にわたって安定していることから、回路のパフォーマンスが向上する。
【００２７】
本書に開示された本発明の範囲を逸脱しない限り、前述の装置において一定の変更が可能なことから、前述の説明に記載され、あるいは、添付図面に示されている一切の内容は、例示として解釈されるべきものであり、限定的な意味で使用されていないものとする。
【図面の簡単な説明】
【図１】 太陽光発電回路の破断斜視図である。
【図２】 図１の太陽光発電回路の略図である。
【図３】 １アレイの誘電体分離タブが形成されたシリコン基板の簡易平面図である。
【図４】 誘電体分離タブの構造を示す断面詳細図である。
【図５】 ＦＥＴの構造を示す断面詳細図である。
【図６】 図１および図２の回路を示す簡易平面図である。
【図７】 多結晶および単結晶シリコン抵抗器の熱安定特性を、代表的な使用温度範囲にわたって比較したグラフである。
【技術分野】
本発明は、太陽光発電回路に関し、詳しくは、信頼性や性能品質を損なわずに、製造加工を簡易化し単位原価を削減するためのこのような回路設計の改良に関するものである。
【０００２】
【背景技術】
太陽光発電回路は、例えば、継電器やトランジスタなどのスイッチング・デバイスの動作を制御するために使用可能である。例えば、カンタリーニの米国特許第５、５４９、７６２号に開示されている固体集積太陽光発電回路が開示されている。この回路は、通常、互いに連続的に接続された１アレイのフォトダイオードと、例えば、このフォトダイオード・アレイと並列に接続されたトランジスタなどのスイッチング・デバイスを具備している。
太陽光発電回路の代表的な製造プロセスには、多数のマスキングおよびエッチング工程が含まれており、これにより、半導体の動作に必要な、全く異なったｐ形（＋）およびｎ形（−）領域を、シリコン基板の範囲内に画定する。例えば、ｎ形またはｐ形の単結晶シリコン・ウェハに対し、まず初めに酸化が施され、次に、多結晶質シリコン層が重ね合わされる。さらに、多結晶質シリコン層が、相補形のドーパントでドーピングされる。ドーピングされた多結晶シリコン層には、選択的なマスキングとエッチングが施され、露出部分全体に絶縁性二酸化シリコン層が形成される。第２のマスキング工程では、基板の領域を選択的にマスキングして、酸化皮膜を選択的に除去する。次に、ｐ形またはｎ形ドーパントが露出層に拡散され、電界効果トランジスタ（ＦＥＴ）などのスイッチング・デバイスの一部を形成する。ドーピング工程より先に行われる別のマスキングおよびエッチング工程において、スイッチング・デバイスの製造が完成する。さらに、マスキングおよびエッチング工程が、回路部品の電気的接続を画定するとともに、回路をパッシベート（不動態化）するために必要とされる。
太陽光発電回路内でのポリシリコン抵抗素子の使用には問題があり、特に、多結晶シリコンから成る抵抗器は、シリコンの導電率形とは逆の導電率形のドーパントで軽くドーピングしなければならない。充分な高さのインピーダンスを提供するのに必要な低ドーパント・レベルでは、多結晶シリコンの結晶格子が不安定であることから、装置の予想使用温度範囲における性能も不安定になる。さらに、上記に概ね述べたように、軽くドーピングされた高インピーダンスの多結晶シリコン抵抗器を用いた集積回路の製造は、比較的複雑であることから、比較的大きい労力を要するとともに、コストが高くつく。
したがって、従来技術よりも少ない処理工程で製造できるとともに、従来技術の太陽光発電回路の不利益を克服する太陽光発電回路を提供することが望ましい。
【０００３】
【発明の開示】
本発明の１態様によれば、
ａ． 活性化放射線源と、
ｂ． 前記放射線源から受光した活性化放射線に反応して電気信号を生成するために活性化放射線源と光学的に接続されている１アレイの太陽光フォトダイオードと、
ｃ． フォトダイオード・アレイに電気的に接続されるとともに、前記電気信号に反応して動作することが可能なスイッチング・デバイスと、
ｄ． 前記スイッチング・デバイスに電気的に接続された高インピーダンス抵抗器と、
から成る太陽光発電回路が提供されている。
【０００４】
この太陽光フォトダイオード、スイッチング・デバイス、および抵抗器は、単一の固体集積回路を構成している。少なくとも高インピーダンス抵抗器は、実質的に単結晶のシリコンにより形成されている。
好適な実施例において、スイッチング・デバイスは、例えば、通常オン状態であることを特徴とするＦＥＴなどのトランジスタであってもよい。このＦＥＴは、ソース端子、ドレイン端子、およびゲート端子と、ソース端子とドレイン端子を電気的につなぐチャネルを有している。好適な実施例では、チャネルが形成されるのと同じ処理工程により、抵抗器が形成される。ＦＥＴは、例えば、金属‐酸化膜‐半導体の電界効果トランジスタ（ＭＯＳＦＥＴ）であってもよい。
【０００５】
高インピーダンス抵抗器は、予め選択された導電率形（ｎ形またはｐ形）のシリコンで形成されるとともに、逆の導電率形を有する充分な量のドーパントによって軽くドーピングされることにより、少なくとも１メガオーム、好ましくは、約１〜２０メガオームの範囲内のインピーダンスが抵抗器に与えられる。高インピーダンス抵抗器により、回路は、少なくとも約２０℃〜１３０℃の使用温度範囲内で実質的に温度が安定する。
【０００６】
回路は、活性化放射線が抵抗器に入射するのを回避する手段をさらに具備していてもよい。このため、回路は、例えば、活性化放射線に対して不透明であるとともに、抵抗器の少なくともかなりの部分にわたって蒸着されたコーティングが施されていてもよい。放射線不透明性のコーティングは、放射線が、コーティングに吸収されずに反射されるような実質的に放射線反射性材料であってもよい。また、コーティング材は、アルミニウム合金であることが好ましい。
回路は、一般的な化学式のＳｉｘＮｘを有する窒化シリコンなどのパッシベーション材料でパッシベートされていることが好ましい。
【０００７】
また、活性化放射線源は、単一のまたはそれ以上の発光ダイオード（ＬＥＤ）から成ることが好ましい。
本発明の別の態様によれば。集積太陽光発電回路を作製する方法を提供している。この回路は、活性化放射線源と、別のフォトダイオード・アレイと電気的に接続されるとともに、活性化放射線源と光学的に結合されることにより、放射線源から受けた活性化放射線に反応して電気信号を発生する１アレイの太陽光フォトダイオードと、フォトダイオード・アレイと電気的に接続されるとともに電気信号に反応して動作することが可能なスイッチング・デバイスと、スイッチング・デバイスと電気的に接続された高インピーダンス抵抗器とを具備している。本発明による方法は、実質的に単結晶シリコンから、少なくとも高インピーダンス抵抗器を製造する段階から成る。
【０００８】
好適な実施例において、スイッチング・デバイスは、ドレインおよびソース端子とソース端子とドレイン端子をつなぐＦＥＴなどのトランジスタである。また、抵抗器は、ＦＥＴのソース端子とドレイン端子をつなぐチャネルを形成するのと同じ処理工程で形成される。
【０００９】
本発明のさらに別の態様によれば、
ａ． 既定の導電率形の実質的に単結晶のシリコン基板を提供する段階と、
ｂ． 基板に複数の誘電体分離が施された個々のタブを形成する段階と、
ｃ． シリコン基板の導電率形と逆の導電率形の第１のドーパントによりタブをドーピングすることにより、
ｉ． 活性化放射線に反応する複数の太陽光フォトダイオードと、
ｉｉ． 通常オン状態であることを特徴とする電界効果トランジスタ（ＦＥＴ）のソース端子とドレイン端子とを画定する段階と、
ｄ． 少なくとも一つのタブのドーピングが施された材料の一部を選択的に取り除き、
ｉ． 実質的に単結晶のシリコン抵抗器と、
ｉｉ． ＦＥＴのソース端子とドレイン端子を電気的に接続するチャネルとを画定する段階と、
ｅ． 第１のドーパントと同じ導電率形の第２のドーパントによりチャネルと抵抗器をドーピングすることにより、所望のＦＥＴのしきい値電圧と所望の抵抗器インピーダンスを確立する段階と、
ｆ． ＦＥＴのゲート端子を画定する段階において、そのゲート端子が、ソース端子とドレイン端子からの誘電体分離が施される段階と、
ｇ． フォトダイオード、ＦＥＴの端子、および抵抗器の電気的接触領域を画定し、その電気的接続を行う段階と、
ｈ． 電気的導電性材料を電気的接触領域に蒸着する段階と、
ｉ． 太陽光発電回路に熱処理を施して、電気的導電性材料と下層シリコンとの接着を促進する段階と、
ｊ． 回路の封入およびパッシベーションを施す段階とから成る固体太陽光発電回路を作製する方法を提供する。
【００１０】
シリコン基板は、１対のシリコン・ウェハを、好ましくは、その間の絶縁性二酸化シリコン層により接着して形成された誘電体分離シリコン基板から成る。
この方法は、抵抗器にコーティングを蒸着し、活性化放射線が抵抗器に入射するのを防止する段階をさらに有していてもよい。コーティングは、放射線源からの活性化放射線に対して実質的に不透明であるとともに、活性化放射線がコーティングから反射して、コーティングに吸収されないように放射線反射性であることが好ましい。好適な実施例では、コーティングは、電気的に導電性であり、電気的接触領域に蒸着された電気的導電性材料と同じ材料である。この材料は、間に電気的絶縁を施すうえで充分な広さの空隙によって分離された２つまたはそれ以上の部分において抵抗器上に蒸着される。好適な電気的導電性コーティング材は、例えば、アルミニウム合金であってもよい。
【００１１】
シリコン基板とドーパントの導電率形は、ｐ形かｎ形のいずれかである。ドーパントは、導電率形がシリコン基板の逆すなわち相補形であるように選択される。個々のタブは、基板の交差溝から成る網状構造を設けることにより、シリコン基板に形成される。
【００１２】
本発明に関する前述ならびにそれ以外の目的と利益とは、以下により、いくぶん明白および明瞭になるであろう。したがって、本発明は、その構造を有する装置と、素子の組合せと、以下の詳細な説明に例示されている各部品の配列とから成り、その範囲は、添付クレームに示されている。
本発明の特徴と目的をさらによく理解するためには、添付図面に関連する以下の詳細な説明を参照することが必要である。
【００１３】
【発明を実施するための最良の形態】
太陽光発電回路１２を使用した固体継電器１０が図１に示されている。継電器１０は、通過した電流に反応して放射線を発生する一つまたはそれ以上の発光ダイオード（ＬＥＤ）１４を具備している。この放射線は、放射線に反応して電気信号を発生する１アレイのフォトダイオード１６に入射する。フォトダイオードからの信号は、例えば、継電器の出力を制御して信号を提供することにより、２０に概ね示されている外部ロードを駆動するトランジスタなどの、回路内のスイッチング・デバイス１８の動作を制御する。継電器１０の略図が、図２に示されている。
【００１４】
本発明は、マスキングおよび処理工程が、従来技術の太陽光発電回路の製造で必要とされているよりも少なくてすむ固体太陽光発電回路の製造に関するものである。
【００１５】
図３では、本発明による固体集積太陽光発電回路の代表的な加工レイアウトを簡易化した形で示している。ここでは、いずれかの導電率形（ｎまたはｐ形）を有する誘電体分離が施された実質的に単結晶のシリコン基板２２が設けられている。基板は、技術上周知の方法により形成され、好ましくは、接着された１対のシリコン・ウェハから成る。
【００１６】
図４は、接着されたウェハ対の構造を示している。第１のシリコン・ウェハ２４は酸化され、その上に二酸化シリコン層２６が形成される。第２のシリコン・ウェハ２８は、間に二酸化シリコン層を挟み込んで、第１のウェハに接着される。接着されたウェハ対は、ドライエッチングが施され、周知の方法によって片側を相補形すなわち逆の導電率形ドーパント３０でドーピングされることにより、図３および図４に示すような交差溝３４から成る網状構造によって分離された複数の誘電体分離タブ３２が出来上がる。溝は、ドーピングされていない多結晶シリコンで充填されてもよい。
【００１７】
図５は、電界効果トランジスタ３６の構造を簡易化した形で示したものであり、ソース端子３８、ドレイン端子４０、ゲート端子４２が中に含まれている。ソース端子３８とドレイン端子４０は、逆の導電率形のシリコン領域内で、ある導電率形（ｎまたはｐ）のポケットとして形成されている。誘電体分離層４４は、ソース端子３８とドレイン端子４０全体にわたって蒸着されることにより、相互およびゲート端子４２から電気的に絶縁するようにしている。ソース端子３８とドレイン端子４０を電気的につないでいるチャネル４６は、シリコン基板を、逆の導電率形のドーパントで軽くドーピングするか、あるいはそれを注入することによって形成される。また、チャネルのドーピング範囲によって、ＦＥＴのピンチオフすなわち遮断電圧Ｖｐが定まる。
【００１８】
チャネルが画定される製造段階は、高インピーダンス抵抗器４８が形成される段階でもある。単結晶シリコン基板を、反対の導電率形を有する充分な量のドーパントで軽くドーピングすることにより、少なくとも１メガオーム、好ましくは、１〜２０メガオームの範囲内のインピーダンスが確定する。このように、ＦＥＴの抵抗器４８およびチャネル４６が、単一の処理工程で形成される。
【００１９】
この太陽光発電回路が、図６に簡易化された形で示されている。電気的接触領域５０を介して、１アレイまたはストリングの太陽光フォトダイオード１６が、連続して互いに電気的に接続されている。フォトダイオード１６の数は、さほど重要ではなく、フォトダイオードから得られた信号が、スイッチング・デバイス１８を駆動するのに充分な大きさであることを確実にするのに充分な数が提供されており、該スイッチング・デバイスは、通常オン状態であることを特徴とする電界効果トランジスタ（ＦＥＴ）であることが好ましい。このフォトダイオード・アレイは、スイッチング・デバイス１８と並列に接続され、高インピーダンス抵抗器４８は、ＦＥＴのソース端子およびゲート端子の両端に接続されている。
【００２０】
図６の太陽光発電回路１２は、フォトダイオード・アレイ１６と、スイッチング・デバイス１８と、高インピーダンス４８を具備し、以下の各ステップに従って作製できる。まず初めに、ｐ形またはｎ形のシリコンから成る実質的に単結晶のシリコン基板２２が設けられる。シリコン基板にはドライエッチングが施され、溝３４によって互いに分離された複数の誘電体分離タブ３２を画定する。既定数のこれらのタブは、充分な量の反対の導電率形を有するドーパントで軽くドーピングされて、例えば、ＬＥＤなどの一つまたはそれ以上の放射線源からの活性化放射線に反応する複数のフォトダイオード１６を画定する。スイッチング・デバイス１８は、通常オンであるような金属‐酸化膜‐半導体類の電界効果トランジスタ（ＭＯＳＦＥＴ）であることが好ましい。この処理工程では、ＦＥＴのソースおよびドレイン端子が画定される。
【００２１】
次に、フォトダイオードまたはスイッチング・デバイスとしてまだ識別されていない少なくとも一つのタブのドーピング済み材料の一部が、技術上周知のフォトリソグラフィック・マスキングおよびエッチング技法によって選択的に取り除かれることにより、ＦＥＴ１８のソース端子３８とドレイン端子４０の間にあって双方を電気的に接続しているチャネル領域４６と同様に、高インピーダンス抵抗器４８を画定する。次に、チャネル４６と抵抗器４８に、シリコンとは逆の導電率形を有するドーパントで軽くドーピングが施され、ＦＥＴの所望のしきい値すなわちピンチオフ電圧Ｖｐと、約１〜２０メガオームの範囲内にある所望の抵抗器インピーダンスが確立する。
【００２２】
ＦＥＴ１８のゲート端子４２は、次の処理工程において、図５に示すように、ＦＥＴのソース端子およびドレイン端子間に延びているチャネル領域４６上にわたって二酸化シリコンから成る絶縁層４４を形成し、絶縁層全体に電気的導電性材料を蒸着させることによって、画定される。次に、周知のマスキングおよびエッチング手順に従って、フォトダイオードの電気的接触領域と、ＦＥＴおよび抵抗器の各端子が画定され、電気的導電性材料が、電気的接触領域上に蒸着されることにより、これらの構成部品の電気的接続が成り立つ。電気的導電性材料は、例えば、アルミニウム合金などの金属であることが好ましい。
【００２３】
抵抗器の性能および信頼性を最適化するためには、ＬＥＤからの活性化放射線に対して実質的に不透明な材料から成るコーティング５２を、実質的に抵抗器全体にわたって蒸着することにより、活性化放射線が抵抗器に入射しないようにする。放射線に対して不透明なコーティング材は、放射線が吸収されずにコーティングから反射するように反射性であってもよい。好適な実施例では、放射線に対して不透明な材料に、回路部品の電気的接続を可能にするための前のプロセスで使用されたものと同じ電気的導電性材料を使用している。この材料を、電気的接触領域上への電気的導電性材料の蒸着と同じ処理工程で抵抗器上に蒸着することにより、マスキングおよびエッチング工程をさらに施す必要性を除去できる。この材料を、抵抗器の短絡を回避するために各部分間の電気的絶縁を確実に行なえるだけの充分な寸法のギャップ５４によって分離された２つ以上の部分において、抵抗器の少なくとも重要な部分に蒸着することが好ましい。
【００２４】
次に、パッシベーション層５６を各構成部品上に蒸着することにより、各部品を封入し、回路に異物が入り込まないようにする。好適なパッシベーション材料は、例えば、技術上周知の技法によって蒸着可能な窒化シリコンなどの窒化物である。好適な実施例では、通常、ＳｉｘＮｘで示されるような非化学量論的式を有する窒化シリコンによって、充分な量のシリコンが提供されることにより、基板上の表面電荷を結集して接地するための電気的導電率を確保している。
【００２５】
図７は、従来技術の多結晶シリコン抵抗器に比べ、単結晶シリコン抵抗器の温度安定性において優れていることを示すグラフである。単結晶シリコン抵抗器の導電率と抵抗率（それぞれ、グラフの黒丸と白丸で示されている）は、約２０℃〜１３０℃以上の温度範囲全般にわたり極めて安定している。対照的に、多結晶シリコン抵抗器の場合、導電率（グラフの黒い四角で示されている）は、示されている温度範囲において、最初の値の１５０％付近まで温度が急激に上昇し、抵抗率（グラフの白い四角で示されている）は、示されている温度範囲において、最初の値の５０％まで直線的に下降している。したがって、太陽光発電回路において単結晶シリコン抵抗器を使用することにより、パフォーマンスを損なわずに、はるかに高い温度安定性を実現できる。
【００２６】
本発明の方法を使用することにより、数多くのマスキングおよびエッチング工程数が少なくなることから、太陽光発電回路の製造にかかるコストや労力を大幅に削減できる。さらに、単結晶シリコン抵抗器が、高インピーダンス値で広い使用温度範囲にわたって安定していることから、回路のパフォーマンスが向上する。
【００２７】
本書に開示された本発明の範囲を逸脱しない限り、前述の装置において一定の変更が可能なことから、前述の説明に記載され、あるいは、添付図面に示されている一切の内容は、例示として解釈されるべきものであり、限定的な意味で使用されていないものとする。
【図面の簡単な説明】
【図１】 太陽光発電回路の破断斜視図である。
【図２】 図１の太陽光発電回路の略図である。
【図３】 １アレイの誘電体分離タブが形成されたシリコン基板の簡易平面図である。
【図４】 誘電体分離タブの構造を示す断面詳細図である。
【図５】 ＦＥＴの構造を示す断面詳細図である。
【図６】 図１および図２の回路を示す簡易平面図である。
【図７】 多結晶および単結晶シリコン抵抗器の熱安定特性を、代表的な使用温度範囲にわたって比較したグラフである。
Claims (26)
- 固体太陽光発電回路を作製する方法であって、該方法は、ａ． 既定の導電率形を有する単結晶のシリコン基板を提供する段階と、ｂ． 前記基板に複数の誘電体分離が施された個々のタブを形成する段階と、ｃ． 前記シリコン基板とは逆の導電率形を有する第１のドーパントにより前記タブをドーピングし、ｉ．活性化放射線に反応する複数の太陽光フォトダイオードと、 ｉｉ．通常オン状態であることを特徴とする電界効果トランジスタ（ＦＥＴ）のソース端子およびドレイン端子とを画定する段階と、ｄ．前記タブのうち少なくとも一つのタブのドーピングが施された材料の一部を選択的に取り除き、ｉ．単結晶のシリコン抵抗器と、ｉｉ．前記ＦＥＴのソース端子とドレイン端子を電気的に接続するチャネルとを画定する段階と、ｅ．前記チャネルと前記抵抗器を第２のドーパントでドーピングすることにより、前記ＦＥＴの所望のしきい値電圧と前記抵抗器の所望のインピーダンスを確立する段階と、ｆ．前記ＦＥＴのゲート端子を画定する段階において、前記ゲート端子が、前記ソース端子と前記ドレイン端子から誘電体分離が施される段階と、ｇ．前記フォトダイオード、前記ＦＥＴの前記端子、および前記抵抗器の電気的接触領域を画定し、前記フォトダイオードと、前記ＦＥＴと、前記抵抗器を電気的に接続する段階と、ｈ．電気的導電性材料を前記電気的接触領域に蒸着する段階と、ｉ．前記太陽光発電回路に熱処理を施して、前記電気的導電性材料と下層シリコンとの接着を促進する段階と、ｊ．前記回路の封入およびパッシベーションを施す段階とを含む方法。
- シリコン基板は、誘電体分離シリコン基板から成ることを特徴とする請求項１に記載の方法。
- １対のシリコン・ウェハを該ウェハ間にある絶縁性二酸化シリコン層と接着することにより、前記誘電体分離が施されたシリコン基板を形成する段階をさらに含むことを特徴とする請求項２に記載の方法。
- 前記活性化放射線に対して不透明な材料から成るコーティング材を前記抵抗器に蒸着し、前記活性化放射線が前記抵抗器に入射しないようにする段階をさらに含むことを特徴とする請求項１に記載の方法。
- 前記コーティング材が、前記活性化放射線を反射することを特徴とする請求項４に記載の方法。
- 前記コーティング材が、アルミニウム合金から成ることを特徴とする請求項４に記載の方法。
- 前記コーティング材を蒸着する前記段階が、間を電気的に絶縁するのに充分な寸法のギャップで分離された２つ以上の部分において、前記抵抗器上に前記コーティング材を蒸着する段階から成ることを特徴とする請求項５に記載の方法。
- 前記シリコン基板と前記ドーパントの前記導電率形が、ｎ形とｐ形から成るグループから選択され、前記シリコン基板の導電率形が、前記ドーパントの導電率形とは逆であることを特徴とする請求項１に記載の方法。
- 前記シリコン基板に前記個々のタブを形成する前記段階が、その間にある前記個々のタブを画定する交差溝による網状構造を設ける段階から成ることを特徴とする請求項１に記載の方法。
- 前記抵抗器をドーピングする前記段階が、前記抵抗器を充分な量の前記第２のドーパントでドーピングすることにより、前記抵抗器に少なくとも１メガオームのインピーダンス値を与える段階から成ることを特徴とする請求項１に記載の方法。
- 前記ドーピング段階が、前記抵抗器のインピーダンス値が１〜２０メガオームの範囲内にあるように前記抵抗器をドーピングする段階から成ることを特徴とする請求項１０に記載の方法。
- 前記回路に、一般的化学式ＳｉｘＮｘを持つ窒化シリコンを使用して封入およびパッシベーションを施す段階をさらに具備することを特徴とする請求項１に記載の方法。
- 前記第２のドーパントが、前記第１のドーパントと同じ導電率形であることを特徴とする請求項１に記載の方法。
- 単結晶のシリコン基板と、
活性化放射線源から受光した活性化放射線に反応して電気信号を発生するために前記活性化放射線源と光学的に接続されている１アレイの太陽光フォトダイオードと、
前記アレイに電気的に接続されるとともに、前記電気信号に反応して動作することが可能なスイッチング・デバイスと、
前記スイッチング・デバイスに電気的に接続された高インピーダンス抵抗器とを含む固体太陽光発電回路であって、
前記太陽光フォトダイオード、前記スイッチング・デバイス、および前記抵抗器は、単一の固体集積回路を構成するとともに、少なくとも前記高インピーダンス抵抗器は、単結晶のシリコン基板により形成され、
前記回路は、
ａ．既定の導電率形を有する単結晶のシリコン基板を提供する段階と、ｂ．前記基板に複数の誘電体分離が施された個々のタブを形成する段階と、ｃ．前記シリコン基板とは逆の導電率形を有する第１のドーパントにより前記タブをドーピングし、ｉ．活性化放射線に反応する複数の太陽光フォトダイオードと、ｉｉ．通常オン状態であることを特徴とする電界効果トランジスタ（ＦＥＴ）のソース端子およびドレイン端子とを画定する段階と、ｄ．前記タブのうち少なくとも一つのタブのドーピングが施された材料の一部を選択的に取り除き、ｉ．単結晶のシリコン抵抗器と、ｉｉ．前記ＦＥＴのソース端子とドレイン端子を電気的に接続するチャネルとを画定する段階と、ｅ．前記チャネルと前記抵抗器を第２のドーパントでドーピングすることにより、前記ＦＥＴの所望のしきい値電圧と前記抵抗器の所望のインピーダンスを確立する段階と、ｆ．前記ＦＥＴのゲート端子を画定する段階において、前記ゲート端子が、前記ソース端子と前記ドレイン端子から誘電体分離が施される段階と、ｇ．前記フォトダイオード、前記ＦＥＴの前記端子、および前記抵抗器の電気的接触領域を画定し、前記フォトダイオードと、前記ＦＥＴと、前記抵抗器を電気的に接続する段階と、ｈ．電気的導電性材料を前記電気的接触領域に蒸着する段階と、ｉ．前記太陽光発電回路に熱処理を施して、前記電気的導電性材料と下層シリコンとの接着を促進する段階と、ｊ．前記回路の封入およびパッシベーションを施す段階とを含むことを特徴とする固体太陽光発電回路を作成する方法。 - シリコン基板は、誘電体分離シリコン基板から成ることを特徴とする請求項１４に記載の方法。
- １対のシリコン・ウェハを該ウェハ間にある絶縁性二酸化シリコン層と接着することにより、前記誘電体分離が施されたシリコン基板を形成する段階をさらに含むことを特徴とする請求項１５に記載の方法。
- 前記活性化放射線に対して不透明な材料から成るコーティング材を前記抵抗器に蒸着し、前記活性化放射線が前記抵抗器に入射しないようにする段階をさらに含むことを特徴とする請求項１４に記載の方法。
- 前記コーティング材が、前記活性化放射線を反射することを特徴とする請求項１７に記載の方法。
- 前記コーティング材が、アルミニウム合金から成ることを特徴とする請求項１８に記載の方法。
- 前記コーティング材を蒸着する前記段階が、間を電気的に絶縁するのに充分な寸法のギャップで分離された２つ以上の部分において、前記抵抗器上に前記コーティング材を蒸着する段階から成ることを特徴とする請求項１８に記載の方法。
- 前記シリコン基板と前記ドーパントの前記導電率形が、ｎ形とｐ形から成るグループから選択され、前記シリコン基板の導電率形が、前記ドーパントの導電率形とは逆であることを特徴とする請求項１４に記載の方法。
- 前記シリコン基板に前記個々のタブを形成する前記段階が、その間にある前記個々のタブを画定する交差溝による網状構造を設ける段階から成ることを特徴とする請求項１４に記載の方法。
- 前記抵抗器をドーピングする前記段階が、前記抵抗器を充分な量の前記第２のドーパントでドーピングすることにより、前記抵抗器に少なくとも１メガオームのインピーダンス値を与える段階から成ることを特徴とする請求項１４に記載の方法。
- 前記ドーピング段階が、前記抵抗器のインピーダンス値が１〜２０メガオームの範囲内にあるように前記抵抗器をドーピングする段階から成ることを特徴とする請求項２３に記載の方法。
- 前記回路に、一般的化学式ＳｉｘＮｘを持つ窒化シリコンを使用して封入およびパッシベーションを施す段階をさらに具備することを特徴とする請求項１４に記載の方法。
- 前記第２のドーパントが、前記第１のドーパントと同じ導電率形であることを特徴とする請求項１４に記載の方法。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399616A (ja) * | 1986-03-24 | 1988-04-30 | Matsushita Electric Works Ltd | 固体リレ−及びその製造方法 |
| JPH01208018A (ja) * | 1988-02-15 | 1989-08-22 | Matsushita Electric Works Ltd | 固体リレー |
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| US4268843A (en) * | 1979-02-21 | 1981-05-19 | General Electric Company | Solid state relay |
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| US4719498A (en) * | 1984-05-18 | 1988-01-12 | Fujitsu Limited | Optoelectronic integrated circuit |
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| US5278422A (en) * | 1991-09-02 | 1994-01-11 | Matsushita Electric Works, Ltd. | Normally open solid state relay with minimized response time of relay action upon being turned off |
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Patent Citations (3)
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| JPS6399616A (ja) * | 1986-03-24 | 1988-04-30 | Matsushita Electric Works Ltd | 固体リレ−及びその製造方法 |
| JPH01208018A (ja) * | 1988-02-15 | 1989-08-22 | Matsushita Electric Works Ltd | 固体リレー |
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