JPH0456468B2 - - Google Patents
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- JPH0456468B2 JPH0456468B2 JP57000672A JP67282A JPH0456468B2 JP H0456468 B2 JPH0456468 B2 JP H0456468B2 JP 57000672 A JP57000672 A JP 57000672A JP 67282 A JP67282 A JP 67282A JP H0456468 B2 JPH0456468 B2 JP H0456468B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はイメージセンサなどに応用されるダイ
オードアレイなどの半導体装置の構造に関する。
オードアレイなどの半導体装置の構造に関する。
第1図にダイオードアレーの配線回路図の一例
を示す。図面は4×4のマトリツクスを示してい
る。入力側21において、論理式AA、B、Bを
与え、また出力側にAB、AB、AB、AB、を与
える場合のダイオードアレーの回路図である。
を示す。図面は4×4のマトリツクスを示してい
る。入力側21において、論理式AA、B、Bを
与え、また出力側にAB、AB、AB、AB、を与
える場合のダイオードアレーの回路図である。
図面より明らかな如く、入力側と出力側とをオ
ン状態にて連絡する部分にダイオード17が挿入
されている。かくすることにより、例えば入力側
の4種類の信号を基にして、出力側にその組合せ
信号を得ることができる。
ン状態にて連絡する部分にダイオード17が挿入
されている。かくすることにより、例えば入力側
の4種類の信号を基にして、出力側にその組合せ
信号を得ることができる。
これは2値理論より10進法の論理を得る場合
で、多くの応用がある。もちろんこのダイオード
アレーと同様にこの入力側または出力側に
IGFET(絶縁ゲイト型電界効果半導体装置)ダイ
オード、トランジスタ等を設けてもよい。この第
1図はダイオードアレーの一例であつて、電気回
路は例えば電子回路ハンドブツク(丸善株式会
社)等に基づき、任意に設計することができる。
で、多くの応用がある。もちろんこのダイオード
アレーと同様にこの入力側または出力側に
IGFET(絶縁ゲイト型電界効果半導体装置)ダイ
オード、トランジスタ等を設けてもよい。この第
1図はダイオードアレーの一例であつて、電気回
路は例えば電子回路ハンドブツク(丸善株式会
社)等に基づき、任意に設計することができる。
本発明はこのダイオードアレーを作るための半
導体装置に関するものである。
導体装置に関するものである。
第2図は従来より知られた集積型のダイオード
アレーを構成するための断面図を示す。
アレーを構成するための断面図を示す。
図面において半導体基板1代表的には単結晶シ
リコン例えばN型(100)1〜5Ωに対しP型不純
物であるホウ素を拡散し、Pウエル3を1〜3μ
の深さに形成する。さらにこの中にNの半導体領
域5を0.2〜1μの深さに1000〜1150℃の温度にて
熱拡散をして作製した。この後これら半導体上の
拡散に用いたマスクの酸化珪素膜14に電極用穴
あけを行ない、第1の配線層2を設け、さらに層
間絶縁物24を作製した後、第2の配線層6,
6′を作製してダイオードアレーを作製した。
リコン例えばN型(100)1〜5Ωに対しP型不純
物であるホウ素を拡散し、Pウエル3を1〜3μ
の深さに形成する。さらにこの中にNの半導体領
域5を0.2〜1μの深さに1000〜1150℃の温度にて
熱拡散をして作製した。この後これら半導体上の
拡散に用いたマスクの酸化珪素膜14に電極用穴
あけを行ない、第1の配線層2を設け、さらに層
間絶縁物24を作製した後、第2の配線層6,
6′を作製してダイオードアレーを作製した。
従来技術においては第2図の図面より明らかな
如く、ダイオードを集積化してマトリツクス構成
せしめたいわゆるダイオードアレーにおいて、そ
の電気的配線層がいわゆるアイソレイシヨンを必
要とするため、単結晶珪素半導体の一主面に二層
配線をして設けていた。フオトマスクはダイオー
ドを構成させるために2枚、電極配線層を作るた
めに4枚を必要としている。しかもこのフオトマ
スクはそれぞれを合せこみを必要とするため、精
度のよいマスク合せ作業をしなくてはならない。
このため価格も高くなり、また同一主面上のみ2
層配線を作る必要があり、工程が単にダイオード
のアレーを作るのみであるにもかかわらず、複雑
で高価になつてしまうという問題があつた。
如く、ダイオードを集積化してマトリツクス構成
せしめたいわゆるダイオードアレーにおいて、そ
の電気的配線層がいわゆるアイソレイシヨンを必
要とするため、単結晶珪素半導体の一主面に二層
配線をして設けていた。フオトマスクはダイオー
ドを構成させるために2枚、電極配線層を作るた
めに4枚を必要としている。しかもこのフオトマ
スクはそれぞれを合せこみを必要とするため、精
度のよいマスク合せ作業をしなくてはならない。
このため価格も高くなり、また同一主面上のみ2
層配線を作る必要があり、工程が単にダイオード
のアレーを作るのみであるにもかかわらず、複雑
で高価になつてしまうという問題があつた。
本発明は従来のダイオードアレイにおいて問題
であつた作製工程の複雑さを解決し、簡素な構造
でありながら高性能なダイオードアレイの構造を
発明するとともに、より一般的な信頼性の高いア
レイ構造を持つ半導体装置を発明することを発明
の目的とする。
であつた作製工程の複雑さを解決し、簡素な構造
でありながら高性能なダイオードアレイの構造を
発明するとともに、より一般的な信頼性の高いア
レイ構造を持つ半導体装置を発明することを発明
の目的とする。
本発明は、複数個の第1の電極を覆つて複数の
積層された非単結晶珪素半導体層が設けられ、さ
らに該非単結晶珪素半導体層上には、前記第1の
電極に対応する位置に第2の電極が設けられてお
り、前記複数の積層された非単結晶珪素半導体層
の第1の電極に接する半導体層には、炭素が添加
された非単結晶珪素半導体層が設けられているこ
とを特徴とする半導体装置である。
積層された非単結晶珪素半導体層が設けられ、さ
らに該非単結晶珪素半導体層上には、前記第1の
電極に対応する位置に第2の電極が設けられてお
り、前記複数の積層された非単結晶珪素半導体層
の第1の電極に接する半導体層には、炭素が添加
された非単結晶珪素半導体層が設けられているこ
とを特徴とする半導体装置である。
複数個の第1の電極を覆つて複数の積層された
非単結晶珪素半導体層を設けた構造をとることに
よつて、非単結晶珪素半導体層を電極ごとにパタ
ーニングする工程を省略できものである。
非単結晶珪素半導体層を設けた構造をとることに
よつて、非単結晶珪素半導体層を電極ごとにパタ
ーニングする工程を省略できものである。
また、積層された非単結晶珪素半導体層の第1
の電極に接する半導体層に炭素が添加された非単
結晶珪素半導体層が設けられているのは、炭素を
添加することにより横方向(隣あつた第1の電極
同志の方向)への電気抵抗を高くするのと、第1
の電極に接する非単結晶珪素半導体層から他の半
導体層に不純物が混入しないようにするためであ
る。
の電極に接する半導体層に炭素が添加された非単
結晶珪素半導体層が設けられているのは、炭素を
添加することにより横方向(隣あつた第1の電極
同志の方向)への電気抵抗を高くするのと、第1
の電極に接する非単結晶珪素半導体層から他の半
導体層に不純物が混入しないようにするためであ
る。
本実施例は、本発明をダイオードアレイ構造を
有する半導体装置に応用した例である。
有する半導体装置に応用した例である。
本実施例は、従来より知られていたシリコン単
結晶を用いたダイオードアレーの如く、各ダイオ
ードごとを互いに電気的にアイソレイシヨンを行
なうため、熱拡散法等により1000℃以上の高温で
不純物を基板に拡散して作るいわゆるPN接合層
を作る必要がなく、逆に200〜300℃の低温で半導
体層を積層するのみで作製可能なきわめて簡単な
構造を有するダイオードアレーに関するものであ
る。本実施例は非単結晶半導体特にアモルフアス
(非晶質)または半非晶質(5〜100Åの微結晶性
を有するセミアモルフアス)構造の半導体に水素
またはハロゲン元素(例えばフツ素または塩素)
を添加させ。こうした半導体材料を用い、この半
導体の電子・ホールの拡散度が単結晶半導体に比
べて1/10〜1/104であること、すなわち単結晶半
導体におけるアイソレイシヨンが不要であるとい
うダイオードアレーに関する。
結晶を用いたダイオードアレーの如く、各ダイオ
ードごとを互いに電気的にアイソレイシヨンを行
なうため、熱拡散法等により1000℃以上の高温で
不純物を基板に拡散して作るいわゆるPN接合層
を作る必要がなく、逆に200〜300℃の低温で半導
体層を積層するのみで作製可能なきわめて簡単な
構造を有するダイオードアレーに関するものであ
る。本実施例は非単結晶半導体特にアモルフアス
(非晶質)または半非晶質(5〜100Åの微結晶性
を有するセミアモルフアス)構造の半導体に水素
またはハロゲン元素(例えばフツ素または塩素)
を添加させ。こうした半導体材料を用い、この半
導体の電子・ホールの拡散度が単結晶半導体に比
べて1/10〜1/104であること、すなわち単結晶半
導体におけるアイソレイシヨンが不要であるとい
うダイオードアレーに関する。
以下に図面に従い本実施例を示す。
第3図に本実施例の縦断面図を示す。
第3図Aは本実施例のダイオードアレーを示す
ための半導体装置のたて断面図である。
ための半導体装置のたて断面図である。
図面において基板1特にアルミナ、ガラスまた
はグレイズドセラミツク等の絶縁基板上に印刷法
により第1の電極2およびこの電極に連結する配
線層2を示している。この電極、配線層はニツケ
ル、クローム、モリブデン、珪素モリブデン等の
耐熱性金属材料を0.1〜2μの厚さに形成したもの
を用いた。さらにこの上面特に電極および電極間
の絶縁基板上に非単結晶半導体層よりなる半導体
層10を作製した。この半導体層は真性または実
質的に真性(装置のバツクグラウンドレベルでの
不純物の混入しかない真性の導電型を有する)
(以下これらを合わせて単にI層という)を中心
とし、その上方および下方に接してN型導電層お
よびP型導電層を作つている。実際はプラズマ
CVD法特にグローまたはアーク放電法を用いて
100〜500℃代表的には200〜300℃とし、半導体材
料用気体例えばシランまたはフツ素を分解し、そ
の際P型半導体層としてはホウ素を、またN型半
導体層としてはリンを0.1〜2モル%添加した物
である。
はグレイズドセラミツク等の絶縁基板上に印刷法
により第1の電極2およびこの電極に連結する配
線層2を示している。この電極、配線層はニツケ
ル、クローム、モリブデン、珪素モリブデン等の
耐熱性金属材料を0.1〜2μの厚さに形成したもの
を用いた。さらにこの上面特に電極および電極間
の絶縁基板上に非単結晶半導体層よりなる半導体
層10を作製した。この半導体層は真性または実
質的に真性(装置のバツクグラウンドレベルでの
不純物の混入しかない真性の導電型を有する)
(以下これらを合わせて単にI層という)を中心
とし、その上方および下方に接してN型導電層お
よびP型導電層を作つている。実際はプラズマ
CVD法特にグローまたはアーク放電法を用いて
100〜500℃代表的には200〜300℃とし、半導体材
料用気体例えばシランまたはフツ素を分解し、そ
の際P型半導体層としてはホウ素を、またN型半
導体層としてはリンを0.1〜2モル%添加した物
である。
かくすることにより、非単結晶半導体層はP型
半導体層3を100〜2000Åの厚さに、I層4を
2000Å〜1μの厚さに、さらにN型半導体層5を
100〜2000Åの厚さに積層して形成した。特にこ
の際I層への不純物の混入を防ぐため、P層3中
に炭素を5〜50モル%添加してもよい。これらの
被膜を基板上に形成する際、領域25はマスクで
覆つて作製すればよい。
半導体層3を100〜2000Åの厚さに、I層4を
2000Å〜1μの厚さに、さらにN型半導体層5を
100〜2000Åの厚さに積層して形成した。特にこ
の際I層への不純物の混入を防ぐため、P層3中
に炭素を5〜50モル%添加してもよい。これらの
被膜を基板上に形成する際、領域25はマスクで
覆つて作製すればよい。
この非単結晶半導体はその材料として珪素が中
心であるが、ゲルマニユーム炭化珪素またはこれ
らの混合体SixC1-x(0≦x≦1)、SixGe1-x(0<
x<1)を用いてもよい。またこの非単結晶半導
体はアモルフアスまたは5〜100Åのシヨートレ
ンジオーダーでの微結晶性を有するセミアモルフ
アス構造を有し、これらに再結合中心中和用材料
としての水素またはハロゲン元素が0.1〜20モル
%添加され、その電気伝導度が珪素にあつてはσd
=1×10-9〜2×10-4(Ωcm)-1、σPh=1×10-5〜
3×10-2(Ωcm)-1がAM1(100mW/cm2)の条件
下にて得られるものを用いた。特にセミアモルフ
アス構造の場合はσd=1×10-6〜2×10-4(Ωcm)
-1、σPh=1×10-3〜3×10-2(Ωcm)-1が得られ
る。
心であるが、ゲルマニユーム炭化珪素またはこれ
らの混合体SixC1-x(0≦x≦1)、SixGe1-x(0<
x<1)を用いてもよい。またこの非単結晶半導
体はアモルフアスまたは5〜100Åのシヨートレ
ンジオーダーでの微結晶性を有するセミアモルフ
アス構造を有し、これらに再結合中心中和用材料
としての水素またはハロゲン元素が0.1〜20モル
%添加され、その電気伝導度が珪素にあつてはσd
=1×10-9〜2×10-4(Ωcm)-1、σPh=1×10-5〜
3×10-2(Ωcm)-1がAM1(100mW/cm2)の条件
下にて得られるものを用いた。特にセミアモルフ
アス構造の場合はσd=1×10-6〜2×10-4(Ωcm)
-1、σPh=1×10-3〜3×10-2(Ωcm)-1が得られ
る。
このためにはバツクグラウンドレベルに混入す
る不純物特に酸素、窒素等の半導体材料と混合す
ると絶縁性になり、かつアモルフアス化を促す不
純物の混入を1PPM以下好ましくは0.01PPM以下
にすることがきわめて重要であつた。
る不純物特に酸素、窒素等の半導体材料と混合す
ると絶縁性になり、かつアモルフアス化を促す不
純物の混入を1PPM以下好ましくは0.01PPM以下
にすることがきわめて重要であつた。
さらにこの上面に印刷法、スパツタ法または蒸
着法を用いて第2の電極および金属配線層6を公
知技術により設けた。このの半導体層10および
それに接する電極2,6に関しては、本出願人の
出願になる特許願「半導体装置」昭和52年7月8
日(53−83467、83468号)米国特許4254429
(1981.3.3公告)に示されている。さらにこのダ
イオードを光電変換装置に応用したものとして、
本発明人の特許願「光電変換装置」昭和53年7月
17日(53−86867、86868号)米国特許4239554
(1980.12.16公告)に示されている。
着法を用いて第2の電極および金属配線層6を公
知技術により設けた。このの半導体層10および
それに接する電極2,6に関しては、本出願人の
出願になる特許願「半導体装置」昭和52年7月8
日(53−83467、83468号)米国特許4254429
(1981.3.3公告)に示されている。さらにこのダ
イオードを光電変換装置に応用したものとして、
本発明人の特許願「光電変換装置」昭和53年7月
17日(53−86867、86868号)米国特許4239554
(1980.12.16公告)に示されている。
第3図Aにおいて、第1の電極2とその上方の
第2の電極とによりダイオード7が設けられ半導
体層10がPIN接合を有する場合には17の記号
で示されるダイオードが積層している。また領域
9は第1図におけるマトリツクス構造での交差部
でダイオードが設けられていない部分を示す。特
にこの2つの領域7,9の中間にてダイオードと
同一半導体が連結したアイソレイシヨン領域が設
けられている。しかしこのアイソレイシヨン領域
は第2図におけるアイソレイシヨン用接合27を
有しておらず、非単結晶半導体の故に初めて可能
になつている。図面において領域25においては
下側の第1の配線層の外部取り出し電極を、また
19は第2の配線層の外部取り出し電極を示す。
第2の電極とによりダイオード7が設けられ半導
体層10がPIN接合を有する場合には17の記号
で示されるダイオードが積層している。また領域
9は第1図におけるマトリツクス構造での交差部
でダイオードが設けられていない部分を示す。特
にこの2つの領域7,9の中間にてダイオードと
同一半導体が連結したアイソレイシヨン領域が設
けられている。しかしこのアイソレイシヨン領域
は第2図におけるアイソレイシヨン用接合27を
有しておらず、非単結晶半導体の故に初めて可能
になつている。図面において領域25においては
下側の第1の配線層の外部取り出し電極を、また
19は第2の配線層の外部取り出し電極を示す。
以上の図面において明らかな如く、精密なマス
ク合わせを全く必要としていない点がきわめて大
きな特徴であり、かつフオトエツチングも第1、
第2の配線の作製の際必要なだけであり、その製
造工程はきわめて簡単である。
ク合わせを全く必要としていない点がきわめて大
きな特徴であり、かつフオトエツチングも第1、
第2の配線の作製の際必要なだけであり、その製
造工程はきわめて簡単である。
また、アイソレーシヨン領域の幅は非単結晶半
導体の厚みの10倍以上およそ50倍までの幅でよく
非単結晶半導体層をエツチングせずに素子間隔を
せまくすることができる。また、非単結晶半導体
層の一部に炭素を添加してあるので、横方向(隣
あつた第1の電極同志の方向)への電気抵抗が高
くなり、隣あつた素子間隔をより狭くつめること
ができる。
導体の厚みの10倍以上およそ50倍までの幅でよく
非単結晶半導体層をエツチングせずに素子間隔を
せまくすることができる。また、非単結晶半導体
層の一部に炭素を添加してあるので、横方向(隣
あつた第1の電極同志の方向)への電気抵抗が高
くなり、隣あつた素子間隔をより狭くつめること
ができる。
第3図Bは他のダイオードアレーのたて断面図
を示す。
を示す。
第3図Bにおいて第3図Aと同様に絶縁基板1
上に複数個の第1の電極およびこの電極に連続し
た配線層2が印刷法またはフオトエツチング法に
より設けられている。さらにこの上面に選択的に
層間絶縁物15,14を設けた。この実施例にお
いては、第1のマトリツクスの交点に対応する部
分のすべてに下側の第1図の電極2,2およびそ
れらに対応して上方に上側の第2の電極6が設け
られている。そしてこれらの電極を連続する配線
層は互いに直立してX、Y方向に設けられた2層
配線構造を有している。かかる構造において、交
点にダイオードを設けずオフ状態を作ろうとする
時、第3図Aにおける領域9とするものではな
く、半導体と電極との間に絶縁物15を設けて領
域9を構成せしめたものである。
上に複数個の第1の電極およびこの電極に連続し
た配線層2が印刷法またはフオトエツチング法に
より設けられている。さらにこの上面に選択的に
層間絶縁物15,14を設けた。この実施例にお
いては、第1のマトリツクスの交点に対応する部
分のすべてに下側の第1図の電極2,2およびそ
れらに対応して上方に上側の第2の電極6が設け
られている。そしてこれらの電極を連続する配線
層は互いに直立してX、Y方向に設けられた2層
配線構造を有している。かかる構造において、交
点にダイオードを設けずオフ状態を作ろうとする
時、第3図Aにおける領域9とするものではな
く、半導体と電極との間に絶縁物15を設けて領
域9を構成せしめたものである。
第3図Bにおいてはこの第1の電極2、絶縁物
15、さらにこれらが設けられていない基板表面
上に第3図Aと同様の非単結晶半導体10をP型
半導体層5として設けてPIN構造を作つた。さら
にこの上面に第2の電極および配線層6を設ける
ことにより、ダイオード7、信号17及びダイオ
ードのない領域9さらに隣りあつたダイオード間
のアイソレイシヨン領域8が設けられている。
15、さらにこれらが設けられていない基板表面
上に第3図Aと同様の非単結晶半導体10をP型
半導体層5として設けてPIN構造を作つた。さら
にこの上面に第2の電極および配線層6を設ける
ことにより、ダイオード7、信号17及びダイオ
ードのない領域9さらに隣りあつたダイオード間
のアイソレイシヨン領域8が設けられている。
図面においては外部取り出し電極18,19が
さらに半導体接着ペーストで作られた。さらにこ
の上面全体を覆つてエポキシまたはポリイミド樹
脂でオーバーコート29して信頼性の向上に務め
た。このオーバーコートは湿気の侵入の防止、機
械強度の増強に有効であつた。
さらに半導体接着ペーストで作られた。さらにこ
の上面全体を覆つてエポキシまたはポリイミド樹
脂でオーバーコート29して信頼性の向上に務め
た。このオーバーコートは湿気の侵入の防止、機
械強度の増強に有効であつた。
その他の製造工程方法は第3図Aと同様に行な
つた。
つた。
第3図Cにさらに他の構造を示す。
図面において基板1上に電極2、半導体層10
が設けられている。この半導体層はP型3、I型
4、N型5よりなり、第3図Aとその製造は同様
に行なつた。さらにこの非単結晶半導体10上に
選択的に絶縁物14,15を設けた。この絶縁物
15においては、ダイオードマトリツクスの交点
をオフ状態に構成せしめ、また14として第1ま
たは第2の電極、配線層2,6と半導体10間の
絶縁に用いた。さらにこの後外部引出し電極1
8,19を設けた。最後にこれら全体をエポキシ
またはポリイミド樹脂等の有機物または酸化珪素
等の無機物によりオーバーコート29を0.1〜15μ
の厚さに単層または多層に作製した。第3図Aと
同様に半導体ダイオード17の領域7、ダイオー
ドのない領域9、アイソレイシヨン領域8が設け
られている。以上の如く基板上にマトリツクス構
造を有して設けられたダイオードがアレーを構成
していても、互いに電気的にリークすることな
く、ダイオードアレーを構成させることができ、
本発明はきわめて低価格で多量生産性に優れた半
導体装置とすることができるようになつた。
が設けられている。この半導体層はP型3、I型
4、N型5よりなり、第3図Aとその製造は同様
に行なつた。さらにこの非単結晶半導体10上に
選択的に絶縁物14,15を設けた。この絶縁物
15においては、ダイオードマトリツクスの交点
をオフ状態に構成せしめ、また14として第1ま
たは第2の電極、配線層2,6と半導体10間の
絶縁に用いた。さらにこの後外部引出し電極1
8,19を設けた。最後にこれら全体をエポキシ
またはポリイミド樹脂等の有機物または酸化珪素
等の無機物によりオーバーコート29を0.1〜15μ
の厚さに単層または多層に作製した。第3図Aと
同様に半導体ダイオード17の領域7、ダイオー
ドのない領域9、アイソレイシヨン領域8が設け
られている。以上の如く基板上にマトリツクス構
造を有して設けられたダイオードがアレーを構成
していても、互いに電気的にリークすることな
く、ダイオードアレーを構成させることができ、
本発明はきわめて低価格で多量生産性に優れた半
導体装置とすることができるようになつた。
第4図は本実施例の第3図A,B,Cにおいて
作られたダイオードの特性例である。すなわちい
わゆるPIN接合を有するダイオード7においては
曲線が12が作られ、またダイオードのない領域
8、または隣り合つたダイオード間においても電
流のリークがなく、非単結晶半導体を用いたため
キヤリアのライフタイムが半導体の厚さ方向に比
べて十分大きいため、実質的にアイソレイシヨン
がなされ曲線11が作られる。この隣りあつた交
点間隔は、その半導体の厚さが0.2〜2μを有する
場合2〜20μ以上と10倍以上を必要とし、25〜50
倍もあれば全く実用上問題にならず、簡単にアイ
ソレイシヨンをすることができた。
作られたダイオードの特性例である。すなわちい
わゆるPIN接合を有するダイオード7においては
曲線が12が作られ、またダイオードのない領域
8、または隣り合つたダイオード間においても電
流のリークがなく、非単結晶半導体を用いたため
キヤリアのライフタイムが半導体の厚さ方向に比
べて十分大きいため、実質的にアイソレイシヨン
がなされ曲線11が作られる。この隣りあつた交
点間隔は、その半導体の厚さが0.2〜2μを有する
場合2〜20μ以上と10倍以上を必要とし、25〜50
倍もあれば全く実用上問題にならず、簡単にアイ
ソレイシヨンをすることができた。
さらに本実施例においては、PIN接合を半導体
10において設けた。しかしこれをPN接合とす
る曲線13のシヨート状態のオーム特性を作るこ
とができる。このため逆方向特性を利用するなら
ば曲線13をオン状態の番地、曲線12′をオフ
状態のそれとすることができる。
10において設けた。しかしこれをPN接合とす
る曲線13のシヨート状態のオーム特性を作るこ
とができる。このため逆方向特性を利用するなら
ば曲線13をオン状態の番地、曲線12′をオフ
状態のそれとすることができる。
またPIN接合を有していても、その所定の番地
に対し20〜40Vの高い電圧、5×104〜2×
105V/cmの電界強度のパルス(1〜500m秒)を
加えると同様に曲線12を曲線13とすることが
できる。
に対し20〜40Vの高い電圧、5×104〜2×
105V/cmの電界強度のパルス(1〜500m秒)を
加えると同様に曲線12を曲線13とすることが
できる。
このためすべての番地をPIN接合で設け半導体
装置が作られてしまつた後、特定の番地のみをプ
ログラムを行ない、曲線12,12′より曲線1
3,13′を設けてプログラム可能なダイオード
アレーとすることができる。これは小規模の量の
ダイオードアレーを作る場合に有効である。
装置が作られてしまつた後、特定の番地のみをプ
ログラムを行ない、曲線12,12′より曲線1
3,13′を設けてプログラム可能なダイオード
アレーとすることができる。これは小規模の量の
ダイオードアレーを作る場合に有効である。
以上の説明について半導体はPIN接合を重点に
行ない、この半導体層をプラズマCVD法で作る
場合、下側よりP層、I層、N層と順次積層して
いつた。しかしこれは単に現在作られた特性で、
順方向、逆方向に整流性がみられたからであつ
て、これをNIN接合としても、また第1または
第2の電極を用いたシヨツトキまたはMIS接合を
有せしめるダイオードとしてもよい。
行ない、この半導体層をプラズマCVD法で作る
場合、下側よりP層、I層、N層と順次積層して
いつた。しかしこれは単に現在作られた特性で、
順方向、逆方向に整流性がみられたからであつ
て、これをNIN接合としても、また第1または
第2の電極を用いたシヨツトキまたはMIS接合を
有せしめるダイオードとしてもよい。
また本実施例はダイオードとIGFETとを組合
させ、同一基板上に集積化してもよい。この
IGFETに関しては本発明人の出願になる「絶縁
ゲイト型電界効果半導体装置およびその作製方
法」「56−001717、001768(S56.1.9出願)等があ
り、その詳細は前記した特許出願に準ずる。
させ、同一基板上に集積化してもよい。この
IGFETに関しては本発明人の出願になる「絶縁
ゲイト型電界効果半導体装置およびその作製方
法」「56−001717、001768(S56.1.9出願)等があ
り、その詳細は前記した特許出願に準ずる。
本実施例のダイオードアレーは単に二進法−10
進法の変換用層ではなく、このそれぞれをダイオ
ード構造を有するフオトセンサとし、いわゆるフ
オトセンサアレーとして構成をさせることができ
る。かかる構造においては、その構造例えば第3
図Bにおいて、絶縁物15を除去し、基板1を透
光性絶縁物例えばガラスとし、さらにこの上面の
第1の電極2はITO、酸化スズまたはITO(2000
〜2500Å)およびこの上面に酸化スズ(100〜500
Å)の積層構造を有する第1の透明電極を設け、
さらにこの上面にP層3を50〜300Åの厚さとし、
加えてその光学的Egを1.7〜2.5eVとI層の1.5〜
2.5eVに比べて0.2〜0.5eV大きくした。かくする
ことにより信号用の光のI層4への透過を助長せ
しめた。この光照射により光起電力を発生せし
め、N層5P層3に電子・ホールをそれぞれ分離
させてつくればよい。その他は第3図Aの実施例
に基づく。
進法の変換用層ではなく、このそれぞれをダイオ
ード構造を有するフオトセンサとし、いわゆるフ
オトセンサアレーとして構成をさせることができ
る。かかる構造においては、その構造例えば第3
図Bにおいて、絶縁物15を除去し、基板1を透
光性絶縁物例えばガラスとし、さらにこの上面の
第1の電極2はITO、酸化スズまたはITO(2000
〜2500Å)およびこの上面に酸化スズ(100〜500
Å)の積層構造を有する第1の透明電極を設け、
さらにこの上面にP層3を50〜300Åの厚さとし、
加えてその光学的Egを1.7〜2.5eVとI層の1.5〜
2.5eVに比べて0.2〜0.5eV大きくした。かくする
ことにより信号用の光のI層4への透過を助長せ
しめた。この光照射により光起電力を発生せし
め、N層5P層3に電子・ホールをそれぞれ分離
させてつくればよい。その他は第3図Aの実施例
に基づく。
かくすることにより、一次元のアレーにおいて
はカードリーダーまたは二次元のアレーにおいて
はイメージセンサーを作ることができる。
はカードリーダーまたは二次元のアレーにおいて
はイメージセンサーを作ることができる。
本実施例においては、半導体層を基板上に100
〜500℃代表的には200〜300℃でプラズマCVD法
により積層する方法を用いるため、この半導体層
の下層にXまたはY方向の配線層を、またこの半
導体の上側にYまたはX方向の配線層を設けるこ
とができる。このため、この配線層間にリード線
間の絶縁用の層間絶縁物を必要とせず、きわめて
簡単に2層配線を実施することができた。
〜500℃代表的には200〜300℃でプラズマCVD法
により積層する方法を用いるため、この半導体層
の下層にXまたはY方向の配線層を、またこの半
導体の上側にYまたはX方向の配線層を設けるこ
とができる。このため、この配線層間にリード線
間の絶縁用の層間絶縁物を必要とせず、きわめて
簡単に2層配線を実施することができた。
また、光のコントラストを向上させるため、電
極2の電構間は光しやへい材でおおい、ゴースト
の防止に努めることはさらにその特性の向上に有
効であつた。
極2の電構間は光しやへい材でおおい、ゴースト
の防止に努めることはさらにその特性の向上に有
効であつた。
本発明の構成をとることによつて、従来のダイ
オードアレイにおいて問題であつた作製工程の複
雑さを解決することができ、しかも簡素な構造で
ありながら信頼性が高く高性能なダイオードアレ
イを得ることができた。
オードアレイにおいて問題であつた作製工程の複
雑さを解決することができ、しかも簡素な構造で
ありながら信頼性が高く高性能なダイオードアレ
イを得ることができた。
第1図は本発明の実施例である半導体装置を用
いたダイオードアレーマトリツクスの一例の回路
図を示す。第2図は従来のダイオードアレーのた
て断面図を示す。第3図は本発明の実施例である
ダイオードアレーのたて断面図を示す。第4図は
本発明の実施例であるダイオードの特性を示す。
いたダイオードアレーマトリツクスの一例の回路
図を示す。第2図は従来のダイオードアレーのた
て断面図を示す。第3図は本発明の実施例である
ダイオードアレーのたて断面図を示す。第4図は
本発明の実施例であるダイオードの特性を示す。
Claims (1)
- 1 複数個の第1の電極を覆つて複数の積層され
た非単結晶珪素半導体層が設けられ、さらに該非
単結晶珪素半導体層上には、前記第1の電極に対
応する位置に第2の電極が設けられており、前記
複数の積層された非単結晶珪素半導体層の第1の
電極に接する非単結晶珪素半導体層には、炭素が
添加された非単結晶珪素半導体層が設けられてい
ることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57000672A JPS58118143A (ja) | 1982-01-06 | 1982-01-06 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57000672A JPS58118143A (ja) | 1982-01-06 | 1982-01-06 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58118143A JPS58118143A (ja) | 1983-07-14 |
JPH0456468B2 true JPH0456468B2 (ja) | 1992-09-08 |
Family
ID=11480228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57000672A Granted JPS58118143A (ja) | 1982-01-06 | 1982-01-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58118143A (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6167263A (ja) * | 1984-09-10 | 1986-04-07 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
JPS6167262A (ja) * | 1984-09-10 | 1986-04-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JPS6167261A (ja) * | 1984-09-10 | 1986-04-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JPS6171665A (ja) * | 1984-09-17 | 1986-04-12 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
JPH07112013B2 (ja) * | 1985-10-25 | 1995-11-29 | 株式会社日立製作所 | 半導体集積回路装置 |
JPS63176789U (ja) * | 1986-10-08 | 1988-11-16 | ||
JPS62169379A (ja) * | 1987-01-05 | 1987-07-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JPS62174979A (ja) * | 1987-01-05 | 1987-07-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JPS62169378A (ja) * | 1987-01-05 | 1987-07-25 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
JPS62169380A (ja) * | 1987-01-05 | 1987-07-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JPS62169382A (ja) * | 1987-01-05 | 1987-07-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JPS62169381A (ja) * | 1987-01-05 | 1987-07-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP5731344B2 (ja) * | 2011-09-28 | 2015-06-10 | 浜松ホトニクス株式会社 | 放射線検出器 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54139342A (en) * | 1978-04-20 | 1979-10-29 | Canon Inc | Information processing unit |
JPS55127083A (en) * | 1979-03-26 | 1980-10-01 | Matsushita Electric Ind Co Ltd | Semiconductor element |
JPS56135981A (en) * | 1980-03-28 | 1981-10-23 | Canon Inc | Photoelectric conversion element |
JPS56135982A (en) * | 1980-03-28 | 1981-10-23 | Canon Inc | Array of photoelectric conversion element |
-
1982
- 1982-01-06 JP JP57000672A patent/JPS58118143A/ja active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54139342A (en) * | 1978-04-20 | 1979-10-29 | Canon Inc | Information processing unit |
JPS55127083A (en) * | 1979-03-26 | 1980-10-01 | Matsushita Electric Ind Co Ltd | Semiconductor element |
JPS56135981A (en) * | 1980-03-28 | 1981-10-23 | Canon Inc | Photoelectric conversion element |
JPS56135982A (en) * | 1980-03-28 | 1981-10-23 | Canon Inc | Array of photoelectric conversion element |
Also Published As
Publication number | Publication date |
---|---|
JPS58118143A (ja) | 1983-07-14 |
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