JPH07112013B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07112013B2 JPH07112013B2 JP60237347A JP23734785A JPH07112013B2 JP H07112013 B2 JPH07112013 B2 JP H07112013B2 JP 60237347 A JP60237347 A JP 60237347A JP 23734785 A JP23734785 A JP 23734785A JP H07112013 B2 JPH07112013 B2 JP H07112013B2
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 49
- 239000012535 impurity Substances 0.000 claims description 19
- 230000003071 parasitic effect Effects 0.000 description 15
- 108091006146 Channels Proteins 0.000 description 12
- 238000000034 method Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000003870 refractory metal Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関し、特に、スタテイ
ック型ランダムアクセスメモを備えた半導体集積回路装
置（以下、SRAMという）に適用して有効な技術に関する
ものである。
ック型ランダムアクセスメモを備えた半導体集積回路装
置（以下、SRAMという）に適用して有効な技術に関する
ものである。
［背景技術］ SRAMのメモリセルは、２つの高抵抗負荷素子及び駆動用
MISFETで構成されるフリップフロップ回路と、その一対
の入出力端子に接続される転送用MISFETとで構成されて
いる。前記高抵抗負荷素子は、メモリセル面積を縮小し
て高集積化を図るために、電源電圧用配線と一体に形成
された多結晶シリコン膜で構成されている。
MISFETで構成されるフリップフロップ回路と、その一対
の入出力端子に接続される転送用MISFETとで構成されて
いる。前記高抵抗負荷素子は、メモリセル面積を縮小し
て高集積化を図るために、電源電圧用配線と一体に形成
された多結晶シリコン膜で構成されている。
高抵抗負荷素子として使用される多結晶シリコン膜は、
高抵抗値を有するように、抵抗値を低減するｎ型の不純
物（Aa,P）を導入しないで構成されている。電源電圧用
配線として使用する多結晶シリコン膜は、前記不純物を
導入して構成されている。
高抵抗値を有するように、抵抗値を低減するｎ型の不純
物（Aa,P）を導入しないで構成されている。電源電圧用
配線として使用する多結晶シリコン膜は、前記不純物を
導入して構成されている。
かかる技術における実験ならびにその検討の結果、本発
明者は、次のような問題点が生じることを見出した。
明者は、次のような問題点が生じることを見出した。
メモリセルは、多層配線構造を採用して面積を縮小して
おり、高抵抗負荷素子の上層に絶縁膜を介してデータ線
が延在するように構成されている。このような構造のメ
モリセルでは、高抵抗負荷素子をチャネル形成領域とす
る寄生MISFETが構成される。この寄生MISFETは、データ
線をゲート電極、高抵抗負荷素子の両端部に接続される
多結晶シリコン膜又は単結晶シリコンをソース領域又は
ドレイン領域として構成されている。このため、データ
線からの電界効果で高抵抗負荷素子にチャネルが形成さ
れ、高抵抗負荷素子を流れる電流量が大きく変動（増
加）するので、消費電力が増大してしまう。
おり、高抵抗負荷素子の上層に絶縁膜を介してデータ線
が延在するように構成されている。このような構造のメ
モリセルでは、高抵抗負荷素子をチャネル形成領域とす
る寄生MISFETが構成される。この寄生MISFETは、データ
線をゲート電極、高抵抗負荷素子の両端部に接続される
多結晶シリコン膜又は単結晶シリコンをソース領域又は
ドレイン領域として構成されている。このため、データ
線からの電界効果で高抵抗負荷素子にチャネルが形成さ
れ、高抵抗負荷素子を流れる電流量が大きく変動（増
加）するので、消費電力が増大してしまう。
なお、SRAMについては、例えば、特開昭57−130461号に
記載されている。
記載されている。
［発明の目的］ 本発明の目的は、高抵抗負荷素子を有するメモリセルで
構成されたSRAMにおいて、前記高抵抗負荷素子に流れる
電流量の変動を防止し、SRAMの消費電力を低減すること
が可能な技術を提供することにある。
構成されたSRAMにおいて、前記高抵抗負荷素子に流れる
電流量の変動を防止し、SRAMの消費電力を低減すること
が可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、高抵抗負荷素子を有するメモリセルで構成さ
れるSRAMにおいて、前記高抵抗負荷素子を多結晶シリコ
ン膜で構成し、この多結晶シリコン膜の少なくとも一部
に所定導電型の不純物を導入する。
れるSRAMにおいて、前記高抵抗負荷素子を多結晶シリコ
ン膜で構成し、この多結晶シリコン膜の少なくとも一部
に所定導電型の不純物を導入する。
これにより、高抵抗負荷素子をチャネル形成領域とする
寄生MISFETのしきい値電圧を向上することができるの
で、高抵抗負荷素子に流れる電流量の変動を防止し、SR
AMの消費電力を低減することができる。
寄生MISFETのしきい値電圧を向上することができるの
で、高抵抗負荷素子に流れる電流量の変動を防止し、SR
AMの消費電力を低減することができる。
以下、本発明の構成について、実施例とともに説明す
る。
る。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
［実施例Ｉ］ 本発明の実施例ＩであるSRAMのメモリセルを第１図の等
価回路図で示す。
価回路図で示す。
SRAMのメモリセルは、第１図に示すように、一対のデー
タ線DL,▲▼とワード線WLとの交差部に設けられて
いる。
タ線DL,▲▼とワード線WLとの交差部に設けられて
いる。
メモリセルは、フリップフロップ回路と、その一対の入
出力端子、ワード線WL及びデータ線DLに接続された転送
用MISFETQt1，Qt2とで構成されている。フリップフロッ
プ回路は、２つの高抵抗負荷素子R1，R2及び２つの駆動
用MISFETQd1，Qd2で構成されている。高抵抗負荷素子Ｒ
は、一端部が電源電圧用配線Vccに接続され、他端部が
駆動用MISFETQdのドレイン領域に接続されている。駆動
用MISFETQdのソース領域は、基準電圧用配線Vssに接続
されている。
出力端子、ワード線WL及びデータ線DLに接続された転送
用MISFETQt1，Qt2とで構成されている。フリップフロッ
プ回路は、２つの高抵抗負荷素子R1，R2及び２つの駆動
用MISFETQd1，Qd2で構成されている。高抵抗負荷素子Ｒ
は、一端部が電源電圧用配線Vccに接続され、他端部が
駆動用MISFETQdのドレイン領域に接続されている。駆動
用MISFETQdのソース領域は、基準電圧用配線Vssに接続
されている。
電源電圧用配線Vccは、例えば、回路の動作電圧５
［Ｖ］が印加され、基準電圧用配線Vssは、例えば、回
路の接地電圧０［Ｖ］が印加されるように構成されてい
る。
［Ｖ］が印加され、基準電圧用配線Vssは、例えば、回
路の接地電圧０［Ｖ］が印加されるように構成されてい
る。
次に、本実施例の具体的な構成について説明する。
本発明の実施例ＩであるSRAMのメモリセルを第２図の平
面図で示し、第２図のIII−III線で切った断面を第３図
で示す。なお、第２図及び後述する第４図は、本実施例
の構成をわかり易くするために、各導電層間に設けられ
るフィールド絶縁膜以外の絶縁膜は図示しない。
面図で示し、第２図のIII−III線で切った断面を第３図
で示す。なお、第２図及び後述する第４図は、本実施例
の構成をわかり易くするために、各導電層間に設けられ
るフィールド絶縁膜以外の絶縁膜は図示しない。
第２図及び第３図において、１は単結晶シリコンからな
るn-型の半導体基板、２はp-型のウエル領域である。３
はフィールド絶縁膜、４はｐ型のチャネルストッパ領域
である。フィールド絶縁膜３及びチャネルストッパ領域
４は、ウエル領域２の主面に設けられており、半導体素
子間の電気的な分離をするように構成されている。
るn-型の半導体基板、２はp-型のウエル領域である。３
はフィールド絶縁膜、４はｐ型のチャネルストッパ領域
である。フィールド絶縁膜３及びチャネルストッパ領域
４は、ウエル領域２の主面に設けられており、半導体素
子間の電気的な分離をするように構成されている。
メモリセルを構成するMISFETQd1，Qd2，Qt1，Qt2は、ウ
エル領域２、ゲート絶縁膜５、ゲート電極６、一対のｎ
型の半導体領域７及び一対のn+型の半導体領域９で構成
されている。
エル領域２、ゲート絶縁膜５、ゲート電極６、一対のｎ
型の半導体領域７及び一対のn+型の半導体領域９で構成
されている。
前記ゲート電極６は、多結晶シリコン膜とその上に設け
られた高融点金属シリサイド（MoSi2，TaSi2，TiSi2，W
Si2）膜とからなる複合膜（ポリサイド膜）で構成され
ている。多結晶シリコン膜には、抵抗値を低減する不純
物（As,P）が導入されている。ゲート電極６は、単層の
高融点金属（Mo,Ta,Ti,W）膜又は高融点金属シリサイド
膜、或は多結晶シリコン膜の上に高融点金属膜が設けら
れた複合膜で構成してもよい。
られた高融点金属シリサイド（MoSi2，TaSi2，TiSi2，W
Si2）膜とからなる複合膜（ポリサイド膜）で構成され
ている。多結晶シリコン膜には、抵抗値を低減する不純
物（As,P）が導入されている。ゲート電極６は、単層の
高融点金属（Mo,Ta,Ti,W）膜又は高融点金属シリサイド
膜、或は多結晶シリコン膜の上に高融点金属膜が設けら
れた複合膜で構成してもよい。
また、ゲート電極６と同一導電性材料で、ワード線（W
L）６及び基準電圧用配線（Vss）６が構成されている。
ゲート電極６の延在した一部及び基準電圧用配線６は、
ゲート絶縁膜５に設けられた接続孔5Aを通して、所定の
半導体領域９と電気的に接続、所謂、ダイレクトコンタ
クトされている。
L）６及び基準電圧用配線（Vss）６が構成されている。
ゲート電極６の延在した一部及び基準電圧用配線６は、
ゲート絶縁膜５に設けられた接続孔5Aを通して、所定の
半導体領域９と電気的に接続、所謂、ダイレクトコンタ
クトされている。
半導体領域７は、MISFETQt,Qdのチャネル形成領域と半
導体領域９との間に設けられ、ソース領域又はドレイン
領域の一部を構成するようになっている。半導体領域７
は、所謂、LDD（Lightly Doped Drain）構造のMISFETを
構成するようになっている。
導体領域９との間に設けられ、ソース領域又はドレイン
領域の一部を構成するようになっている。半導体領域７
は、所謂、LDD（Lightly Doped Drain）構造のMISFETを
構成するようになっている。
半導体領域９は、実質的なソース領域又はドレイン領域
として使用されるもので、不純物導入用マスク（サイド
ウォール）８で構成するようになっている。
として使用されるもので、不純物導入用マスク（サイド
ウォール）８で構成するようになっている。
10は絶縁膜であり、半導体領域９の上部及びゲート電極
６の上部に設けられている。11は絶縁膜であり、MISFET
Qt,Qdを覆うように絶縁膜10の上部に設けられている。1
2は接続孔であり、所定の半導体領域９の上部の絶縁膜1
0,11を除去して設けられている。
６の上部に設けられている。11は絶縁膜であり、MISFET
Qt,Qdを覆うように絶縁膜10の上部に設けられている。1
2は接続孔であり、所定の半導体領域９の上部の絶縁膜1
0,11を除去して設けられている。
13Aは高抵抗負荷素子R1，R2、13Bは電源電圧用配線Vcc
である。高抵抗負荷素子13Aは、一端部が接続孔12を通
してMISFETQt1，Qt2の半導体領域９及びMISFETQd1，Qd2
のゲート電極６と電気的に接続し、他端部が絶縁膜11の
上部に延在するように構成されている。電源電圧用配線
13Bは、高抵抗負荷素子13Aの他端部に接続されかつそれ
と一体に構成され、絶縁膜11の上部を延在するように構
成されている。
である。高抵抗負荷素子13Aは、一端部が接続孔12を通
してMISFETQt1，Qt2の半導体領域９及びMISFETQd1，Qd2
のゲート電極６と電気的に接続し、他端部が絶縁膜11の
上部に延在するように構成されている。電源電圧用配線
13Bは、高抵抗負荷素子13Aの他端部に接続されかつそれ
と一体に構成され、絶縁膜11の上部を延在するように構
成されている。
第２図乃至第４図で示すように、前記高抵抗負荷素子13
Aは、抵抗値を低減する不純物が導入されていない多結
晶シリコン膜（ｉ）13A1とｐ型の不純物が導入された多
結晶シリコン膜（ｐ）13A2とで構成されている。多結晶
シリコン膜13A1は、電源電圧用配線13Bに接続される側
に設けられ、多結晶シリコン膜13A2は、転送用MISFETQt
の半導体領域９に接続される側に設けられている。
Aは、抵抗値を低減する不純物が導入されていない多結
晶シリコン膜（ｉ）13A1とｐ型の不純物が導入された多
結晶シリコン膜（ｐ）13A2とで構成されている。多結晶
シリコン膜13A1は、電源電圧用配線13Bに接続される側
に設けられ、多結晶シリコン膜13A2は、転送用MISFETQt
の半導体領域９に接続される側に設けられている。
多結晶シリコン膜13A1は、第２図及び第４図では符号13
A1を符した点線で囲まれた領域内に構成される。多結晶
シリコン膜13A2は、第２図及び第４図では符号13A2を符
した点線で囲まれた領域内に構成される。すなわち、高
抵抗負荷素子13Aは、多結晶シリコン13A1の一部に、多
結晶シリコン膜13A2を設けて構成されている（ｉ−ｐ構
造）。
A1を符した点線で囲まれた領域内に構成される。多結晶
シリコン膜13A2は、第２図及び第４図では符号13A2を符
した点線で囲まれた領域内に構成される。すなわち、高
抵抗負荷素子13Aは、多結晶シリコン13A1の一部に、多
結晶シリコン膜13A2を設けて構成されている（ｉ−ｐ構
造）。
前記多結晶シリコン膜13A2は、例えば、多結晶シリコン
膜13A1に、２×1012［atoms/cm2］程度のフッ化ボロン
（BF2）をイオン打込み技術で導入することで形成す
る。
膜13A1に、２×1012［atoms/cm2］程度のフッ化ボロン
（BF2）をイオン打込み技術で導入することで形成す
る。
電源電圧用配線13Bは、例えば、前記不純物が導入され
ていない多結晶シリコン膜に、５×1015［atoms/cm2］
程度のヒ素（As）をイオン打込み技術で導入することで
形成する。また、ｎ型の不純物として、リン（Ｐ）を用
いてもよい。
ていない多結晶シリコン膜に、５×1015［atoms/cm2］
程度のヒ素（As）をイオン打込み技術で導入することで
形成する。また、ｎ型の不純物として、リン（Ｐ）を用
いてもよい。
14は高抵抗負荷素子13Aを覆う絶縁膜、15はMISFETQtの
半導体領域９の上部に絶縁膜10,11,14を除去して設けら
れた接続孔である。
半導体領域９の上部に絶縁膜10,11,14を除去して設けら
れた接続孔である。
16はデータ線DL,▲▼であり、接続孔15を通してMIS
FETQtの半導体領域９と電気的に接続され、絶縁膜14の
上部を延在するように構成されている。データ線16は、
アルミニウム膜、所定の添加物が含有されたアルミニウ
ム膜等で構成されている。
FETQtの半導体領域９と電気的に接続され、絶縁膜14の
上部を延在するように構成されている。データ線16は、
アルミニウム膜、所定の添加物が含有されたアルミニウ
ム膜等で構成されている。
このように、前記高抵抗負荷素子（R1，R2）13Aの少な
くとも一部を、ｐ型の不純物が導入された多結晶シリコ
ン膜13A2で構成することにより、第５図に示すように、
高抵抗負荷素子13Aをチャネル形成領域とする寄生MISFE
Tのしきい値電圧を向上することができる。前記寄生MIS
FETは、ゲート絶縁膜を絶縁膜14、ゲート電極をデータ
線16、電源電圧用配線13Bをドレイン領域及びMISFETQt
の半導体領域９をソース領域として構成されている。ま
た、しきい値電圧は、寄生MISFETのゲート電極であるデ
ータ線16に印加される電圧（例えば、０〜５［Ｖ］）よ
りも高い値で設定することができる。したがって、高抵
抗負荷素子13Aに流れる電流量の電界効果による変動
（増加）を防止することができるので、SRAMの消費電力
を低減することができる。
くとも一部を、ｐ型の不純物が導入された多結晶シリコ
ン膜13A2で構成することにより、第５図に示すように、
高抵抗負荷素子13Aをチャネル形成領域とする寄生MISFE
Tのしきい値電圧を向上することができる。前記寄生MIS
FETは、ゲート絶縁膜を絶縁膜14、ゲート電極をデータ
線16、電源電圧用配線13Bをドレイン領域及びMISFETQt
の半導体領域９をソース領域として構成されている。ま
た、しきい値電圧は、寄生MISFETのゲート電極であるデ
ータ線16に印加される電圧（例えば、０〜５［Ｖ］）よ
りも高い値で設定することができる。したがって、高抵
抗負荷素子13Aに流れる電流量の電界効果による変動
（増加）を防止することができるので、SRAMの消費電力
を低減することができる。
第５図は、高抵抗負荷素子13Aに流れる電流量とデータ
線16に印加される電圧との関係を示す図である。横軸は
寄生MISFETのゲート電圧すなわちデータ線16に印加され
る電圧［Ｖ］を示し、縦軸は寄生MISFETを流れる電流量
すなわち高抵抗負荷素子13Aを流れる電流量［Ａ］を示
す。データＩは、高抵抗負荷素子13Aの全域を不純物が
導入されていない多結晶シリコン膜13A1で構成したとき
のデータである。データIIは、高抵抗負荷素子13Aの全
域をｐ型の不純物を導入した多結晶シリコン膜13A2で構
成したデータである。データIIIは、本実施例Ｉで示し
たもので、高抵抗負荷素子13Aを多結晶シリコン膜13A1
及び13A2で構成したデータである。
線16に印加される電圧との関係を示す図である。横軸は
寄生MISFETのゲート電圧すなわちデータ線16に印加され
る電圧［Ｖ］を示し、縦軸は寄生MISFETを流れる電流量
すなわち高抵抗負荷素子13Aを流れる電流量［Ａ］を示
す。データＩは、高抵抗負荷素子13Aの全域を不純物が
導入されていない多結晶シリコン膜13A1で構成したとき
のデータである。データIIは、高抵抗負荷素子13Aの全
域をｐ型の不純物を導入した多結晶シリコン膜13A2で構
成したデータである。データIIIは、本実施例Ｉで示し
たもので、高抵抗負荷素子13Aを多結晶シリコン膜13A1
及び13A2で構成したデータである。
第５図に示すように、高抵抗負荷素子13の少なくとも一
部を多結晶シリコン膜13A2で構成することにより、前述
したように、データ線16に印加される電圧よりも高い値
いに寄生MISFETのしきい値電圧を設定することができ
る。
部を多結晶シリコン膜13A2で構成することにより、前述
したように、データ線16に印加される電圧よりも高い値
いに寄生MISFETのしきい値電圧を設定することができ
る。
また、電源電圧用配線13Bに接続する側に多結晶シリコ
ン膜13A1を設け、半導体領域９に接続する側に多結晶シ
リコン膜13A2を設けて高抵抗負荷素子13Aを構成すこと
により、電源電圧用配線13Bと多結晶シリコン膜13A1と
の接合部におけるブレークダウン電圧を向上するととも
に、しきい値電圧を向上することができる。したがっ
て、高抵抗負荷素子13Aは、全域を多結晶シリコン膜13A
2で構成してもよいが、ブレークダウン電圧を支配する
側に多結晶シリコン膜13A1を設け、しきい値電圧を支配
する側に多結晶シリコン膜13A2を設けて構成した方が望
ましい。すなわち、ブレークダウン電圧を考慮しない
で、多結晶シリコン膜13A2に導入するｐ型の不純物の濃
度を最適化することができる。
ン膜13A1を設け、半導体領域９に接続する側に多結晶シ
リコン膜13A2を設けて高抵抗負荷素子13Aを構成すこと
により、電源電圧用配線13Bと多結晶シリコン膜13A1と
の接合部におけるブレークダウン電圧を向上するととも
に、しきい値電圧を向上することができる。したがっ
て、高抵抗負荷素子13Aは、全域を多結晶シリコン膜13A
2で構成してもよいが、ブレークダウン電圧を支配する
側に多結晶シリコン膜13A1を設け、しきい値電圧を支配
する側に多結晶シリコン膜13A2を設けて構成した方が望
ましい。すなわち、ブレークダウン電圧を考慮しない
で、多結晶シリコン膜13A2に導入するｐ型の不純物の濃
度を最適化することができる。
また、本実施例Ｉは、高抵抗負荷素子13をｉ−ｐ構造で
構成したが、本発明は、その中央部に多結晶シリコン膜
13A1又は13A2を設けたｐ−ｉ−ｐ構造又はｉ−ｐ−ｉ構
造で高抵抗負荷素子13Aを構成してもよい。
構成したが、本発明は、その中央部に多結晶シリコン膜
13A1又は13A2を設けたｐ−ｉ−ｐ構造又はｉ−ｐ−ｉ構
造で高抵抗負荷素子13Aを構成してもよい。
［実施例II］ 本実施例IIは、SRAMのメモリセルを構成する高抵抗負荷
素子の形成条件を最適に設定するこで、高抵抗負荷素子
をチャネル形成領域とする寄生MISFETのしきい値電圧を
向上した本発明の他の実施例である。
素子の形成条件を最適に設定するこで、高抵抗負荷素子
をチャネル形成領域とする寄生MISFETのしきい値電圧を
向上した本発明の他の実施例である。
本発明の実施例IIを説明するための高抵抗負荷素子に流
れる電流量とデータ線に印加される電圧との関係を第６
図に示す。
れる電流量とデータ線に印加される電圧との関係を第６
図に示す。
データIVは、570［℃］の温度のCVD技術で堆積させ、抵
抗値を低減する不純物が導入されない多結晶シリコン膜
13A1で高抵抗負荷素子（R1，R2）13Aを構成したときの
データである。この多結晶シリコン膜13A1は、1000
［Å］程度の膜厚で構成されている。この温度で形成さ
れる多結晶シリコン膜13A1の堆積状態は非晶質（アモル
ファス）である。
抗値を低減する不純物が導入されない多結晶シリコン膜
13A1で高抵抗負荷素子（R1，R2）13Aを構成したときの
データである。この多結晶シリコン膜13A1は、1000
［Å］程度の膜厚で構成されている。この温度で形成さ
れる多結晶シリコン膜13A1の堆積状態は非晶質（アモル
ファス）である。
データＶ、データVI及びデータVIIは、640［℃］程度の
高温度のCVD技術で堆積させ、抵抗値を低減する不純物
が導入されない多結晶シリコン膜13A1で高抵抗負荷素子
13Aを構成したときのデータである。データＶの多結晶
シリコン膜13A1は、2000［Å］程度の膜厚、データVIの
多結晶シリコン膜13A1は、1000［Å］程度の膜厚、デー
タVIIの多結晶シリコン膜13A1は、500［Å］程度の膜厚
で構成さている。この温度で形成される多結晶シリコン
膜13A1の堆積状態は多結晶である。
高温度のCVD技術で堆積させ、抵抗値を低減する不純物
が導入されない多結晶シリコン膜13A1で高抵抗負荷素子
13Aを構成したときのデータである。データＶの多結晶
シリコン膜13A1は、2000［Å］程度の膜厚、データVIの
多結晶シリコン膜13A1は、1000［Å］程度の膜厚、デー
タVIIの多結晶シリコン膜13A1は、500［Å］程度の膜厚
で構成さている。この温度で形成される多結晶シリコン
膜13A1の堆積状態は多結晶である。
第６図のデータVI及びデータVIIに示すように、640
［℃］程度の高温度と1000［Å］程度又はそれ以下の膜
厚で形成された多結晶シリコン膜13A1で高抵抗負荷素子
13Aを構成することにより、570［℃］程度の温度で形成
されたものに比べて、高抵抗負荷素子13Aのしきい値電
圧を向上することができる。このしきい電圧は、前記実
施例Ｉで述べたように、データ線16に印加される電圧よ
りも高い値で設定することができる。したがって、高抵
抗負荷素子13Aをチャネル形成領域とする寄生MISFETに
流れる電流量の変動（増加）を防止することができるの
で、SRAMの消費電力を低減することができる。
［℃］程度の高温度と1000［Å］程度又はそれ以下の膜
厚で形成された多結晶シリコン膜13A1で高抵抗負荷素子
13Aを構成することにより、570［℃］程度の温度で形成
されたものに比べて、高抵抗負荷素子13Aのしきい値電
圧を向上することができる。このしきい電圧は、前記実
施例Ｉで述べたように、データ線16に印加される電圧よ
りも高い値で設定することができる。したがって、高抵
抗負荷素子13Aをチャネル形成領域とする寄生MISFETに
流れる電流量の変動（増加）を防止することができるの
で、SRAMの消費電力を低減することができる。
高抵抗負荷素子13Aは、600［℃］程度又はそれ以上の温
度で構成する。570〜600［℃］程度でシリコンの結晶の
配向性及び堆積状態が変化し、それ以上の高温度で形成
しないこと、多結晶に構成してしきい値電圧を向上する
ことができないからである。
度で構成する。570〜600［℃］程度でシリコンの結晶の
配向性及び堆積状態が変化し、それ以上の高温度で形成
しないこと、多結晶に構成してしきい値電圧を向上する
ことができないからである。
また、高抵抗負荷素子13Aは、700［℃］程度以下の温度
で構成することが望ましい。多結晶シリコン膜13A1の堆
積速度が速くなり、膜厚が不均一になる等の欠陥を生じ
るからである。
で構成することが望ましい。多結晶シリコン膜13A1の堆
積速度が速くなり、膜厚が不均一になる等の欠陥を生じ
るからである。
また、寄生MISEETではなく、多結晶シリコン膜をMISFET
のチャネル形成領域として使用する場合には、前記多結
晶シリコン膜を570［℃］程度以下の温度で構成する。
多結晶シリコン膜のステートを低くできるので、しきい
値電圧を低減し、良好なMIS特性を得ることができるか
らである。
のチャネル形成領域として使用する場合には、前記多結
晶シリコン膜を570［℃］程度以下の温度で構成する。
多結晶シリコン膜のステートを低くできるので、しきい
値電圧を低減し、良好なMIS特性を得ることができるか
らである。
本実施例IIによれば、前記実施例Ｉの手段を使用しなく
とも、高抵抗負荷素子13Aをチャネル形成領域とする寄
生MISFETのしきい値電圧を向上することができる。
とも、高抵抗負荷素子13Aをチャネル形成領域とする寄
生MISFETのしきい値電圧を向上することができる。
また、本発明は、前記実施例IIの手段と前記実施例Ｉの
手段とを組合せて高抵抗負荷素子13を構成してもよい。
手段とを組合せて高抵抗負荷素子13を構成してもよい。
［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。
術によれば、以下に述べる効果を得ることができる。
（１）SRAMのメモリセルを構成する高抵抗負荷素子を多
結晶シリコン膜で構成し、その一部に所定導電型の不純
物を導入することにより、高抵抗負荷素子をチャネル形
成領域とする寄生MISFETのしきい値電圧を向上すること
ができる。
結晶シリコン膜で構成し、その一部に所定導電型の不純
物を導入することにより、高抵抗負荷素子をチャネル形
成領域とする寄生MISFETのしきい値電圧を向上すること
ができる。
（２）600［℃］程度又はそれ以上の高温度と1000
［Å］程度又はそれ以下の膜厚で形成された多結晶シリ
コン膜で高抵抗負荷素子を構成することにより、高抵抗
負荷素子をチャネル形成領域とする寄生MISFETのしきい
値電圧を向上することができる。
［Å］程度又はそれ以下の膜厚で形成された多結晶シリ
コン膜で高抵抗負荷素子を構成することにより、高抵抗
負荷素子をチャネル形成領域とする寄生MISFETのしきい
値電圧を向上することができる。
（３）前記（１）又は（２）により、高抵抗負荷素子に
流れる電流量の変動（増加）を防止することができるの
で、SRAMの消費電力を低減することができる。
流れる電流量の変動（増加）を防止することができるの
で、SRAMの消費電力を低減することができる。
以上、本発明者によってなされた発明を、前記実施例に
もとずき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
もとずき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
第１図は、本発明の実施例ＩであるSRAMのメモリセルの
等価回路図、 第２図は、本発明の実施例ＩであるSRAMのメモリセルの
平面図、 第３図は、第２図のIII−III線で切った断面図、 第４図は、本発明の実施例ＩであるSRAMの所定の製造工
程におけるメモリセルの平面図、 第５図は、本発明の実施例Ｉを説明するための高抵抗負
荷素子に流れる電流量とデータ線に印加される電圧との
関係を示す図、 第６図は、本発明の実施例IIを説明するための高抵抗負
荷素子に流れる電流量とデータ線に印加される電圧との
関係を示す図である。 図中、２…ウエル領域、５…ゲート絶縁膜、６…ゲート
電極，ワード線（WL），基準電圧用配線（Vss）、7,9…
半導体領域、10,11,14…絶縁膜、12…接続孔、13A,R…
高抵抗負荷素子、13B,Vcc…電源電圧用配線、16…デー
タ線、Ｑ…MISFETである。
等価回路図、 第２図は、本発明の実施例ＩであるSRAMのメモリセルの
平面図、 第３図は、第２図のIII−III線で切った断面図、 第４図は、本発明の実施例ＩであるSRAMの所定の製造工
程におけるメモリセルの平面図、 第５図は、本発明の実施例Ｉを説明するための高抵抗負
荷素子に流れる電流量とデータ線に印加される電圧との
関係を示す図、 第６図は、本発明の実施例IIを説明するための高抵抗負
荷素子に流れる電流量とデータ線に印加される電圧との
関係を示す図である。 図中、２…ウエル領域、５…ゲート絶縁膜、６…ゲート
電極，ワード線（WL），基準電圧用配線（Vss）、7,9…
半導体領域、10,11,14…絶縁膜、12…接続孔、13A,R…
高抵抗負荷素子、13B,Vcc…電源電圧用配線、16…デー
タ線、Ｑ…MISFETである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 昌 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 谷村 信朗 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭52−78382（ＪＰ，Ａ) 特開 昭58−118143（ＪＰ，Ａ)
Claims (3)
- 【請求項１】一端部が電源電圧用配線に接続され、他端
部がMISFETを構成する半導体領域に接続された多結晶シ
リコンから成る負荷素子部を有するフリップフロップ回
路構成のメモリセルを備えた半導体集積回路装置であっ
て、前記負荷素子部の両端部分には第１導電型の不純物
が導入され、前記負荷素子部の一部にしきい値電圧調整
用としての前記第１導電型とは反対の導電型を示す第２
導電型の不純物が導入されて成り、その負荷素子部の第
２導電型不純物が導入されている部分上に位置して絶縁
膜を介してデータ線が配線されていることを特徴とする
半導体集積回路装置。 - 【請求項２】第１導電型はＮ型を示し、第２導電型はＰ
型を示すことを特徴とする特許請求の範囲第１項に記載
の半導体集積回路装置。 - 【請求項３】前記電源電圧用配線と負荷素子部とは一体
に構成されていることを特徴とする特許請求の範囲第１
項に記載の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237347A JPH07112013B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体集積回路装置 |
| US06/899,404 US4774203A (en) | 1985-10-25 | 1986-08-22 | Method for making static random-access memory device |
| KR1019860008715A KR960001340B1 (ko) | 1985-10-25 | 1986-10-17 | 반도체기억장치 및 그의 제조방법 |
| US07/225,467 US4841481A (en) | 1985-10-25 | 1988-07-28 | Semiconductor memory device |
| US07/358,261 US5087956A (en) | 1985-10-25 | 1989-05-30 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237347A JPH07112013B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298665A JPS6298665A (ja) | 1987-05-08 |
| JPH07112013B2 true JPH07112013B2 (ja) | 1995-11-29 |
Family
ID=17014041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237347A Expired - Lifetime JPH07112013B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112013B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5278382A (en) * | 1975-12-25 | 1977-07-01 | Nec Corp | Semiconductor device |
| JPS58118143A (ja) * | 1982-01-06 | 1983-07-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1985
- 1985-10-25 JP JP60237347A patent/JPH07112013B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6298665A (ja) | 1987-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |