CN109427836A - 阵列基板、x射线检测器、及用于制造该阵列基板的方法 - Google Patents

阵列基板、x射线检测器、及用于制造该阵列基板的方法 Download PDF

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Abstract

提供了一种用于数字X射线检测器的阵列基板、一种包括该阵列基板的数字X射线检测器、以及用于制造该阵列基板的方法。用于数字X射线检测器的薄膜晶体管(TFT)阵列基板包括：基础基板；所述基础基板之上的薄膜晶体管；连接至所述薄膜晶体管的下电极；所述下电极之上的正‑本征‑负(PIN)层，所述PIN层包含N型半导体层、本征半导体层、以及P型半导体层；所述PIN层之上的偏置电极；以及覆盖所述PIN层和所述偏置电极的上电极。

Description

阵列基板、X射线检测器、及用于制造该阵列基板的方法
技术领域
本公开涉及用于数字X射线检测器的阵列基板、包括该阵列基板的数字X射线检测器、以及用于制造该阵列基板的方法。
背景技术
随着数字技术的迅速发展，基于薄膜晶体管(TFT)的数字X射线检测器近来得到了发展，并且迅速开始了医学使用。数字X射线检测器是能够检测通过主体的X射线的透射量(例如，透射率)并且在显示器上显示主体的内部图像的装置。
通常，数字X射线检测器可以被分类为用于直接检测X射线的直接数字X射线检测器和用于间接检测X射线的间接数字X射线检测器。根据数字X射线检测器的尺寸或分辨率，数字X射线检测器通常被设计为具有数千或数万个像素，或更多的像素。
图1是示例相关技术间接数字X射线检测器中的单个像素的横截面视图。
间接数字X射线检测器1可以包括基板10之上的薄膜晶体管20、连接至薄膜晶体管20的正-本征-负(PIN)二极管30、以及PIN二极管30之上的闪烁体50。薄膜晶体管20包括源极27、漏极25、沟道区23、以及栅极区域21。当X射线被发射至数字X射线检测器时，闪烁体50将入射的X射线转换成可见光，使得可见光被发送至闪烁体50以下的PIN二极管30。PIN二极管30包括下电极31、PIN层33、以及上电极35。
PIN二极管30的上电极35经由形成于保护层40中的接触孔41连接至偏置电极45。偏置电极45发送电源电压给PIN二极管30。空穴和电子分别表示为圆中的“h”和“e”。
被施加至PIN二极管30的可见光在PIN层33中被重新转换成电子信号。在通过连接至PIN二极管30的下电极31的薄膜晶体管20之后，电子信号被转换成图像信号，使得将得到的图像信号显示在显示器上。
然而，根据相关技术结构，其中PIN二极管30的上电极35经由接触孔41连接至偏置电极45，接触电阻增大，使得电压降或热生成可能发生。另外，因为偏置电极被形成为具有较大尺寸，所示相关技术结构可以在像素的填充因子(也称为“孔径比”)中引起与增大的偏置电极一样大的损伤。另外，仅将偏置电极施加至位于接触孔41附近的上电极35，导致上电极35内不规则电压的发生。
发明内容
因而，本公开涉及基本上消除了归因于相关技术的限制和缺点的一个或更多问题的一种用于数字X射线检测器的阵列基板、一种包括该阵列基板的数字X射线检测器、以及用于制造该阵列基板的方法。
本公开的方面是提供减小偏置电极与正-本征-负(PIN)二极管之间的接触电阻的用于数字X射线检测器的阵列基板，以及包括该阵列基板的数字X射线检测器。
本公开的另一方面是提供增大像素部分的孔径比的用于数字X射线检测器的阵列基板，以及包括该阵列基板的数字X射线检测器。
本公开的另一方面是提供在PIN二极管的上电极内实施均匀电压的用于数字X射线检测器的阵列基板，以及包括该阵列基板的数字X射线检测器。
本公开的另一方面是提供在以金属抗腐蚀层覆盖焊盘部分的偏置电极时减小整个加工所需的掩模的数量的用于数字X射线检测器的阵列基板，包括该阵列基板的数字X射线检测器，以及制造该阵列基板的方法。
附加特征和方面将在以下描述中阐述，并且根据描述将部分变得明显，或可以通过实践于此提供的创新概念而被获悉。通过特别是在书面描述和其权利要求及附图中指出的或从其能够导出的结构，可以实现和获得本创新概念的其它特征和方面。
为了实现如具体化和宽泛地描述的创新概念的这些和其它方面，提供了一种用于数字X射线检测器的薄膜晶体管(TFT)阵列基板，包括：基础基板；所述基础基板之上的薄膜晶体管；连接至所述薄膜晶体管的下电极；所述下电极之上的正-本征-负(PIN)层，所述PIN层包含N型半导体层、本征半导体层、以及P型半导体层；所述PIN层之上的偏置电极；以及覆盖所述PIN层和所述偏置电极的上电极。
在另一方面，提供了一种用于制造用于数字X射线检测器的薄膜晶体管阵列基板的方法，所述方法包括：在基础基板之上提供薄膜晶体管；提供连接至所述薄膜晶体管的下电极；在所述下电极之上提供正-本征-负(PIN)层，提供所述PIN层包括层叠N型半导体层、本征半导体层、以及P型半导体层；以保护层覆盖所述薄膜晶体管和所述PIN层，所述保护层暴露所述PIN层的上部区域；在所暴露的PIN层的部分之上提供偏置电极；以及以上电极覆盖所述偏置电极和所述PIN层。
在另一方面，提供了一种用于制造用于数字X射线检测器的薄膜晶体管阵列基板的方法，所述方法包括：在基础基板之上提供薄膜晶体管；提供连接至所述薄膜晶体管的下电极；在所述下电极之上提供本征-负(IN)层，提供所述IN层包括层叠N型半导体层以及本征半导体层；以保护层覆盖所述薄膜晶体管和所述IN层，所述保护层暴露所述IN层的上部区域；在所暴露的IN层之上提供P型半导体层；在所述P型半导体层的部分之上提供偏置电极；以及以上电极覆盖所述偏置电极和所述P型半导体层。
对于本领域技术人员来说，在检查了以下图和具体实施方式以后，其它系统、方法、特征和优点将是明显的或将变得明显。意图将所有该附加系统、方法、特征和优点包括在此描述内，在本公开的范围内，并且受以下权利要求保护。此部分中的任何内容都不应被视为对那些权利要求的限制。以下结合本公开的实施例讨论了另外的方面和优点。应当理解，本公开的前述总体描述和以下具体实施方式均是范例和解释性的，且是意图提供对如所声称的本公开的进一步的解释。
附图说明
可以被包括以提供对本公开的进一步的理解并且被并入并构成此申请文件的部分的附图示例本公开的实施例，并且与说明书一起用于解释本公开的各种原理。
图1是示例相关技术数字X射线检测器的横截面视图；
图2是示例数字X射线检测器的平面视图；
图3是示例用于根据本公开的范例实施例的数字X射线检测器的阵列基板的横截面视图；
图4是示例用于根据本公开的第一范例实施例的数字X射线检测器的阵列基板的像素部分的平面视图；
图5是示例用于根据本公开的第二范例实施例的数字X射线检测器的阵列基板的像素部分的平面视图；
图6A是示例用于根据相关技术的数字X射线检测器的阵列基板中使用的上电极和偏置电极的平面视图；
图6B是示例用于根据本公开的范例实施例的数字X射线检测器的阵列基板中使用的上电极和偏置电极的平面视图；
图7A至图7E是示例形成用于根据本公开的第一范例实施例的数字X射线检测器的阵列基板的工艺的横截面视图；
图8A至图8E是例形成用于根据本公开的第二范例实施例的数字X射线检测器的阵列基板的工艺的横截面视图。
遍及附图和具体实施方式，除非另外描述，相同的附图参考数字应当被理解为指相同的元件、特征和结构。为了清楚、示例、和方便，这些元件的相对尺寸和描绘可以被放大。
具体实施方式
现在将详细参照本公开的实施例，其范例可以被示例于附图中。在以下描述中，当与此文档相关的公知功能或配置的详细描述被确定为不必要地使创新概念的主旨不清晰时，将省略其详细描述。描述的处理步骤和/或操作的进展是范例；然而，步骤和/或操作的顺序不限于于此阐述的并且可以如本领域所知地改变，除必须以特定次序发生的步骤和/或操作外。类似的参考数字始终标记类似的元件。以下解释中使用的相应元件的名字的选择仅是为方便写作申请文件并且从而可以与实际产品中使用的那些不同。
通过参照附图描述的以下范例实施例将阐明本公开的优点和特征、及其实施方法。然而，本公开可以被以不同形式具体化并且不应被解释为限制于于此阐述的范例实施例。而是，提供这些范例实施例，使得本公开可以是充分透彻的和彻底的以辅助本领域技术人员完全理解本公开的范围。此外，本公开仅由权利要求的范围限定。
用于描述本公开的实施例的图中示出的形状、尺寸、比例、角度和数量仅仅是范例。从而，本公开不限于示例的细节。类似参考数字始终指类似的元件。在以下描述中，当相关已知功能或配置的详细描述被确定为不必要地使本公开的重点模糊时，可以省略该已知功能或配置的详细描述。在使用本申请文件中描述的术语“包含”、“具有”、和“包括”的情况下，只要未使用诸如“仅”的更限制的术语，就可以增加另一部分。单数形式可以包括复数形式，除非相反地提及。
在解释元件时，元件被解释为包括误差或公差范围，即使没有该误差或公差范围的明确的描述。在描述位置关系时，当将两个部分之间的位置关系被描述为例如“在…上”、“在…之上”、“在…之下”、或“邻近…”等时，只要未使用诸如“正好”或“直接(地)”的更限制的术语，就可以将一个或更多其它部分设置在两个部分之间。
在描述时间关系时，当将时间次序被描述为例如“在…之后”、“随后”、“接下来”或“在…之前”时，可以包括不连续的情况，除非使用了诸如“刚刚”、“立刻(地)”或“直接(地)”的更限制的术语。
应当理解，虽然于此可以使用了术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语限制。使用这些术语仅是为了将一个元件与另一个元件进行区分。例如，第一元件能够被叫做第二元件，并且类似地，第二元件能够被叫做第一元件，而不脱离本公开的范围。
在描述本公开的元件时，可以使用类似“第一”、“第二”、“A”、“B”、“(a)”、和“(b)”的术语。这些术语仅是用于将一个元件与另一元件进行区分，并且对应的元件的本质、顺序、次序或数量不受该术语的限制。还有，当将元件或层描述为“连接”、“耦接”、或“附着”至另一元件或层时，元件或层能够不仅直接连接或附着至该另外的元件或层，而且能够间接地连接或附着至该另外的元件或层，在该元件或层之间“设置”有一个或更多插入元件或层，除非另外指出。
术语“至少一个”应当被理解为包括关联列出项中的一个或更多项的任何和所有组合。例如，“第一项、第二项、以及第三项中的至少一个”的意思表示从第一项、第二项、以及第三项中的两个或更多项提出的所有项的组合以及第一项、第二项、或第三项。
在实施例的描述中，当结构被描述为位于另一结构“上或以上”或“之下或以下”时，此描述应当被解释为包括其中结构彼此接触的情况以及其中第三结构设置于其间的情况。图中示出的每一个元件的尺寸和厚度仅是为了描述的方便，并且本公开的实施例不限于此。
本公开的各种实施例的特征可以部分或整体彼此耦接或组合，并且可以技术上彼此不同地交互操作(inter-operate)和被驱动，如本领域技术人员能够充分地理解的那样。可以彼此独立地执行本公开的实施例，或可以以相互依赖的关系一起执行本公开的实施例。
图2是示例数字X射线检测器的平面视图。
参照图2，数字X射线检测器可以包括薄膜晶体管(TFT)阵列210、栅极驱动器230、偏置供应者240、电源电压供应者250、读出电路260、以及定时控制器270。TFT阵列210可以感测从能量源发出的X射线，可以执行感测信号的光电转换，并且可以输出电检测信号。在TFT阵列210中，可以不仅通过布置在水平方向上的多个栅极线GL，而且通过布置在正交于水平方向的垂直方向上的多个数据线DL，来限定每个单元区域。TFT阵列210的每一个单元区域可以包括成矩阵布置的多个光敏像素P。
每一个光敏像素P可以包括正-本征-负(PIN)二极管，其可以感测从X射线转换的光并且可以将感测的光作为信号输出，且薄膜晶体管(TFT)可以响应于栅极信号发送从PIN二极管输出的检测信号。PIN二极管的一侧可以连接至薄膜晶体管(TFT)，且其另一侧可以连接至偏置线BL。
薄膜晶体管(TFT)的栅极电极可以连接至栅极线GL，可以通过栅极线GL发送扫描信号，源极电极可以连接至PIN二极管，且漏极电极可以连接至数据线DL，可以通过数据线DL发送检测信号。偏置线BL可以平行于数据线DL。
数据驱动器230可以通过栅极线GL顺序地施加多个栅极信号，每一个栅极信号具有栅极导通电压水平。栅极驱动器230也可以通过多个复位线RL施加多个复位信号，每一个复位信号具有栅极导通电压水平。这里，栅极导通电压水平可以指能够用以开通光敏像素的薄膜晶体管的电压水平。可以响应于栅极信号或复位信号来开通光敏像素的薄膜晶体管。
栅极驱动器230可以是集成电路(IC)，使得栅极驱动器230可以存在于连接至TFT阵列210的外部基板上，或可以通过面板内栅极(GIP)工艺形成于TFT阵列210之上。偏置供应者240可以通过偏置线BL施加驱动电压。偏置供应者240可以向PIN二极管施加预定的电压。例如，偏置供应者240可以向PIN二极管选择性地施加反向偏置或正向偏置。电源电压供应者250可以通过电源电压线VL向光敏像素供应电源电压。
读出电路260可以读出从响应于栅极信号而被开通的薄膜晶体管(TFT)生成的检测信号。因而，可以通过数据线DL将从PIN二极管生成的检测信号输入到读出电路260。
读出电路260可以包括信号检测器、多路复用器等。信号检测器可以包括在一对一基础上对应于数据线DL的多个放大电路，并且每一个放大电路可以包括放大器、电容器、复位元件等。
为了控制栅极驱动器230，定时控制器270可以生成开始信号STV、时钟信号CPV等，并且可以将开始信号STV、时钟信号CPV等发送给栅极驱动器230。为了控制读出电路260，定时控制器270可以生成读出控制信号ROC、读出时钟信号CLK等，并且可以向读出电路260发送读出控制信号ROC、读出时钟信号CLK等。
图3是示例用于根据本公开的范例实施例的数字X射线检测器的阵列基板的横截面视图。图4是示例用于根据本公开的第一范例实施例的数字X射线检测器的阵列基板的像素部分的平面视图。
以下将参照图3和图4描述根据本公开的第一范例实施例的用于数字X射线检测器的阵列基板和包括该阵列基板的数字X射线检测器。用于根据本公开的第一范例实施例的数字X射线检测器的阵列基板可以包括基础(base)基板110、基础基板110之上的薄膜晶体管120、连接至薄膜晶体管120的下电极131、下电极131之上的N型半导体层133、包括本征半导体层135和P型半导体层137的PIN层138、PIN层138之上的偏置电极151、以及覆盖PIN层138和偏置电极151的上电极139。
像素区域可以由布置在一个方向上的栅极线113和布置在与栅极线113正交的另一方向上的数据线115的交叉区域限定。像素区域中的每一个像素区域可以包括薄膜晶体管120和PIN二极管130。
薄膜晶体管120可以在基础基板110之上，并且缓冲层(未示出)可以在基础基板110与薄膜晶体管120之间。缓冲层(未示出)可以是例如由例如硅氧化物(SiOx)膜或硅氮化物(SiNx)膜形成的单层或多层结构。
薄膜晶体管(TFT)120可以被实施为由铟镓锌氧化物(IGZO)形成的氧化物TFT、低温多晶硅(LTPS)薄膜晶体管、或非晶硅薄膜晶体管(a-Si TFT)中的任何一种，不限于此。可以如下构建薄膜晶体管120。
首先，薄膜晶体管120可以包括由铟镓锌氧化物(IGZO)形成的半导体层121。例如，半导体层121可以包括沟道区域121a和可以分别形成于沟道区域121a的两端的源极区域121b和漏极区域121c，电子可以通过沟道区域121a移动。源极区域121b和漏极区域121c中的每一个可以通过掺杂而掺杂有杂质。
例如，源极区域121b和漏极区域121c中的每一个可以包括用于减小关于第一电极126a和第二电极126b的接触电阻的欧姆接触层。如果半导体层121由铟镓锌氧化物(IGZO)形成，则由IGZO形成的半导体层121可以具有出众的电接触特性，使得可以如期望地省略欧姆接触层的形成。
从栅极线113延伸的栅极电极123可以在半导体层121之上(例如，在半导体层121的沟道区域121a之上)。栅极电极123可以包括例如钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、以及铜(Cu)中的一种或更多，或可以由其合金形成。栅极电极123可以由单层或多层结构形成。实施例不限于这些范例。
栅极绝缘层122可以在栅极电极123与半导体层21之间。栅极电极122可以由由例如硅氧化物(SiOx)膜或硅氮化物(SiNx)膜形成的单层或多层结构形成，然而实施例不限于此。半导体层121的未覆盖有栅极绝缘层122的部分可以对应于源极区域和漏极区域121b和121c。
层间绝缘层(也称为“层间电介质(ILD)层”)124可以覆盖半导体层121和栅极电极123。层间绝缘层124可以包括第一接触孔125a和125b。例如，第一电极126a可以经由第一接触孔125a连接至源极区域121b，且第二电极126b可以经由第一接触孔125b连接至漏极区域121c。层间绝缘层124可以由单层或多层结构形成，例如由SiOx或SiNx形成。
第一电极126a和第二电极126b可以包括例如钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、以及铜(Cu)中的一种或多种，或可以由其合金形成，但实施例不限于此。第一电极126a和第二电极126b可以由单层或多层结构形成。例如，第一电极126a可以用作源极电极，且第二电极126b可以用作漏极电极。
薄膜晶体管120可以被实施为不仅是如示例的顶栅结构TFT，而且是底栅结构TFT。薄膜晶体管120可以被实施为共面或交错TFT。
第一保护层127可以不仅在经由第一接触孔125a连接至半导体层121的第一电极126a之上，而且也可以在经由第一接触孔125b连接至半导体层121的第二电极126b之上。第一保护层127可以由单层或多层结构形成，该单层或多层结构由例如硅氧化物(SiOx)膜或硅氮化物(SiNx)膜形成。
PIN二极管130的下电极131可以在第一保护层127之上，使得下电极131可以经由第一电极126a之上的第二接触孔128连接至薄膜晶体管120的第一电极126a。下电极131可以用作薄膜晶体管120的像素电极。另外，可以使用与PIN二极管130的下电极131分开的附加像素电极，使得薄膜晶体管120的第一电极126a和PIN二极管130的下电极131也可以如所期望地连接至附加像素电极。
根据PIN二极管130的特性，下电极131可以包括诸如钼(Mo)的非透明金属材料，或诸如氧化铟锡(ITO)的透明氧化物材料。实施例不限于这些范例。
第一PIN层138可以在下电极131之上。PIN层可以包括可以顺序层叠的具有N型杂质的N型半导体层133、不具有杂质的本征(I型)半导体层135、以及包括P型杂质的P型半导体层137。
本征(I型)半导体层135具有的厚度可以比N型半导体层133和P型半导体层137的厚度大。PIN层138可以包括能够将从能量源发射的X射线转换为电信号的材料。例如，第一PIN层138可以包括非晶硒(a-Se)、碘化汞(HgI2)、碲化镉(CdTe)、氧化铅(PbO)、碘化铅(PbI2)、三碘化铋(BiI3)、砷化镓(GaAs)、锗(Ge)等。实施例不限于这些范例。
第二保护层148可以在薄膜晶体管120之上。例如，第二保护层148可以覆盖第一保护层127和覆盖薄膜晶体管120的PIN层138。例如，可以暴露PIN层138的上部部分。换句话说，对应于下电极131的PIN层138的上部部分可以由第二保护层148完全覆盖，并且可以去除第二保护层148，使得可以暴露PIN层138的上部部分。第二保护层148可以由单层或多层结构形成，该单层或多层结构由例如硅氧化物(SiOx)膜或硅氮化物(SiNx)膜形成。
偏置电极151可以在PIN层138的可以从其去除第二保护层148的一些区域之上，使得偏置电极151可以直接接触PIN层138的P型半导体层137。偏置电极151可以连接至PIN二极管130，使得能够控制PIN二极管130的电子或空穴的偏置电压可以被施加于PIN二极管130。偏置电极151可以由非透明材料形成，诸如钼(Mo)、或铝钕(AlNd)，然而实施例不限于此。
上电极139可以覆盖PIN层138和偏置电极151。例如，上电极139可以没有覆盖有第二保护层148和偏置电极151，并且可以接触暴露在外侧的PIN层138，使得上电极139可以直接接触不仅是偏置电极151，而且是PIN层138的P型半导体层137。
可以在第二保护层148形成于PIN层138之上之后形成上电极139，使得第二保护层148可以在PIN层138与上电极139之间。上电极139可以在对应于PIN二极管130的下电极131的区域中。
因此，基于PIN层138，第二保护层148、偏置电极151、以及上电极139可以具有一些区域(或部分)在与PIN层138相同的层之上。即，第二保护层148、偏置电极151、以及上电极139中的全部都可以具有一些部分直接接触PIN层138的上表面(例如，P型半导体层137的表面)。
例如，上电极139可以由诸如氧化铟锡(ITO)或氧化铟锌(IZO)的透明导电材料形成，以增大可以接收X射线且可以执行X射线的波长的转换的闪烁体160的光透射效率。例如，上电极139可以不经由接触孔接触偏置电极151的仅一些部分，而是可以围绕偏置电极151的整个线，使得上电极139与偏置电极151之间的接触区域的尺寸能够增大。
换句话说，如图3的范例中示出的，上电极139可以在对应于上电极139和偏置电极151的整个区域中围绕偏置电极151，使得上电极139可以在沿偏置电极151的长度的整个区域中直接接触偏置电极151。另外，偏置电极151的宽度在诸如接触孔的一些区域附近可以不增大，并且偏置电极151的宽度可以在对应于上电极139的所有表面中维持恒定。
第三保护层153可以在上电极139之上，并且闪烁体160可以在第三保护层153之上，使得可以构成数字X射线检测器。例如，有机绝缘层可以在第三保护层153之上，使得闪烁体160可以在有机绝缘层之上。如果期望，闪烁体160也可以形成为薄膜，并且然后可以附接至有机绝缘层。通过独立的生长工艺，闪烁体160也可以形成于第三保护层153之上。闪烁体160可以由碘化铯形成，然而实施例不限于此。
图5是示例用于根据本公开的第二范例实施例的数字X射线检测器的阵列基板的像素部分的平面视图。
在图5的第二范例实施例与图4的第一范例实施例的比较中，虽然图5的第二范例实施例结构上类似于图4的第一范例实施例，但是图5的第二范例实施例在一些方面不同于图4的第一范例实施例。例如，虽然图4的第一范例实施例包括PIN层138与上电极139之间(例如PIN层138的P型半导体层137与上电极139之间)的第二保护层148，但是图5的第二范例实施例包括在本征半导体层135与PIN层138的P型半导体层137之间的第二保护层148。
在以下描述中，为描述方便，将省略对图4的第一范例实施例的重复描述，并且将参照与图4的第一范例实施例的那些特性不同的特性来描述图5的第二范例实施例。
在用于根据第二范例实施例的数字X射线检测器的阵列基板中，本征-负(IN)层136可以设置于下电极131之上，本征-负(IN)层136中，N型半导体层133和本征半导体层135顺序地层叠。
第二保护层148可以覆盖薄膜晶体管120。例如，第二保护层148可以覆盖第一保护层127和覆盖薄膜晶体管120的IN层136。可以暴露IN层136的本征半导体层135的上部部分。即，对应于下电极131的本征半导体层135的上部区域可以未被以第二保护层148完全覆盖，而是可以去除第二保护层148，使得可以暴露本征半导体层135的上部区域。
P型半导体层137可以在可以通过从本征半导体层135的上部区域去除第二保护层148来暴露本征半导体层135的上部部分处的区域处直接接触本征半导体层135，导致PIN层138的形成。例如，P型半导体层137可以在对应于下电极131的区域处。
偏置电极151可以在PIN层138的可以从其去除第二保护层148的一些区域之上，使得偏置电极151可以直接接触PIN层138的P型半导体层137。偏置电极151可以连接至PIN二极管130，使得可以将能够控制PIN二极管130的电子或空穴的偏置电压施加于PIN二极管130。
上电极139可以覆盖偏置电极151和PIN层138的P型半导体层137。例如，上电极139可以未覆盖有偏置电极151，并且可以接触暴露的PIN层138，使得上电极139可以直接接触偏置电极151和PIN层138的P型半导体层137。
可以在将第二保护层148提供给IN层136之后形成P型半导体层137，使得第二保护层148可以在P型半导体层137与IN层136的本征半导体层135之间。上电极139可以在对应于PIN层138的下电极131的区域中。
因此，基于PIN层138，偏置电极151和上电极139可以具有一些区域在于PIN层138相同的层之上。即，偏置电极151和上电极139中的所有可以具有一些区域(或部分)直接接触PIN层138的上部表面(例如，P型半导体层137的表面)。
上述第一和第二范例实施例具有公共的结构特性，因为偏置电极151可以在PIN层138的一些区域之上，并且上电极139可以覆盖偏置电极151和PIN层138。与相关技术相比，第一和第二范例实施例的上述结构特性可以具有如下优点和效果。
图6A是示例用于根据相关技术的数字X射线检测器的阵列基板中使用的上电极和偏置电极的平面视图。图6B是示例用于根据本公开的范例实施例的数字X射线检测器的阵列基板中使用的上电极和偏置电极的平面视图。
参照用于图6A的相关技术范例中示例的常规数字X射线检测器的阵列基板，如图6A的区域a1中所示，偏置电极300经由接触孔310接触上电极320，导致发生非常高的接触电阻。相比而言，在图6B中示例的本公开的范例实施例中，偏置电极300与上电极320之间经由接触孔310的接触可以在一些区域(或部分)中实现，并且可以在对应于上电极320的偏置线300的全部中实现偏置电极300与上电极320之间的直接接触，如图6B的区域b1中所示，使得能够大大减小接触电阻。以此方式，可以减小接触电阻，使得能够减小或最小化电压降和热生成。
在用于根据图6A中示出的相关技术的常规数字X射线检测器的阵列基板中，偏置电极300经由接触孔310连接至上电极320，使得偏置电极300可以被形成为在接触孔310的附近具有较大区域，导致像素的填充因子(孔径比)的减小。然而，如从图6B中示例的范例实施例的区域b2能够看到的，偏置电极300可以未经由独立的接触孔连接至上电极320，而可以沿偏置线直接接触上电极320，使得偏置线可以具有恒定宽度，并且可以不必在其中包括厚的区域。因而，与相关技术相比，本公开的实施例可以具有增大的孔径比(例如，增大的填充因子)。
在用于根据相关技术的图6A中示例的常规数字X射线检测器的阵列基板中，从接触孔区域310的附近向上电极320发送偏置电压，如图6A的区域a3中所示，使得PIN二极管的上电极内的电压变得不规则。相比而言，在用于根据图6B中示例的本公开的范例实施例的数字X射线检测器的阵列基板中，因为沿如图6B的线b3中示出的偏置线的整个线表面发送偏置电压，所以PIN二极管的上电极320内的电压可以均匀地分布，使得可以减小或最小化PIN二极管的漏电流。如上所述，PIN二极管的漏电流可以直接影响数字X射线检测器的吞吐量或性能，使得本公开的实施例能够提高数字X射线检测器的吞吐量或性能。
上述数字X射线检测器100可以如下操作。发射至数字X射线检测器的X射线可以由闪烁体160转换成可见光。可见光可以由PIN二极管130的PIN层138转换成电子信号。例如，当将可见光发射至PIN层138时，本征半导体层135可以由P型半导体层137和N型半导体层133耗尽，并且从而可以在其中生成电场。由光生成的电子和空穴可以由电场漂移，并且然后可以被分别收集于P型半导体层137中和N型半导体层133中。
PIN二极管130可以将可见光转换成电子信号，并且可以经由用作电连接的源极电极的第一电极126a将电子信号投递至薄膜晶体管120。投递的电子信号可以在通过连接至用作薄膜晶体管120的漏极电极的第二电极126b的数据线115之后被显示为图像信号。
以下将参照图7A至图8E来描述用于制造用于根据本公开的范例实施例的数字X射线检测器的阵列基板的方法。图7A至7E是示例形成用于根据本公开的第一范例实施例的数字X射线检测器的阵列基板的工艺的横截面视图。图8A至图8E是示例形成用于根据本公开的第二范例实施例的数字X射线检测器的阵列基板的工艺的横截面视图。
用于制造用于根据本公开的第一范例实施例的数字X射线检测器的阵列基板的方法可以包括：提供基础基板；在所述基础基板之上提供薄膜晶体管；提供连接至所述薄膜晶体管的下电极；在所述下电极之上提供其中可以层叠N型半导体层、本征半导体层、以及P型半导体层的PIN层；提供保护层以覆盖所述薄膜晶体管和所述PIN层且暴露所述PIN层的上部区域；在所暴露的PIN层的一些区域(例如，部分)之上提供偏置电极；以及提供上电极以覆盖所述偏置电极和所述PIN层。
用于制造用于根据本公开的第二范例实施例的数字X射线检测器的阵列基板的方法可以包括：提供基础基板；在所述基础基板之上提供薄膜晶体管；提供连接至所述薄膜晶体管的下电极；在所述下电极之上提供其中可以层叠N型半导体层以及本征半导体层的IN层；提供保护层以覆盖所述薄膜晶体管和所述IN层且暴露所述IN层的上部区域；在所暴露的IN层之上提供P型半导体层；在所述P型半导体层的一些区域(例如，部分)之上提供偏置电极；以及提供上电极以覆盖所述偏置电极和所述P型半导体层。
将首先描述第一和第二范例实施例中共同使用的制造工艺，并且将彼此独立地描述用于第一和第二范例实施例中使用的不同制造工艺。参照图7A和图8A，可以首先提供基础基板110，并且可以如必需地在基础基板110之上提供缓冲层(未示出)。例如，可以将基础基板110提供于数据焊盘部分中，并且可以将缓冲层提供于其中，如所期望的。
可以将薄膜晶体管120提供在像素部分的基础基板110之上。例如，可以通过沉积和构图工艺来形成半导体层121、栅极绝缘层122、以及栅极电极123。为了形成在半导体层121的两端分别连接至第一电极126a和第二电极126b的源极区域121b和漏极区域121c，可以在半导体层121的两端形成掺杂层。例如，可以将栅极电极123提供为对应于半导体层121的沟道区域121a的上部部分。
此后，可以提供层间绝缘层(也称为“层间电介质(ILD)层”)124来覆盖栅极电极123和半导体层121。例如，第一接触孔125a可以形成于半导体层121的源极区域121b之上，并且接触孔125b可以形成于半导体层121的漏极区域121c之上，使得可以暴露半导体层121的一些区域。
可以通过沉积和构图工艺来在层间绝缘层124之上形成第一电极126a和第二电极126b，使得通过沉积和构图工艺，第一电极126a可以经由第一接触孔125a电连接至半导体层121，并且第二电极126b可以经由第一接触孔125b电连接至半导体层121。例如，在数据焊盘部分中，可以通过可以用以形成像素部分的第一电极126a和第二电极126b的相同的沉积和构图工艺来形成焊盘-部分源极/漏极电极126c。即，可以通过仅一次掩模工艺来同时形成第一电极126a、第二电极126b、以及焊盘-部分源极/漏极电极126c。
此后，可以将第一保护层127提供为覆盖薄膜晶体管120。在第一保护层127中，第二接触孔128可以形成于对应于第一电极126a的部分之上，使得可以暴露第一电极126a的一些部分。
甚至在数据焊盘部分中，可以将第一保护层127提供为覆盖焊盘-部分源极/漏极电极126c，并且可以以暴露焊盘-部分源极/漏极电极126c的上部部分以在焊盘-部分偏置电极155(待后面提供)与焊盘-部分源极/漏极电极126c之间进行接触的方式形成接触孔。可以通过沉积和构图工艺将下电极131形成于第一保护层127之上，使得下电极131可以连接至部分暴露的第一电极126a。
此后，在第一范例实施例和第二范例实施例之间出现了加工工艺的差异。以下将参照图7B至图7E来描述第一范例实施例。
参照图7B，N型半导体层133、本征半导体层135、以及P型半导体层137可以顺序地层叠于下电极131之上，导致PIN层138的形成。在形成PIN层138之后，可以以第二保护层148覆盖薄膜晶体管120和PIN层138，并且第二保护层148可以暴露PIN层138的上部区域。
例如，甚至在数据焊盘部分中，第二保护层148可以覆盖第一保护层127，且第二保护层148可以以与第一保护层127中类似的方式暴露焊盘-部分源极/漏极电极126c的上部部分。可以通过相同的掩模工艺形成像素部分的第二保护层148和数据焊盘部分的第二保护层148。
参照图7C，可以将偏置电极151提供于PIN层138之上(例如，P型半导体层137的一些区域(或部分)之上)。例如，甚至在数据焊盘部分中，焊盘-部分偏置电极155可以覆盖焊盘-部分源极/漏极电极126c的暴露的区域，并且可以通过与像素部分的偏置电极151中相同的掩模工艺来形成焊盘-部分偏置电极155。
参照图7D，上电极139可以覆盖偏置电极151和PIN层138，并且上电极139不仅可以直接接触偏置电极151，而且可以直接接触由于缺乏偏置电极151而暴露的PIN层138。例如，可以通过用以形成像素部分的上电极139的相同的沉积和构图工艺来在数据焊盘部分的焊盘-部分偏置电极155之上提供金属抗腐蚀层158。即，可以通过单个掩模工艺同时形成像素部分的上电极139和数据焊盘部分的金属抗腐蚀层158。
覆盖数据焊盘部分的偏置电极151的金属抗腐蚀层158可以用作用于减小或防止焊盘-部分偏置电极155的腐蚀的盖层。在相关技术中，通过不同的掩模工艺来执行用于形成像素部分的上电极139的工艺和用于形成数据焊盘部分的金属抗腐蚀层158的工艺，使得在相关技术中不可能获得满意的加工效率。即，形成数据焊盘部分的金属抗腐蚀层158时使用的掩模不用于像素部分的构图中，而是仅用于相关技术的焊盘部分的构图中。
相比而言，根据本公开的实施例，用于减小或防止焊盘部分的金属腐蚀的金属抗腐蚀层158和像素部分的上电极139可以由相同的ITO材料形成，并且可以使用相同的材料通过相同的掩模工艺同时形成金属抗腐蚀层158和上电极139，使得可能获得满意的加工效率。因此，与相关技术中使用的掩模的数量相比，本公开的实施例能够将掩模的数量减少至少一，使得能够提高或最大化加工效率。
此后，参照图7E，第三保护层153可以覆盖上电极139和薄膜晶体管120。甚至在数据焊盘部分中，第三保护层153也可以覆盖金属抗腐蚀层158，并且可以暴露和形成对应于焊盘-部分源极/漏极电极126c的金属抗腐蚀层158的一些区域。
以下将参照图8B至图8E来描述用于制造用于根据本公开的第二范例实施例的数字X射线检测器的阵列基板的方法。参照8B，可以将N型半导体层133和本征半导体层135顺序层叠于下电极131之上，导致IN层136的形成。在形成IN层136之后，可以以第二保护层148覆盖薄膜晶体管120和IN层136，且可以暴露IN层136的上部部分。
例如，甚至在数据焊盘部分中，第二保护层148可以覆盖第一保护层127，且第二保护层148可以以与第一保护层127中类似的方式暴露焊盘-部分源极/漏极电极126c的上部部分。可以通过相同的掩模工艺来形成像素部分的第二保护层148和数据焊盘部分的第二保护层148。
参照图8C，P型半导体层137可以覆盖IN层136的本征半导体层135。在图8C的加工工艺中，虽然能够对用于形成P型半导体层137的层同时进行沉积和构图，但是可以仅执行以上层的沉积工艺，而在随后的工艺中与其它层一起执行以上层的构图工艺，如期望地。
例如，甚至在数据焊盘部分中，焊盘-部分P型半导体层159可以覆盖焊盘-部分源极/漏极电极126c。甚至在数据焊盘部分的P型半导体层159中，虽然能够在图8C的加工工艺期间同时对用于形成P型半导体层的材料进行沉积和构图，但是也可以在随后的工艺中与其它层一起对以上材料进行构图，以获得满意的加工效率。
在沉积P型半导体层139之后，可以在PIN层138之上(例如，在P型半导体层137的一些区域之上)提供偏置电极151。例如，甚至在数据焊盘部分中，焊盘-部分偏置电极155可以覆盖焊盘-部分P型半导体层159，并且可以通过与像素-部分偏置电极151中相同的掩模工艺来形成焊盘-部分P型半导体层159。
此后，参照图8D，上电极139可以覆盖偏置电极151和PIN层138。上电极139不仅可以直接接触偏置电极151，而且可以直接接触由于缺少偏置电极151而暴露的PIN层138的P型半导体层137。
在沉积上电极139之后，可以通过构图工艺对上电极139进行构图，使得上电极139可以对应于下电极。也可以通过与上电极139相同的构图工艺来形成P型半导体层137。例如，可以通过湿法蚀刻来形成上电极138，并且可以通过干法蚀刻来形成P型半导体层137。
例如，也可以通过用以形成像素部分的上电极139的相同的沉积和构图工艺来在数据焊盘部分的焊盘-部分偏置电极155之上形成金属抗腐蚀层158。即，可以通过单个掩模工艺同时形成像素部分的上电极139和数据焊盘部分的金属抗腐蚀层158。
随后，参照图8D，第三保护层153可以覆盖上电极139和薄膜晶体管120。甚至在数据焊盘部分中，第三保护层153也可以覆盖金属抗腐蚀层158，且可以暴露对应于焊盘-部分源极/漏极电极126c的金属抗腐蚀层158的一些区域(例如，部分)。与相关技术中使用的掩模的数量相比，以与本公开的第一范例实施例中相类似的方式，本公开的第二范例实施例也能够将掩模的数量减少至少一，使得能够提高或最大化加工效率。
如根据以上描述明显的，通过减小PIN二极管的上电极与偏置电极之间的接触电阻，本公开的实施例能够减小或最小化电压降和热生成。通过减小或最小化偏置电极占据的区域的尺寸，本公开的实施例能够增大像素部分的孔径比。
本公开的实施例能够使PIN二极管的上电极内的电压进一步地或最大地均匀化。本公开的实施例能够使用单个掩模工艺执行用于在像素部分内的偏置电极之上形成上电极的工艺和用于在焊盘部分内的焊盘-部分偏置电极中的偏置电极之上形成金属抗腐蚀层的工艺，导致整个加工所需的掩模的数量的减少。
本领域技术人员将明白的是，可以不脱离本公开的技术构思或范围在本公开中进行各种修改和改变。从而，可以意图本公开的实施例覆盖本公开的修改和改变，只要它们落入所附权利要求及它们的等同的范围内就行。

Claims (20)

1.一种用于数字X射线检测器的薄膜晶体管(TFT)阵列基板，包含：
基础基板；
所述基础基板之上的薄膜晶体管；
连接至所述薄膜晶体管的下电极；
所述下电极之上的正-本征-负(PIN)层，所述正-本征-负层包含：
N型半导体层；
本征半导体层；以及
P型半导体层；
所述正-本征-负层之上的偏置电极；以及
覆盖所述正-本征-负层和所述偏置电极的上电极。
2.如权利要求1所述的薄膜晶体管(TFT)阵列基板，其中，所述偏置电极在所述正-本征-负层的部分之上。
3.如权利要求1所述的薄膜晶体管(TFT)阵列基板，还包含所述正-本征-负层与所述上电极之间的保护层。
4.如权利要求3所述的薄膜晶体管(TFT)阵列基板，其中：
所述保护层覆盖所述薄膜晶体管和所述正-本征-负层；并且
与所述下电极对应的所述正-本征-负层的上部区域中的所述保护层的部分被去除。
5.如权利要求3所述的薄膜晶体管(TFT)阵列基板，其中，所述保护层、所述偏置电极、以及所述上电极的部分在相同层之上。
6.如权利要求1所述的薄膜晶体管(TFT)阵列基板，还包括所述P型半导体层与所述本征半导体层之间的保护层。
7.如权利要求6所述的薄膜晶体管(TFT)阵列基板，其中：
所述保护层覆盖所述薄膜晶体管和所述本征半导体层；并且
与所述下电极对应的所述本征半导体层的上部区域的所述保护层的部分被去除。
8.如权利要求6所述的薄膜晶体管(TFT)阵列基板，其中，所述偏置电极和所述上电极的部分在相同层之上。
9.如权利要求1所述的薄膜晶体管(TFT)阵列基板，其中，与所述上电极对应的所述偏置电极在平面视图中具有恒定的宽度。
10.一种数字X射线检测器，包含：
如权利要求1所述的用于所述数字X射线检测器的薄膜晶体管(TFT)阵列基板；以及
所述阵列基板之上的闪烁体。
11.一种数字X射线检测器，包含：
如权利要求2所述的用于所述数字X射线检测器的薄膜晶体管(TFT)阵列基板；以及
所述阵列基板之上的闪烁体。
12.一种数字X射线检测器，包含：
如权利要求3所述的用于所述数字X射线检测器的薄膜晶体管(TFT)阵列基板；以及
所述阵列基板之上的闪烁体。
13.一种数字X射线检测器，包含：
如权利要求4所述的用于所述数字X射线检测器的薄膜晶体管(TFT)阵列基板；以及
所述阵列基板之上的闪烁体。
14.一种数字X射线检测器，包含：
如权利要求5所述的用于所述数字X射线检测器的薄膜晶体管(TFT)阵列基板；以及
所述阵列基板之上的闪烁体。
15.一种数字X射线检测器，包含：
如权利要求6所述的用于所述数字X射线检测器的薄膜晶体管(TFT)阵列基板；以及
所述阵列基板之上的闪烁体。
16.一种数字X射线检测器，包含：
如权利要求7所述的用于所述数字X射线检测器的薄膜晶体管(TFT)阵列基板；以及
所述阵列基板之上的闪烁体。
17.一种数字X射线检测器，包含：
如权利要求8所述的用于所述数字X射线检测器的薄膜晶体管(TFT)阵列基板；以及
所述阵列基板之上的闪烁体。
18.一种数字X射线检测器，包含：
如权利要求9所述的用于所述数字X射线检测器的薄膜晶体管(TFT)阵列基板；以及
所述阵列基板之上的闪烁体。
19.一种用于制造用于数字X射线检测器的薄膜晶体管阵列基板的方法，所述方法包含：
在基础基板之上提供薄膜晶体管；
提供连接至所述薄膜晶体管的下电极；
在所述下电极之上提供正-本征-负(PIN)层，提供所述正-本征-负层包含层叠：
N型半导体层；
本征半导体层；以及
P型半导体层；
以保护层覆盖所述薄膜晶体管和所述正-本征-负层，所述保护层暴露所述正-本征-负层的上部区域；
在所暴露的正-本征-负层的部分之上提供偏置电极；以及
以上电极覆盖所述偏置电极和所述正-本征-负层。
20.一种用于制造用于数字X射线检测器的薄膜晶体管阵列基板的方法，所述方法包含：
在基础基板之上提供薄膜晶体管；
提供连接至所述薄膜晶体管的下电极；
在所述下电极之上提供本征-负(IN)层，提供所述本征-负层包括层叠：
N型半导体层；以及
本征半导体层；
以保护层覆盖所述薄膜晶体管和所述本征-负层，所述保护层暴露所述本征-负层的上部区域；
在所暴露的本征-负层之上提供P型半导体层；
在所述P型半导体层的部分之上提供偏置电极；以及
以上电极覆盖所述偏置电极和所述P型半导体层。
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