JPS6225449A - ソリッドステートリレー - Google Patents
ソリッドステートリレーInfo
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- JPS6225449A JPS6225449A JP60164420A JP16442085A JPS6225449A JP S6225449 A JPS6225449 A JP S6225449A JP 60164420 A JP60164420 A JP 60164420A JP 16442085 A JP16442085 A JP 16442085A JP S6225449 A JPS6225449 A JP S6225449A
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- Japan
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- single crystal
- crystal silicon
- solid state
- layer
- substrate
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- Junction Field-Effect Transistors (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
- Electronic Switches (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ソリッドステートリレーを構成する複数の
異なった素子を同一チップ（基板）上に形成できるソリ
ッドステートリレー用材料の製法に関する。
異なった素子を同一チップ（基板）上に形成できるソリ
ッドステートリレー用材料の製法に関する。
複数の異なった素子で構成されたソリッドステートリレ
ーを製造する場合、それぞれ独立した素子をプリント配
線基板上に装着する、いわゆる、ハイブリットＩＣの製
法と類似した方法が、従来、行われてきた。ところが、
この方法では、部品が多くなるばかりでなく、実装の工
程も煩雑なものであり、小型化も不可能である。そこで
、これらの素子を同一チップ上に形成して小型化をはか
ることが考えられるが、その場合には、非常に多数の素
子を非常に小さい同一チップ上に形成しなければならな
い。例えば、前記ソリッドステートリレーの場合には、
チップ上に形成されるシリコンのホトダイオードが最高
でも０．７Ｖ程度の起電力しか出せないのに対し、同じ
チップ上に形成されるＭＯＳトランジスタは作動するの
に６■以上の電圧が必要であり、このＭＯ３Ｉ−ランジ
スタを前記ホトダイオードで作動させようとすれば、第
３図に示したようにこのホトダイオードを直列に１２個
以上接続したホトダイオードアレイとしなければならな
い。このように、前記ソリッドステートリレー等の装置
を同一チップ上に形成してソリッドステートリレーを作
成するにあたっては、同じ回路を独立した素子で形成す
るのにくらべて、より多くの素子を必要とする。また、
これらの素子は、同一チップ上で完全に分離独立して形
成される必要があり、例えば、ＤＩ基板の分離島上に、
単結晶シリコン層を必要とする素子と、必要としない素
子とを形成する場合には、いかに少ない工程で、しかも
精度よくこれらの素子を形成するかが要求されている。
ーを製造する場合、それぞれ独立した素子をプリント配
線基板上に装着する、いわゆる、ハイブリットＩＣの製
法と類似した方法が、従来、行われてきた。ところが、
この方法では、部品が多くなるばかりでなく、実装の工
程も煩雑なものであり、小型化も不可能である。そこで
、これらの素子を同一チップ上に形成して小型化をはか
ることが考えられるが、その場合には、非常に多数の素
子を非常に小さい同一チップ上に形成しなければならな
い。例えば、前記ソリッドステートリレーの場合には、
チップ上に形成されるシリコンのホトダイオードが最高
でも０．７Ｖ程度の起電力しか出せないのに対し、同じ
チップ上に形成されるＭＯＳトランジスタは作動するの
に６■以上の電圧が必要であり、このＭＯ３Ｉ−ランジ
スタを前記ホトダイオードで作動させようとすれば、第
３図に示したようにこのホトダイオードを直列に１２個
以上接続したホトダイオードアレイとしなければならな
い。このように、前記ソリッドステートリレー等の装置
を同一チップ上に形成してソリッドステートリレーを作
成するにあたっては、同じ回路を独立した素子で形成す
るのにくらべて、より多くの素子を必要とする。また、
これらの素子は、同一チップ上で完全に分離独立して形
成される必要があり、例えば、ＤＩ基板の分離島上に、
単結晶シリコン層を必要とする素子と、必要としない素
子とを形成する場合には、いかに少ない工程で、しかも
精度よくこれらの素子を形成するかが要求されている。
そこで、近時、このような、単結晶シリコン層を必要と
する素子とそうでない素子とを作り分ける方法として、
単結晶シリコンの分離島表面にＳｉｎ、でマスキングを
行い、単結晶シリコン層を必要とする分離島上のＳｉＯ
□のみをとりのぞき、減圧下で５ｉＨ２Ｃ１２およびＨ
ＣＩの混合ガスで選択的にエピタキシャル結晶成長を行
う方法が開発された。この方法は、５ｉＯｚのマスキン
グが形成されていない部分には単結晶シリコン層が成長
するが、５ｉ０２が形成された部分にはポリシリコンが
発生し、このポリシリコンが、前記混合ガス中のＨＣＩ
成分によって工・ノチング除去されることで単結晶シリ
コン層のみを基板上に成長させようとするものである。
する素子とそうでない素子とを作り分ける方法として、
単結晶シリコンの分離島表面にＳｉｎ、でマスキングを
行い、単結晶シリコン層を必要とする分離島上のＳｉＯ
□のみをとりのぞき、減圧下で５ｉＨ２Ｃ１２およびＨ
ＣＩの混合ガスで選択的にエピタキシャル結晶成長を行
う方法が開発された。この方法は、５ｉＯｚのマスキン
グが形成されていない部分には単結晶シリコン層が成長
するが、５ｉ０２が形成された部分にはポリシリコンが
発生し、このポリシリコンが、前記混合ガス中のＨＣＩ
成分によって工・ノチング除去されることで単結晶シリ
コン層のみを基板上に成長させようとするものである。
ところが、この方法では、ＨＣＩが単結晶シリコン層を
もわずかながらエツチングしてしまうため、この単結晶
シリコン層の成長速度が遅くなり、また、この結晶成長
は減圧下で行わなければならないため、装置も高価なも
のとなり、問題となっている。
もわずかながらエツチングしてしまうため、この単結晶
シリコン層の成長速度が遅くなり、また、この結晶成長
は減圧下で行わなければならないため、装置も高価なも
のとなり、問題となっている。
この発明は、上記事情に鑑みてなされたものであって、
同一チップ上に複数の異なった素子を簡単に、少ない工
程で形成できるソリッドステートリレー用材料の製法を
提供することを目的としている。
同一チップ上に複数の異なった素子を簡単に、少ない工
程で形成できるソリッドステートリレー用材料の製法を
提供することを目的としている。
以上の目的を達成するため、この発明は、ＤＩ基板表面
の所定の分離島上に単結晶シリコン層を形成してソリッ
ドステートリレー用材料を作るにあたり、前記所定の分
離島以外の基板表面をマスキングしておいて基板人面全
体に選択比を考慮しないエピタキシャル結晶成長を行い
、前記所定の分離島上には単結晶シリコン層を形成する
とともに、それ以外の部分にはポリシリコン層を形成し
、単結晶シリコンとポリシリコンとでエツチング速度が
異なる選択エツチング液を用いてエツチングを行って、
基板表面に単結晶シリコン層のみを残すことを特徴とす
るソリッドステートリレー用材料の製法を、その要旨と
している。
の所定の分離島上に単結晶シリコン層を形成してソリッ
ドステートリレー用材料を作るにあたり、前記所定の分
離島以外の基板表面をマスキングしておいて基板人面全
体に選択比を考慮しないエピタキシャル結晶成長を行い
、前記所定の分離島上には単結晶シリコン層を形成する
とともに、それ以外の部分にはポリシリコン層を形成し
、単結晶シリコンとポリシリコンとでエツチング速度が
異なる選択エツチング液を用いてエツチングを行って、
基板表面に単結晶シリコン層のみを残すことを特徴とす
るソリッドステートリレー用材料の製法を、その要旨と
している。
以下に、この発明を、その一実施例をあられす図にもと
づいて説明する。
づいて説明する。
この発明では、基板がＤＩ型（Ｄｉｅｌｅｃｔｒｉｃ
Ｉｓ。
Ｉｓ。
１ａｔｉｏｎ型）である必要がある。なぜなら、ＤＩ基
板を用いることによって同一チップ上に形成される各素
子間の絶縁を完全に行うことができるようになるからで
ある。
板を用いることによって同一チップ上に形成される各素
子間の絶縁を完全に行うことができるようになるからで
ある。
まず、第１図（ａ）〜（ｈ）にもとづいてこの発明のソ
リッドステートリレー用材料の製法を説明する。
リッドステートリレー用材料の製法を説明する。
単結晶のシリコンウェハ１表面にエツチング等に夫り溝
２を形成する。このとき、溝２の形状は図の実施例のよ
うなＵ型には附らず、Ｖ型やその他の形状であってもよ
い〔第１図（ａ）〕。
２を形成する。このとき、溝２の形状は図の実施例のよ
うなＵ型には附らず、Ｖ型やその他の形状であってもよ
い〔第１図（ａ）〕。
溝２が形成された側のシリコンウェハ１表面上に絶縁層
３を堆積あるいは成長等の方法で形成する〔第１図（１
））〕。
３を堆積あるいは成長等の方法で形成する〔第１図（１
））〕。
絶縁石３上にポリシリコン層４を形成して溝２を埋める
〔第１図（Ｃ）〕。
〔第１図（Ｃ）〕。
シリコンウェハ１を反対側から研磨していき、ａ２によ
ってシリコンウェハ１が複数の分離島１ａ・・・に分離
されるまで研磨をつづけ、ＤＩＩ板５を得る〔第１図（
ｄ）〕。
ってシリコンウェハ１が複数の分離島１ａ・・・に分離
されるまで研磨をつづけ、ＤＩＩ板５を得る〔第１図（
ｄ）〕。
ＤＩＩ板５の分離島１ａ・・・側表面全体に、この分離
島１ａ・・・表面とは異なった結晶面を有するマスキン
グ６を形成する。マスキング６の材質は、分離島１ａ・
・・表面と異なった結晶面を有するものであれば特に限
定はしないが、例えば、分離島１ａ・・・が単結晶のシ
リコンである場合には、作りやすさや主成分が分離島１
ａ・・・と同じであるという点等から、酸化ケイ素（Ｓ
ｉ０２）をマスキング６の材質として利用するのが好ま
しい〔第１図（ｅ）〕。
島１ａ・・・表面とは異なった結晶面を有するマスキン
グ６を形成する。マスキング６の材質は、分離島１ａ・
・・表面と異なった結晶面を有するものであれば特に限
定はしないが、例えば、分離島１ａ・・・が単結晶のシ
リコンである場合には、作りやすさや主成分が分離島１
ａ・・・と同じであるという点等から、酸化ケイ素（Ｓ
ｉ０２）をマスキング６の材質として利用するのが好ま
しい〔第１図（ｅ）〕。
ＤＩＩ板５の所定の場所（図では中央の分離島１ａ表面
）のマスキング６を所定の形状となるように除去する〔
第１図（ｆ）〕。
）のマスキング６を所定の形状となるように除去する〔
第１図（ｆ）〕。
ＤＩ基基板５面
る。このとき、マスキング６を除去した部分、すなわち
、分離島１ａが露出している部分には、この分離島１ａ
表面の単結晶面上に単結晶シリコンＦｔ７がエピタキシ
ャル成長し、それ以外の部分、すなわち、分離島１ａと
は異なった結晶面を有するマスキング６上には、ポリシ
リコン層８が成長する〔第１図（幻）。
、分離島１ａが露出している部分には、この分離島１ａ
表面の単結晶面上に単結晶シリコンＦｔ７がエピタキシ
ャル成長し、それ以外の部分、すなわち、分離島１ａと
は異なった結晶面を有するマスキング６上には、ポリシ
リコン層８が成長する〔第１図（幻）。
選択エツチング液を用いてエツチングを行い、ＤＩＩ板
５表面に形成されたポリシリコン層８を除去し、単結晶
シリコン層７のみをＤＩＩ板５上に残す。このような選
択エツチング液としてはＫＯＨあるいはＮａＯＨを主成
分とするアルカリエツチング液やアミン類を主成分とす
るＡＰＷエツチング液等があげられる。アルカリエツチ
ング液の配合例としては、ＫＯＨ（２０％溶液）：イソ
プロビルアルコール：エタノール−２４：２：１等があ
げられるが、この他の配合であってもよい。選択エツチ
ング液でポリシリコン層８が完全にエツチングされ、単
結晶シリコンＮ７がほとんどエツチングされないのは、
この選択エツチング液のシリコン各結晶面方向へのエツ
チング速度が著しく異なっているのが原因である。すな
わち、ポリシリコンは種々の結晶面を有した多くの結晶
粒からなっており、選択エツチング液は、まず、このポ
リシリコン表面に露出したエツチングしやすい結晶面か
らエツチングを開始して次々に内部へ浸透していき、内
部にある結晶粒をも急速にエツチングしてしまうことが
できる．これに対し、この選択エツチング液は、単結晶
表面を一定の速度でしかエツチングすることができない
ため、結果としてポリシリコン層８が完全にエツチング
された後も単結晶シリコン層７はほとんどエツチングさ
れずに残るのである。したがって、単結晶層７は、特に
限定はされないが、選択エツチング液でエツチングされ
にくい結晶面を有していることが好ましい。シリコン単
，結晶の場合、一般に、〈１１１〉面が最もエツチング
されにくく、次にく１００〉面，＜１１０＞面の順で選
択エツチング液によるエツチング速度は速くなる傾向が
あり、このことから、＜１ １ １＞面が単結晶Ｊｉｆ
７に最も好ましい表面であることがわかる。単結晶シリ
コンＪ’！７として＜１ １ １＞面を表面とする単結
晶を成長させるためには、例えば、この実施例のように
基板が同じシリコン単結晶であった場合には、その表面
（この実施例では分離島１ａ表面）をもく１１１〉面と
してやればよい。このようにして、ＤＩＩ板５の所定の
分離島ｌａ上に単結晶シリコン層７を形成し、必要に応
じてマスキング６を除去してソリッドステートリレー用
材料が完成する〔第１図（ｈ）〕。
５表面に形成されたポリシリコン層８を除去し、単結晶
シリコン層７のみをＤＩＩ板５上に残す。このような選
択エツチング液としてはＫＯＨあるいはＮａＯＨを主成
分とするアルカリエツチング液やアミン類を主成分とす
るＡＰＷエツチング液等があげられる。アルカリエツチ
ング液の配合例としては、ＫＯＨ（２０％溶液）：イソ
プロビルアルコール：エタノール−２４：２：１等があ
げられるが、この他の配合であってもよい。選択エツチ
ング液でポリシリコン層８が完全にエツチングされ、単
結晶シリコンＮ７がほとんどエツチングされないのは、
この選択エツチング液のシリコン各結晶面方向へのエツ
チング速度が著しく異なっているのが原因である。すな
わち、ポリシリコンは種々の結晶面を有した多くの結晶
粒からなっており、選択エツチング液は、まず、このポ
リシリコン表面に露出したエツチングしやすい結晶面か
らエツチングを開始して次々に内部へ浸透していき、内
部にある結晶粒をも急速にエツチングしてしまうことが
できる．これに対し、この選択エツチング液は、単結晶
表面を一定の速度でしかエツチングすることができない
ため、結果としてポリシリコン層８が完全にエツチング
された後も単結晶シリコン層７はほとんどエツチングさ
れずに残るのである。したがって、単結晶層７は、特に
限定はされないが、選択エツチング液でエツチングされ
にくい結晶面を有していることが好ましい。シリコン単
，結晶の場合、一般に、〈１１１〉面が最もエツチング
されにくく、次にく１００〉面，＜１１０＞面の順で選
択エツチング液によるエツチング速度は速くなる傾向が
あり、このことから、＜１ １ １＞面が単結晶Ｊｉｆ
７に最も好ましい表面であることがわかる。単結晶シリ
コンＪ’！７として＜１ １ １＞面を表面とする単結
晶を成長させるためには、例えば、この実施例のように
基板が同じシリコン単結晶であった場合には、その表面
（この実施例では分離島１ａ表面）をもく１１１〉面と
してやればよい。このようにして、ＤＩＩ板５の所定の
分離島ｌａ上に単結晶シリコン層７を形成し、必要に応
じてマスキング６を除去してソリッドステートリレー用
材料が完成する〔第１図（ｈ）〕。
以上のようにして形成されたソリッドステートリレー用
材料上の各分離島表面に拡散，電極形成、配線等の処理
を行い、例えば、第２図に示したような素子を作成する
。第２図は、第３図に示したソリッドステートリレーの
うち、二点鎖線で囲んだ部分の素子およびその配線をあ
られしている第２図の素子を形成する工程の一例を以下
に示す。
材料上の各分離島表面に拡散，電極形成、配線等の処理
を行い、例えば、第２図に示したような素子を作成する
。第２図は、第３図に示したソリッドステートリレーの
うち、二点鎖線で囲んだ部分の素子およびその配線をあ
られしている第２図の素子を形成する工程の一例を以下
に示す。
ｐ型の分離島１ａ、ｌａ′・・・が形成された基板５上
に、以上で説明した方法によりｎ型の単結晶シリコン層
７．７′・・・を形成する。
に、以上で説明した方法によりｎ型の単結晶シリコン層
７．７′・・・を形成する。
分離島ｌａ上の単結晶シリコン層７にはｎ型不純物を拡
散してゲートおよびハックゲートｖｋｒとなるｐ型層９
を形成するとともに、このｐ型層と接触しないようにｎ
型不純物を拡散してドレイン■、およびソースｖｓ
となるｎ型！１０．１１を形成し、接合型ＦＥＴ１２を
作成する。
散してゲートおよびハックゲートｖｋｒとなるｐ型層９
を形成するとともに、このｐ型層と接触しないようにｎ
型不純物を拡散してドレイン■、およびソースｖｓ
となるｎ型！１０．１１を形成し、接合型ＦＥＴ１２を
作成する。
分離島１ａ’上の単結晶シリコン層７′の両端部７ａ’
、７ａ′にはｎ型不純物を拡散して端子部とし、抵抗１
３を作成する。この抵抗１３の抵抗値を調整するために
は、種々の方法が考えられるが、例えば、分離島１ａ′
上に形成される単結晶シリコン層７′の形状を、その形
成時に調整することでも抵抗値の調整ができる。例えば
、単結晶シリコンＮ１′の形状を、その中央部７ｂ’の
幅が両端部７ａ’の幅よりも狭くなるようにしてやれば
、７ｂ’と７ａ’の幅が同じであるときよりも、両端部
７ａ’、７ａ′間の抵抗値を上昇させることができるの
である。
、７ａ′にはｎ型不純物を拡散して端子部とし、抵抗１
３を作成する。この抵抗１３の抵抗値を調整するために
は、種々の方法が考えられるが、例えば、分離島１ａ′
上に形成される単結晶シリコン層７′の形状を、その形
成時に調整することでも抵抗値の調整ができる。例えば
、単結晶シリコンＮ１′の形状を、その中央部７ｂ’の
幅が両端部７ａ’の幅よりも狭くなるようにしてやれば
、７ｂ’と７ａ’の幅が同じであるときよりも、両端部
７ａ’、７ａ′間の抵抗値を上昇させることができるの
である。
このようにして作成した接合型ＦＥＴ１２と抵抗１３を
第２図に示したように配線すると、第３図に二点鎖線で
囲んだ部分が完成する。
第２図に示したように配線すると、第３図に二点鎖線で
囲んだ部分が完成する。
さらに、図示していないが、同じＤＩ基板上の、単結晶
シリコン層が形成されていない複数の分離島上に受光素
子（フォトダイオード）を作成しそれを接続して第１の
フォトダイオードアレイ１４および第２のフォトダイオ
ードアレイ１５を形成する。
シリコン層が形成されていない複数の分離島上に受光素
子（フォトダイオード）を作成しそれを接続して第１の
フォトダイオードアレイ１４および第２のフォトダイオ
ードアレイ１５を形成する。
これを第３図に示したように配線し、さらに、パッシベ
ーションを行ったのち、接合型ＦＥＴＩ２および抵抗１
３をＡｔ薄膜などを用いて遮光すれば、接合型ＦＥＴ１
２．抵抗１３．第１のフォトダイオードアレイ１４およ
び第２のフォトダイオードアレイ１５からなるソリッド
ステートリレーの放電用回路部分をワンチップ化して製
造することができる。
ーションを行ったのち、接合型ＦＥＴＩ２および抵抗１
３をＡｔ薄膜などを用いて遮光すれば、接合型ＦＥＴ１
２．抵抗１３．第１のフォトダイオードアレイ１４およ
び第２のフォトダイオードアレイ１５からなるソリッド
ステートリレーの放電用回路部分をワンチップ化して製
造することができる。
第４図に、この発明のソリッドステートリレー用材料の
製法を使用して製造されたソリッドステートリレーの一
例を示す。
製法を使用して製造されたソリッドステートリレーの一
例を示す。
出力側のリードフレーム１６上に配置された基板１７に
は、前述したように、この発明のソリッドステートリレ
ー用材料の製法を利用して接合型ＦＥＴ１２．抵抗１３
．第１および第２のフォトダイオードアレイ１４．１５
がワンチップ化されて形成されている。この基板１７と
向かい合うように、ソリッドステートリレーの入力素子
である発光ダイオード１８が入力側のリードフレーム１
９に支えられて配置されている。出力側のリードフレー
ム１６上には、別の基板上にＭＯＳ）ランジスタ２０が
形成されており、そのゲートＶＧおよびソース■３が先
の基板１７および出力側のリードフレーム１６とワイヤ
ボンディングで接続されている。このあと、図中１点鎖
線で示したように、基板１７．ＭＯＳトランジスタ２０
および発光ダイオード１８からなる回路部分（第３図に
示した回路）を樹脂で封止し、出力側および入力側のリ
ードフレーム１６．１９のそれぞれの接続部１６ａ・・
・、１９ａ・・・を切断すれば、モノリシックＩＣ化し
たソリッドステートリレーが完成するのである。
は、前述したように、この発明のソリッドステートリレ
ー用材料の製法を利用して接合型ＦＥＴ１２．抵抗１３
．第１および第２のフォトダイオードアレイ１４．１５
がワンチップ化されて形成されている。この基板１７と
向かい合うように、ソリッドステートリレーの入力素子
である発光ダイオード１８が入力側のリードフレーム１
９に支えられて配置されている。出力側のリードフレー
ム１６上には、別の基板上にＭＯＳ）ランジスタ２０が
形成されており、そのゲートＶＧおよびソース■３が先
の基板１７および出力側のリードフレーム１６とワイヤ
ボンディングで接続されている。このあと、図中１点鎖
線で示したように、基板１７．ＭＯＳトランジスタ２０
および発光ダイオード１８からなる回路部分（第３図に
示した回路）を樹脂で封止し、出力側および入力側のリ
ードフレーム１６．１９のそれぞれの接続部１６ａ・・
・、１９ａ・・・を切断すれば、モノリシックＩＣ化し
たソリッドステートリレーが完成するのである。
このようにして製造されたソリッドステートリレーは、
スイッチング用のＭＯ３Ｉ−ランジスタ２０の放電用回
路としてフォトダイオードアレイ１４．１５．抵抗１３
．ノーマリイオンの接合型ＦＥＴ（以下、ＪＦＥＴと略
す。）１２を使ったものである。この回路では、発光ダ
イオード１８に電流を流して発光させ、その光をフォト
ダイオードアレイ１４．１５が受光して電流にかえる。
スイッチング用のＭＯ３Ｉ−ランジスタ２０の放電用回
路としてフォトダイオードアレイ１４．１５．抵抗１３
．ノーマリイオンの接合型ＦＥＴ（以下、ＪＦＥＴと略
す。）１２を使ったものである。この回路では、発光ダ
イオード１８に電流を流して発光させ、その光をフォト
ダイオードアレイ１４．１５が受光して電流にかえる。
ＪＦＥＴ１２は、常はオン状態になっているが、光がフ
ォトダイオードアレイ１４．１５に照射されたときには
、そのゲートソース間に電位差が生しるため、オフ状態
になり、その状態でスイッチング用のＭＯＳ）ランジス
タ２０の蓄電が始まる。
ォトダイオードアレイ１４．１５に照射されたときには
、そのゲートソース間に電位差が生しるため、オフ状態
になり、その状態でスイッチング用のＭＯＳ）ランジス
タ２０の蓄電が始まる。
つまり、このような回路を放電用に用いれば、光照射時
にはこの回路は開放状態、光遮断時には短絡状態となる
ので、スイッチング速度を早めること（ターンオン時間
を短くすること）ができる。
にはこの回路は開放状態、光遮断時には短絡状態となる
ので、スイッチング速度を早めること（ターンオン時間
を短くすること）ができる。
また、光照射が十分でない場合に、ＭＯ３Ｉ−ランジス
タ２０がオンでもオフでもない状態になるのを防くこと
もできる。
タ２０がオンでもオフでもない状態になるのを防くこと
もできる。
以上のよ・うに、この発明のソリッドステートリレー用
材料の製法では、選択比を考慮しないエビクキシャル結
晶成長によって簡単に同一基板上の所定の部分のみに単
結晶シリコン層を形成することができるため、この単結
晶シリコン層を必要とする素子と、必要としない素子と
が混在している、ソリッドステートリレーに使用される
ソリッドステートリレー用材料を少ない工程で作ること
が可能となる。また、この発明では、ＤＩ基板を用いる
ことによって同一チップ上に形成される各素子間の絶縁
を完全に行うことができるようになるため、ＭＯＳ）ラ
ンジスタのゲート駆動用として、高電圧を発生すること
もできる。
材料の製法では、選択比を考慮しないエビクキシャル結
晶成長によって簡単に同一基板上の所定の部分のみに単
結晶シリコン層を形成することができるため、この単結
晶シリコン層を必要とする素子と、必要としない素子と
が混在している、ソリッドステートリレーに使用される
ソリッドステートリレー用材料を少ない工程で作ること
が可能となる。また、この発明では、ＤＩ基板を用いる
ことによって同一チップ上に形成される各素子間の絶縁
を完全に行うことができるようになるため、ＭＯＳ）ラ
ンジスタのゲート駆動用として、高電圧を発生すること
もできる。
この発明のソリッドステートリレー用材料の製法は、以
上のように構成されており、選択比を考慮しないエビク
キシャル結晶成長によって同一チップ上に、単結晶シリ
コン層を必要とする素子と、必要としない素子とを面華
に少ない工程で作り分けることができるため、複数の異
なった素子からなるソリッドステートリレー用材料を節
単に少ない工程で製造することが可能となる。
上のように構成されており、選択比を考慮しないエビク
キシャル結晶成長によって同一チップ上に、単結晶シリ
コン層を必要とする素子と、必要としない素子とを面華
に少ない工程で作り分けることができるため、複数の異
なった素子からなるソリッドステートリレー用材料を節
単に少ない工程で製造することが可能となる。
第１図（ａｌ〜（ｈ）はこの発明の一実施例の各工程を
あられす説明図、第２図はこの発明にかかるソリッドス
テートリレー用材料を利用して製造されるソリッドステ
ートリレーの一例の一部をあられす構造説明図、第３図
はこのソリッドステートリレーの回路の一例をあられす
回路図、第４図はこのソリッドステートリレーの実装状
態をあられす平面図である。 ５・・・基板 ６・・・マスキング ７・・・単結晶シ
リコンＭ ８・・・ポリシリコン層 代理人 弁理士 松 木 武 彦 第１ 第２図 第４図
あられす説明図、第２図はこの発明にかかるソリッドス
テートリレー用材料を利用して製造されるソリッドステ
ートリレーの一例の一部をあられす構造説明図、第３図
はこのソリッドステートリレーの回路の一例をあられす
回路図、第４図はこのソリッドステートリレーの実装状
態をあられす平面図である。 ５・・・基板 ６・・・マスキング ７・・・単結晶シ
リコンＭ ８・・・ポリシリコン層 代理人 弁理士 松 木 武 彦 第１ 第２図 第４図
Claims (4)
- （１）ＤＩ基板表面の所定の分離島上に単結晶シリコン
層を形成してソリッドステートリレー用材料を作るにあ
たり、前記所定の分離島以外の基板表面をマスキングし
ておいて基板表面全体に選択比を考慮しないエピタキシ
ャル結晶成長を行い、前記所定の分離島上には単結晶シ
リコン層を形成するとともに、それ以外の部分にはポリ
シリコン層を形成し、単結晶シリコンとポリシリコンと
でエッチング速度が異なる選択エッチング液を用いてエ
ッチングを行って、基板表面に単結晶シリコン層のみを
残すことを特徴とするソリッドステートリレー用材料の
製法。 - （２）単結晶シリコンの分離島の表面がその＜１１１＞
面である特許請求の範囲第１項記載のソリッドステート
リレー用材料の製法。 - （３）選択エッチング液がＫＯＨを主成分とするアルカ
リエッチング液である特許請求の範囲第１項または第２
項記載のソリッドステートリレー用材料の製法。 - （４）単結晶シリコン層が形成された分離島を接合型Ｆ
ＥＴおよび抵抗として使用し、単結晶シリコン層が形成
されていない分離島を受光素子として使用するワンチッ
プ形のソリッドステートリレー用の材料である特許請求
の範囲第１項から第３項までのいずれかに記載のソリッ
ドステートリレー用材料の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16442085A JPH07120817B2 (ja) | 1985-07-25 | 1985-07-25 | ソリッドステートリレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16442085A JPH07120817B2 (ja) | 1985-07-25 | 1985-07-25 | ソリッドステートリレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6225449A true JPS6225449A (ja) | 1987-02-03 |
| JPH07120817B2 JPH07120817B2 (ja) | 1995-12-20 |
Family
ID=15792805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16442085A Expired - Lifetime JPH07120817B2 (ja) | 1985-07-25 | 1985-07-25 | ソリッドステートリレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120817B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03169423A (ja) * | 1989-11-30 | 1991-07-23 | Showa Alum Corp | 真空用クラッド材の製造方法 |
| EP1087427A2 (en) * | 1999-09-21 | 2001-03-28 | Lucent Technologies Inc. | Selective growth process for group III-nitride-based semiconductors |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4323799A (en) * | 1979-08-09 | 1982-04-06 | Bell Telephone Laboratories, Incorporated | Impulse activated time delay self-restoring switch |
| JPS57169279A (en) * | 1981-04-09 | 1982-10-18 | Toshiba Corp | Photocoupling semiconductor device |
| US4390790A (en) * | 1979-08-09 | 1983-06-28 | Theta-J Corporation | Solid state optically coupled electrical power switch |
| JPS60170322A (ja) * | 1984-01-23 | 1985-09-03 | インターナショナル・レクチフアイヤー・コーポレーション | 固体素子リレー回路 |
| JPS60198917A (ja) * | 1984-03-22 | 1985-10-08 | Nippon Denshi Gijutsu Kk | バイナリ回路 |
-
1985
- 1985-07-25 JP JP16442085A patent/JPH07120817B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4323799A (en) * | 1979-08-09 | 1982-04-06 | Bell Telephone Laboratories, Incorporated | Impulse activated time delay self-restoring switch |
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| JPS60170322A (ja) * | 1984-01-23 | 1985-09-03 | インターナショナル・レクチフアイヤー・コーポレーション | 固体素子リレー回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03169423A (ja) * | 1989-11-30 | 1991-07-23 | Showa Alum Corp | 真空用クラッド材の製造方法 |
| EP1087427A2 (en) * | 1999-09-21 | 2001-03-28 | Lucent Technologies Inc. | Selective growth process for group III-nitride-based semiconductors |
| EP1087427A3 (en) * | 1999-09-21 | 2005-05-04 | Lucent Technologies Inc. | Selective growth process for group III-nitride-based semiconductors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120817B2 (ja) | 1995-12-20 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |