JPH0464247A - 誘電体分離基板とその製造方法 - Google Patents
誘電体分離基板とその製造方法Info
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- JPH0464247A JPH0464247A JP17521890A JP17521890A JPH0464247A JP H0464247 A JPH0464247 A JP H0464247A JP 17521890 A JP17521890 A JP 17521890A JP 17521890 A JP17521890 A JP 17521890A JP H0464247 A JPH0464247 A JP H0464247A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積装置（以下ＩＣ）に係り。
特に高耐圧・大電流に好適なＩＣ用の基板、及びその製
造方法に関する。
造方法に関する。
第３図に誘電体分離基板を使った高耐圧ＩＣのダイオー
ド部分の断面を示す。
ド部分の断面を示す。
このダイオードはｎ−形単結晶５ｉｌＯ１が酸化膜１０
３で互いに絶縁分離され、多結晶５ｉ１０４によって支
持されてなる一般的な誘電体分離基板に、ボロン（Ｂ）
等のｐ形ドーパントによりｐ影領域１０５が、リン（Ｐ
）等のｎ形ドーパントによりｎ十形領域１０６が形成さ
れてなるｐｎダイオードである。
３で互いに絶縁分離され、多結晶５ｉ１０４によって支
持されてなる一般的な誘電体分離基板に、ボロン（Ｂ）
等のｐ形ドーパントによりｐ影領域１０５が、リン（Ｐ
）等のｎ形ドーパントによりｎ十形領域１０６が形成さ
れてなるｐｎダイオードである。
この様なＩＣに図示の如く電圧が印加されると、配線１
０７の電界効果により空乏層が広がり絶縁分離用酸化膜
１０３を周回しチャネル（図示せず）を形成し、ｐ影領
域１０５と図示していない他の領域が電気的につながっ
たり、電位の影響を受けやすくなり、高耐圧が得られな
かった。
０７の電界効果により空乏層が広がり絶縁分離用酸化膜
１０３を周回しチャネル（図示せず）を形成し、ｐ影領
域１０５と図示していない他の領域が電気的につながっ
たり、電位の影響を受けやすくなり、高耐圧が得られな
かった。
そこで、このチャネルを止めるため単結晶Ｓｉの底部及
び側壁部に濃度の高いｎ十領域１０２（ｎ十埋込層）を
形成しその対策をした。しかし今度は、基板完成後に表
面に露出するｎ十埋込層内１０２において電界集中が起
こり耐圧が低下する問題が起きた。
び側壁部に濃度の高いｎ十領域１０２（ｎ十埋込層）を
形成しその対策をした。しかし今度は、基板完成後に表
面に露出するｎ十埋込層内１０２において電界集中が起
こり耐圧が低下する問題が起きた。
前記問題を解決するには、配線１０７による電界効果の
影響を無視できる程度に酸化膜１０８を厚くすればよい
。しかし、そのためには３．５〜４μｍの厚さを必要と
し、酸化膜１０８の上表面とホトリソ工程時の加工面と
の段差が高く微細化には限界があった。更に配線の断線
を防ぐためには階段状のパターン１０９を形成する必要
がある。
影響を無視できる程度に酸化膜１０８を厚くすればよい
。しかし、そのためには３．５〜４μｍの厚さを必要と
し、酸化膜１０８の上表面とホトリソ工程時の加工面と
の段差が高く微細化には限界があった。更に配線の断線
を防ぐためには階段状のパターン１０９を形成する必要
がある。
以上の様に、ＩＣの高耐圧化を計るには酸化膜１０８を
厚くすればよいが微細化が困難であるという問題があっ
た。
厚くすればよいが微細化が困難であるという問題があっ
た。
尚、この種の装置として関連するものとしては特開昭６
０−６２１５６号がある。
０−６２１５６号がある。
上記従来技術による誘電体分離基板及びそれを使ったＩ
Ｃには、高耐圧化のため酸化膜を厚くする手法を使って
いたが、段差が高くなり微細化が困難になる点について
は配慮されていなかった。
Ｃには、高耐圧化のため酸化膜を厚くする手法を使って
いたが、段差が高くなり微細化が困難になる点について
は配慮されていなかった。
本発明は高耐圧化及び微細化を可能にすることを目的と
しており、更にコスト低減を目的とする。
しており、更にコスト低減を目的とする。
上記目的は、従来の基板製造プロセスを改め、ｎ十埋込
層上の酸化膜の上表面と、ホトリソ工程時の加工面との
段差を低減するため、２回のＬＯＧＯ８酸化法により従
来と同じ厚さの酸化膜を形成したものである。
層上の酸化膜の上表面と、ホトリソ工程時の加工面との
段差を低減するため、２回のＬＯＧＯ８酸化法により従
来と同じ厚さの酸化膜を形成したものである。
本発明は、Ｓｉを酸化した場合に酸化膜は元の表面より
約５５％上面に約４５％Ｓｉ面側に成長することを利用
し、１回目のＬＯＧＯ５酸化で形成した酸化膜を除去し
、更に２回目のＬＯＧＯ３酸化で丁度率になる様に酸化
膜を形成させることができる。
約５５％上面に約４５％Ｓｉ面側に成長することを利用
し、１回目のＬＯＧＯ５酸化で形成した酸化膜を除去し
、更に２回目のＬＯＧＯ３酸化で丁度率になる様に酸化
膜を形成させることができる。
以下、本発明の一実施例を第１図により説明する。
誘電体分離基板１００は、単結晶Ｓｉ領域１０１が分離
溝１１０及び単結晶５ｉｌＯ１の側壁・底部に沿って形
成された絶縁分離用の酸化膜１０３により電気的に絶縁
され多結晶５ｉ１０４によって支持された基板で、ｎ十
埋込層１０２の上及び分離溝部の酸化膜２０４は２回の
ＬＯＧＯ３酸化で単結晶Ｓｉ領域１０１の酸化膜のより
厚くしである。但し、段差高さは従来に比較して約１／
４である。
溝１１０及び単結晶５ｉｌＯ１の側壁・底部に沿って形
成された絶縁分離用の酸化膜１０３により電気的に絶縁
され多結晶５ｉ１０４によって支持された基板で、ｎ十
埋込層１０２の上及び分離溝部の酸化膜２０４は２回の
ＬＯＧＯ３酸化で単結晶Ｓｉ領域１０１の酸化膜のより
厚くしである。但し、段差高さは従来に比較して約１／
４である。
この基板を使い従来例と同じ高耐圧のダイオードを含ん
だＩＣを試作した。ダイオードは、ボロンをドーパント
としたｐ影領域１０５とリンをドーパントとしたｎ十形
領域１０６、出発母材であるｎ−影領域からなり、ｐ形
、ｎ十形領域に接し電極が設けられである。このダイオ
ードの耐圧は３５０Ｖ以上あり、従来のそれと同等であ
った。
だＩＣを試作した。ダイオードは、ボロンをドーパント
としたｐ影領域１０５とリンをドーパントとしたｎ十形
領域１０６、出発母材であるｎ−影領域からなり、ｐ形
、ｎ十形領域に接し電極が設けられである。このダイオ
ードの耐圧は３５０Ｖ以上あり、従来のそれと同等であ
った。
また、同じ基板に試作した３μｍルールの素子も形状よ
く形成されており従来の５μｍから３μｍルールの適用
も可能となりチップの小形化、更にコスト低減も可能と
なった。
く形成されており従来の５μｍから３μｍルールの適用
も可能となりチップの小形化、更にコスト低減も可能と
なった。
次に、第２図により基板の製造方法を説明する。
従来の誘電体分離基板の製造方法は省き、鏡面研磨した
ところから説明する（（ａ）図）。
ところから説明する（（ａ）図）。
先ず、酸化雰囲気中で応力緩和用の酸化膜２０１を形成
し、更にナイトライド膜２０２を形成しホトリソにより
所望のパターンを形成する（（ａ）図）。
し、更にナイトライド膜２０２を形成しホトリソにより
所望のパターンを形成する（（ａ）図）。
次にエチツングにより部分的にナイトライド膜２０２を
除去する（（Ｃ）図）。
除去する（（Ｃ）図）。
次に酸化雰囲気中で比較的厚い酸化膜２０３を形成する
（（ｄ）図）。
（（ｄ）図）。
次に先に形成した酸化膜２０３を除去しく（ｅ）図）、
更に酸化膜２０４を形成しく（ｆ）図）、ナ第２図 第３
更に酸化膜２０４を形成しく（ｆ）図）、ナ第２図 第３
Claims (1)
- 【特許請求の範囲】 １、誘電体分離基板において、単結晶領域周辺から分離
溝上までの酸化膜の厚さを、単結晶領域内部の酸化膜よ
り厚くしたことを特徴とする誘電体分離基板。 ２、請求項第１項記載の基板の製造方法として以下の工
程を有することを特徴とした誘電体分離基板の製造方法
。 （イ）鏡面研磨した誘電体分離基板に、応力に対する保
護膜を形成する工程 （ロ）酸化膜の成長をおさえる保護膜を形成する工程 （ハ）保護膜を部分的に除去する工程 （ニ）段差高さ調整用の絶縁膜を形成する工程（ホ）前
記（ニ）で形成した絶縁物を除去する工程 （ヘ）第２回目の絶縁物を形成する工程 （ト）前記（ロ）で形成した保護膜を除去する工程 ３、請求項第１項記載の誘電体分離基板の酸化膜は、加
工面である単結晶Ｓｉ面より５０％以上下方から成長さ
せたことを特徴とした誘電体分離基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17521890A JPH0464247A (ja) | 1990-07-04 | 1990-07-04 | 誘電体分離基板とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17521890A JPH0464247A (ja) | 1990-07-04 | 1990-07-04 | 誘電体分離基板とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0464247A true JPH0464247A (ja) | 1992-02-28 |
Family
ID=15992357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17521890A Pending JPH0464247A (ja) | 1990-07-04 | 1990-07-04 | 誘電体分離基板とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0464247A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602054A (en) * | 1990-01-24 | 1997-02-11 | Harris Corporation | Method for formation of a well in a dielectrically isolated island |
| KR100319615B1 (ko) * | 1999-04-16 | 2002-01-09 | 김영환 | 반도체 장치에서의 소자격리방법 |
-
1990
- 1990-07-04 JP JP17521890A patent/JPH0464247A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602054A (en) * | 1990-01-24 | 1997-02-11 | Harris Corporation | Method for formation of a well in a dielectrically isolated island |
| KR100319615B1 (ko) * | 1999-04-16 | 2002-01-09 | 김영환 | 반도체 장치에서의 소자격리방법 |
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