JP2002299465A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002299465A JP2002299465A JP2001095299A JP2001095299A JP2002299465A JP 2002299465 A JP2002299465 A JP 2002299465A JP 2001095299 A JP2001095299 A JP 2001095299A JP 2001095299 A JP2001095299 A JP 2001095299A JP 2002299465 A JP2002299465 A JP 2002299465A
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Abstract
(57)【要約】
【課題】同一半導体チップ上にバイポーラトランジスタ
とともに形成されるツェナーダイオードであって、ホッ
トキャリアによる酸化膜へのキャリアトラップがなく、
ツェナー電圧の経時的な変動がないツェナーダイオード
を実現する。 【解決手段】P ウエル15の表面に選択的に形成され、ア
ノード電極Ａに連なるP+ベース拡散層16と、P ウエルの
表面でP+ベース拡散層から離れた位置に選択的に形成さ
れたN+エミッタ拡散層17と、エミッタ拡散層の中央部で
該エミッタ拡散層を貫通してP ウエルの内部に達するよ
うに形成され、エミッタ拡散層の底面でツェナー接合
し、カソード電極Ｋに連なるP 型のGraft ベース拡散層
18と、P ウエルおよびベース拡散層およびエミッタ拡散
層およびGraft ベース拡散層の表面に形成された酸化膜
19とを具備してなり、ツェナー接合部は酸化膜に接しな
い。
とともに形成されるツェナーダイオードであって、ホッ
トキャリアによる酸化膜へのキャリアトラップがなく、
ツェナー電圧の経時的な変動がないツェナーダイオード
を実現する。 【解決手段】P ウエル15の表面に選択的に形成され、ア
ノード電極Ａに連なるP+ベース拡散層16と、P ウエルの
表面でP+ベース拡散層から離れた位置に選択的に形成さ
れたN+エミッタ拡散層17と、エミッタ拡散層の中央部で
該エミッタ拡散層を貫通してP ウエルの内部に達するよ
うに形成され、エミッタ拡散層の底面でツェナー接合
し、カソード電極Ｋに連なるP 型のGraft ベース拡散層
18と、P ウエルおよびベース拡散層およびエミッタ拡散
層およびGraft ベース拡散層の表面に形成された酸化膜
19とを具備してなり、ツェナー接合部は酸化膜に接しな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にバイポーラトランジスタと同一半導体チップ上
に形成され、不純物濃度が高いグラフト(Graft) ベース
拡散層とエミッタ拡散層とのツェナー接合を有するツェ
ナーダイオードの構造に関するもので、例えばバイポー
ラ集積回路に使用されるものである。
り、特にバイポーラトランジスタと同一半導体チップ上
に形成され、不純物濃度が高いグラフト(Graft) ベース
拡散層とエミッタ拡散層とのツェナー接合を有するツェ
ナーダイオードの構造に関するもので、例えばバイポー
ラ集積回路に使用されるものである。
【０００２】
【従来の技術】一般に、ツェナーダイオードの構造の１
つとして、同一半導体チップ上にバイポーラトランジス
タとともに形成され、不純物濃度が高いグラフト(Graf
t) ベース拡散層とエミッタ拡散層とのツェナー接合部
を有するものが知られている。
つとして、同一半導体チップ上にバイポーラトランジス
タとともに形成され、不純物濃度が高いグラフト(Graf
t) ベース拡散層とエミッタ拡散層とのツェナー接合部
を有するものが知られている。
【０００３】図３は、この種の従来のツェナーダイオー
ドの断面構造の一例を示す。
ドの断面構造の一例を示す。
【０００４】図３において、40はP 型の半導体基板（P-
Sub ）、41は前記基板40に選択的に形成されたN+型の埋
め込み層（N+BL）、42は前記基板40上および埋め込み層
41上に成長されたN 型のエピタキシャル層（Nepi）であ
り、このエピタキシャル層42は素子分離用のP+領域（図
示せず）により島状の領域に分離されている。
Sub ）、41は前記基板40に選択的に形成されたN+型の埋
め込み層（N+BL）、42は前記基板40上および埋め込み層
41上に成長されたN 型のエピタキシャル層（Nepi）であ
り、このエピタキシャル層42は素子分離用のP+領域（図
示せず）により島状の領域に分離されている。
【０００５】この島状の領域において、43は埋め込み層
41に連なるようにエピタキシャル層42に深く形成された
ディープN+（DN+ ）領域、44はエピタキシャル層42の表
層部で素子形成領域を囲むように形成された素子分離用
のフィールド酸化膜、45はエピタキシャル層42の素子形
成領域の表層部に選択的に形成されたベース領域となる
P ウエルである。
41に連なるようにエピタキシャル層42に深く形成された
ディープN+（DN+ ）領域、44はエピタキシャル層42の表
層部で素子形成領域を囲むように形成された素子分離用
のフィールド酸化膜、45はエピタキシャル層42の素子形
成領域の表層部に選択的に形成されたベース領域となる
P ウエルである。
【０００６】46はP ウエル45の表面に選択的に形成され
たP+型のベース拡散層、47は前記Pウエル45の表面で前
記ベース拡散層46より離れた位置から前記エピタキシャ
ル層42の表面にわたって選択的に形成されたN+型のエミ
ッタ拡散層、48は前記P ウエル45に重なる部分に形成さ
れたGraft ベース拡散層である。上記ベース拡散層46は
アノード電極Ａに連なり、前記エミッタ拡散層47はカソ
ード電極Ｋに連なる。49は前記P ウエル45およびベース
拡散層46およびエミッタ拡散層47の表面に形成された酸
化膜である。
たP+型のベース拡散層、47は前記Pウエル45の表面で前
記ベース拡散層46より離れた位置から前記エピタキシャ
ル層42の表面にわたって選択的に形成されたN+型のエミ
ッタ拡散層、48は前記P ウエル45に重なる部分に形成さ
れたGraft ベース拡散層である。上記ベース拡散層46は
アノード電極Ａに連なり、前記エミッタ拡散層47はカソ
ード電極Ｋに連なる。49は前記P ウエル45およびベース
拡散層46およびエミッタ拡散層47の表面に形成された酸
化膜である。
【０００７】上記構造のツェナーダイオードは、エミッ
タ拡散層47の側面部および底面部とGraft ベース拡散層
48とがツェナー接合しており、このツェナー接合部の一
部は基板表面の酸化膜49と接している。
タ拡散層47の側面部および底面部とGraft ベース拡散層
48とがツェナー接合しており、このツェナー接合部の一
部は基板表面の酸化膜49と接している。
【０００８】そして、ツェナー降伏は、上記ツェナー接
合部のうちで不純物濃度の高いエミッタ拡散層表面近傍
部481 で起り易く、ツェナー降伏を起した時のツェナー
電流の経路は、カソード電極Ｋ→エミッタ拡散層47→P
ウエル45→ベース拡散層46→アノード電極Ａとなる。
合部のうちで不純物濃度の高いエミッタ拡散層表面近傍
部481 で起り易く、ツェナー降伏を起した時のツェナー
電流の経路は、カソード電極Ｋ→エミッタ拡散層47→P
ウエル45→ベース拡散層46→アノード電極Ａとなる。
【０００９】しかし、この時、前記したようにツェナー
接合部の一部が基板表面の酸化膜49と接しているので、
ツェナー電流の経路が酸化膜49と接しており、ツェナー
降伏により発生したホットキャリアによる酸化膜49への
キャリア注入が発生し易く、空乏層が伸びることによ
り、ツェナー降伏領域がエミッタ拡散層底面部の不純物
濃度の低い深い部分482 へ移動し、時間とともにツェナ
ー電圧が変動し易い。
接合部の一部が基板表面の酸化膜49と接しているので、
ツェナー電流の経路が酸化膜49と接しており、ツェナー
降伏により発生したホットキャリアによる酸化膜49への
キャリア注入が発生し易く、空乏層が伸びることによ
り、ツェナー降伏領域がエミッタ拡散層底面部の不純物
濃度の低い深い部分482 へ移動し、時間とともにツェナ
ー電圧が変動し易い。
【００１０】
【発明が解決しようとする課題】上記したように従来の
バイポーラトランジスタと同一半導体チップ上に形成さ
れるツェナーダイオードは、ツェナー降伏を起した時に
ホットキャリアによってツェナー降伏領域が不純物濃度
の高い部分から不純物濃度の低い部分へ移動し、時間と
ともにツェナー電圧が変動し易いという問題があった。
バイポーラトランジスタと同一半導体チップ上に形成さ
れるツェナーダイオードは、ツェナー降伏を起した時に
ホットキャリアによってツェナー降伏領域が不純物濃度
の高い部分から不純物濃度の低い部分へ移動し、時間と
ともにツェナー電圧が変動し易いという問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、バイポーラトランジスタとほぼ同一の基本構
造を有するツェナーダイオードをバイポーラトランジス
タと同一半導体チップ上に形成する際に、ホットキャリ
アによる酸化膜へのキャリアトラップがなく、ツェナー
電圧の経時的な変動がないツェナーダイオードを実現し
得る半導体装置を提供することを目的とする。
たもので、バイポーラトランジスタとほぼ同一の基本構
造を有するツェナーダイオードをバイポーラトランジス
タと同一半導体チップ上に形成する際に、ホットキャリ
アによる酸化膜へのキャリアトラップがなく、ツェナー
電圧の経時的な変動がないツェナーダイオードを実現し
得る半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
バイポーラトランジスタおよびツェナーダイオードが同
一半導体チップ上に形成された半導体装置であって、前
記ツェナーダイオードは、第１導電型のベース領域と、
前記ベース領域の表面に選択的に形成され、アノード電
極に連なる第１導電型のベース拡散層と、前記ベース領
域の表面で前記ベース拡散層から離れた位置に選択的に
形成された第２導電型のエミッタ拡散層と、前記エミッ
タ拡散層と前記ベース拡散層との間のベース領域から離
れた位置で前記エミッタ拡散層を貫通して前記ベース領
域の内部に達するように形成されて前記エミッタ拡散層
の底面でツェナー接合し、カソード電極に連なる第１導
電型のGraft ベース拡散層と、前記ベース領域およびベ
ース拡散層およびエミッタ拡散層およびGraft ベース拡
散層の表面に形成された絶縁膜とを具備してなり、前記
ツェナー接合部は前記絶縁膜に接しないことを特徴とす
る。
バイポーラトランジスタおよびツェナーダイオードが同
一半導体チップ上に形成された半導体装置であって、前
記ツェナーダイオードは、第１導電型のベース領域と、
前記ベース領域の表面に選択的に形成され、アノード電
極に連なる第１導電型のベース拡散層と、前記ベース領
域の表面で前記ベース拡散層から離れた位置に選択的に
形成された第２導電型のエミッタ拡散層と、前記エミッ
タ拡散層と前記ベース拡散層との間のベース領域から離
れた位置で前記エミッタ拡散層を貫通して前記ベース領
域の内部に達するように形成されて前記エミッタ拡散層
の底面でツェナー接合し、カソード電極に連なる第１導
電型のGraft ベース拡散層と、前記ベース領域およびベ
ース拡散層およびエミッタ拡散層およびGraft ベース拡
散層の表面に形成された絶縁膜とを具備してなり、前記
ツェナー接合部は前記絶縁膜に接しないことを特徴とす
る。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１４】＜第１の実施形態＞図１および図２は、本
発明の第１の実施形態に係る半導体装置に形成されたツ
ェナーダイオードについて、平面的なパターンレイアウ
トおよび断面構造の一例を示す。
発明の第１の実施形態に係る半導体装置に形成されたツ
ェナーダイオードについて、平面的なパターンレイアウ
トおよび断面構造の一例を示す。
【００１５】図１および図２において、10はP 型の半導
体基板（P-Sub ）、11は前記基板10に選択的に形成され
たN+型の埋め込み層（N+BL）、12は前記基板10上および
埋め込み層11上に成長されたN 型のエピタキシャル層
（Nepi）であり、このエピタキシャル層12は素子分離用
のP+領域（図示せず）により島状の領域に分離されてい
る。
体基板（P-Sub ）、11は前記基板10に選択的に形成され
たN+型の埋め込み層（N+BL）、12は前記基板10上および
埋め込み層11上に成長されたN 型のエピタキシャル層
（Nepi）であり、このエピタキシャル層12は素子分離用
のP+領域（図示せず）により島状の領域に分離されてい
る。
【００１６】この島状の領域において、13は埋め込み層
11に連なるようにエピタキシャル層12に深く形成された
ディープN+（DN+ ）領域、14はエピタキシャル層12の表
層部で素子形成領域を囲むように形成された素子分離用
のフィールド酸化膜、15はエピタキシャル層12の素子形
成領域の表層部に選択的に形成されたベース領域となる
P ウエルである。
11に連なるようにエピタキシャル層12に深く形成された
ディープN+（DN+ ）領域、14はエピタキシャル層12の表
層部で素子形成領域を囲むように形成された素子分離用
のフィールド酸化膜、15はエピタキシャル層12の素子形
成領域の表層部に選択的に形成されたベース領域となる
P ウエルである。
【００１７】16はP ウエル15の表面に選択的に形成され
たP+型のベース拡散層、17は前記Pウエル15の表面で前
記ベース拡散層16から離れた位置で選択的に形成された
N+型のエミッタ拡散層である。
たP+型のベース拡散層、17は前記Pウエル15の表面で前
記ベース拡散層16から離れた位置で選択的に形成された
N+型のエミッタ拡散層である。
【００１８】18は前記エミッタ拡散層17と前記ベース拡
散層16との間のP ウエル15の表面から離れた位置（例え
ばエミッタ拡散層17の中央部）でエミッタ拡散層17の表
面から該エミッタ拡散層17およびP ウエル15を貫通して
エピタキシャル層12内に達するように形成されたGraft
ベース拡散層である。上記ベース拡散層16はアノード電
極Ａに連なり、前記Graft ベース拡散層18はカソード電
極Ｋに連なる。
散層16との間のP ウエル15の表面から離れた位置（例え
ばエミッタ拡散層17の中央部）でエミッタ拡散層17の表
面から該エミッタ拡散層17およびP ウエル15を貫通して
エピタキシャル層12内に達するように形成されたGraft
ベース拡散層である。上記ベース拡散層16はアノード電
極Ａに連なり、前記Graft ベース拡散層18はカソード電
極Ｋに連なる。
【００１９】19は前記P ウエル15およびベース拡散層16
およびエミッタ拡散層17およびGraft ベース拡散層18の
表面に形成された絶縁膜（本例では酸化膜）である。な
お、図１中の20は、ツェナーダイオード領域である。
およびエミッタ拡散層17およびGraft ベース拡散層18の
表面に形成された絶縁膜（本例では酸化膜）である。な
お、図１中の20は、ツェナーダイオード領域である。
【００２０】上記構造のツェナーダイオードは、P ウエ
ル15内のエミッタ拡散層17の底面でGraft ベース拡散層
18がツェナー接合してなり、このエミッタ拡散層17とGr
aftベース拡散層18とのツェナー接合部181 は酸化膜19
と接しない構造になっている。
ル15内のエミッタ拡散層17の底面でGraft ベース拡散層
18がツェナー接合してなり、このエミッタ拡散層17とGr
aftベース拡散層18とのツェナー接合部181 は酸化膜19
と接しない構造になっている。
【００２１】そして、上記ツェナー接合部181 でツェナ
ー降伏を起した時のツェナー電流の経路は、カソード電
極Ｋ→Graft ベース拡散層18→P ウエル15の底部→ベー
ス拡散層16→アノード電極Ａとなる。
ー降伏を起した時のツェナー電流の経路は、カソード電
極Ｋ→Graft ベース拡散層18→P ウエル15の底部→ベー
ス拡散層16→アノード電極Ａとなる。
【００２２】この場合、上記ツェナー接合部181 はエミ
ッタ拡散層17の底面で不純物濃度が一定部分に存在し、
ツェナー電流の経路は酸化膜19と接していないので、ツ
ェナー降伏により発生したホットキャリアの酸化膜19中
への注入を抑えることが可能になり、ホットキャリアに
よるツェナー降伏の位置の変動は発生しない。
ッタ拡散層17の底面で不純物濃度が一定部分に存在し、
ツェナー電流の経路は酸化膜19と接していないので、ツ
ェナー降伏により発生したホットキャリアの酸化膜19中
への注入を抑えることが可能になり、ホットキャリアに
よるツェナー降伏の位置の変動は発生しない。
【００２３】したがって、本実施例のツェナーダイオー
ドは、ツェナー電圧の経時的な変動が発生しなくなり、
その他の特性（電流・電圧特性や温度特性など）は、従
来例のツェナーダイオードと同等に得られる。
ドは、ツェナー電圧の経時的な変動が発生しなくなり、
その他の特性（電流・電圧特性や温度特性など）は、従
来例のツェナーダイオードと同等に得られる。
【００２４】しかも、上記構造のツェナーダイオード
は、同一半導体チップ上にNPN トランジスタ（図示せ
ず）とともに形成されており、NPN トランジスタと同一
のプロセスでほぼ同一の基本構造を有するように形成さ
れている。
は、同一半導体チップ上にNPN トランジスタ（図示せ
ず）とともに形成されており、NPN トランジスタと同一
のプロセスでほぼ同一の基本構造を有するように形成さ
れている。
【００２５】この場合、前記N+型埋め込み層11は、NPN
トランジスタのコレクタ領域のN+型埋め込み層に対応
し、これらは同時に形成される。また、前記ディープN+
領域13は、NPN トランジスタのコレクタ領域のディープ
N+領域に対応し、これらは同時に形成される。また、前
記P ウエル15は、NPN トランジスタのP ベース領域に対
応し、これらは同時に形成される。また、前記P+ベース
拡散層16は、NPN トランジスタのP+ベース領域に対応
し、これらは同時に形成される。また、前記Graftベー
ス拡散層18は、NPN トランジスタのGraft ベース拡散層
に対応し、これらは同時に形成される。また、前記N+エ
ミッタ拡散層17は、NPN トランジスタのN+エミッタ領域
に対応し、これらは同時に形成される。
トランジスタのコレクタ領域のN+型埋め込み層に対応
し、これらは同時に形成される。また、前記ディープN+
領域13は、NPN トランジスタのコレクタ領域のディープ
N+領域に対応し、これらは同時に形成される。また、前
記P ウエル15は、NPN トランジスタのP ベース領域に対
応し、これらは同時に形成される。また、前記P+ベース
拡散層16は、NPN トランジスタのP+ベース領域に対応
し、これらは同時に形成される。また、前記Graftベー
ス拡散層18は、NPN トランジスタのGraft ベース拡散層
に対応し、これらは同時に形成される。また、前記N+エ
ミッタ拡散層17は、NPN トランジスタのN+エミッタ領域
に対応し、これらは同時に形成される。
【００２６】
【発明の効果】上述したように本発明の半導体装置によ
れば、バイポーラトランジスタとほぼ同一の基本構造を
有するツェナーダイオードをバイポーラトランジスタと
同一半導体チップ上に形成する際に、ホットキャリアに
よる酸化膜へのキャリアトラップがなく、ツェナー電圧
の経時的な変動がないツェナーダイオードを実現するこ
とができる。
れば、バイポーラトランジスタとほぼ同一の基本構造を
有するツェナーダイオードをバイポーラトランジスタと
同一半導体チップ上に形成する際に、ホットキャリアに
よる酸化膜へのキャリアトラップがなく、ツェナー電圧
の経時的な変動がないツェナーダイオードを実現するこ
とができる。
【図１】本発明の第１の実施形態に係る半導体装置に形
成されたツェナーダイオードの平面的なパターンレイア
ウトの一例を示す図。
成されたツェナーダイオードの平面的なパターンレイア
ウトの一例を示す図。
【図２】図１中のA-A'線に沿うツェナーダイオードの断
面構造の一例を示す図。
面構造の一例を示す図。
【図３】従来の半導体装置に形成されたツェナーダイオ
ードの断面構造の一例を示す図。
ードの断面構造の一例を示す図。
10…P 型の半導体基板、 11…N+型の埋め込み層、 12…N 型のエピタキシャル層、 13…ディープN+領域、 14…素子分離用のフィールド酸化膜、 15…P ウエル、 16…P+型のベース拡散層、 17…N+型のエミッタ拡散層、 18…Graft ベース拡散層、 19…絶縁膜（酸化膜）。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F082 AA11 BA04 BA11 BA27 BA47 BC01 BC11 EA02 GA02
Claims (3)
- 【請求項１】 バイポーラトランジスタおよびツェナー
ダイオードが同一半導体チップ上に形成された半導体装
置であって、 前記ツェナーダイオードは、 第１導電型のベース領域と、 前記ベース領域の表面に選択的に形成され、アノード電
極に連なる第１導電型のベース拡散層と、 前記ベース領域の表面で前記ベース拡散層から離れた位
置に選択的に形成された第２導電型のエミッタ拡散層
と、 前記エミッタ拡散層と前記ベース拡散層との間のベース
領域から離れた位置で前記エミッタ拡散層を貫通して前
記ベース領域の内部に達するように形成されて前記エミ
ッタ拡散層の底面でツェナー接合し、カソード電極に連
なる第１導電型のGraft ベース拡散層と、 前記ベース領域およびベース拡散層およびエミッタ拡散
層およびGraft ベース拡散層の表面に形成された絶縁膜
とを具備してなり、前記ツェナー接合部は前記絶縁膜に
接しないことを特徴とする半導体装置。 - 【請求項２】 前記ベース領域は、素子形成領域となる
N 型のエピタキシャル層の表層部に選択的に形成された
P ウエルであり、 前記ベース拡散層は、前記P ウエルの表面に選択的に形
成されたP+型のベース拡散層であり、 前記エミッタ拡散層は、前記P ウエルの表面に選択的に
形成されたN+型のエミッタ拡散層であり、 前記Graft ベース拡散層は、前記N+型のエミッタ拡散層
の表面からP ウエルを貫通してエピタキシャル層内に達
するように形成されていることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記P ウエルは、同一半導体チップ上に
形成されるNPN トランジスタのP ベース領域と同時に形
成され、前記P+型のベース拡散層およびGraft ベース拡
散層は、前記NPN トランジスタのP+型のベース領域と同
時に形成され、前記N+型のエミッタ拡散層は前記NPN ト
ランジスタのN+型のエミッタ領域と同時に形成されるこ
とを特徴とする請求項１または２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001095299A JP2002299465A (ja) | 2001-03-29 | 2001-03-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001095299A JP2002299465A (ja) | 2001-03-29 | 2001-03-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299465A true JP2002299465A (ja) | 2002-10-11 |
Family
ID=18949368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001095299A Pending JP2002299465A (ja) | 2001-03-29 | 2001-03-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002299465A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095826A (ja) * | 2005-09-27 | 2007-04-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US7863110B2 (en) | 2006-10-23 | 2011-01-04 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2016035950A (ja) * | 2014-08-01 | 2016-03-17 | 新電元工業株式会社 | 半導体装置 |
-
2001
- 2001-03-29 JP JP2001095299A patent/JP2002299465A/ja active Pending
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