DE4118451A1 - Logische schaltungsvorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine logische Schaltungsvorrichtung und im besonderen auf eine logische Schaltungsvorrichtung, die mit einer Schaltung zum Vergrößern einer Schaltgeschwindigkeit versehen ist.

Das Schaltbild in Fig. 4 zeigt den grundsätzlichen Aufbau einer BiCMOS logischen Schaltung, wie sie in der japanischen Offenlegungsschrift Nr. 59-11 034 offenbart ist. In der Figur ist der BiCMOS-logische Kreis so aufgebaut, daß ein durch einen Signaleingangseinschluß eingegebenes Signal invertiert und dann aus einem Signalausgangsanschluß ausgegeben wird. Dieser BiCMOS-logische Kreis besteht aus einem P-Kanal-MOS- Transistor 3 (nachfolgend als "PMOS-Transistor" bezeichnet), einem N-Kanal-MOS-Transistor 4 (nachfolgend als "NMOS-Transi­ stor" bezeichnet), npn-Bipolartransistoren 5 und 6 sowie Widerständen 7 und 8. Der PMOS-Transistor 3 und der NMOS- Transistor 4 sind in Reihe zwischen einer Spannungsquelle V_cc und einer Erde GND geschaltet und bilden einen sogenannten CMOS-Inverter. Der Widerstand 7 ist zwischen dem PMOS-Transi­ stor 3 und dem NMOS-Transistor 4 vorgesehen, und der Wider­ stand 8 ist zwischen dem NMOS-Transistor 4 und der Erde GND verbunden. Die Gates des PMOS-Transistors 3 und des NMOS- Transistors 4 sind mit dem Signaleingangsanschluß 1 verbun­ den. Eine Verbindungsstelle zwischen dem Widerstand 7 und dem NMOS-Transistor 4 ist mit dem Signalausgangsanschluß 2 ver­ bunden. Der Bipolartransistor 5 ist mit seinem Kollektor mit der Spannungsquelle V_cc verbunden, mit seinem Emitter mit dem Signalausgangsanschluß 2 verbunden und mit seiner Basis mit einer Verbindungsstelle zwischen dem PMOS-Transistor 3 und dem Widerstand 7 verbunden. Der Bipolartransistor 6 ist mit seinem Kollektor mit dem Signalausgangsanschluß 2 verbunden, mit seinem Emitter mit der Erde GND verbunden und mit seiner Basis mit einer Verbindungsstelle zwischen dem MMOS-Transi­ stor 4 und dem Widerstand 8 verbunden.

Die Schnittzeichnung in Fig. 5 verdeutlicht einen Teil der Schichtstruktur eines Halbleitersubstrates und des in Fig. 4 gezeigten BiCMOS-Logikkreises. Wie in Fig. 5 gezeigt, ist auf einer Oberfläche eines P-Typ-Halbleitersubstrats 10 eine N⁺- Störstellendiffusionsschicht 4d gebildet, die einen Drain des NMOS-Transistors 4 in Fig. 4 bildet, sowie eine N⁺-Störstel­ lendiffusionsschicht 4s, die einen Source bildet, mit einem dazwischenliegenden, vorbestimmten Abstand. Eine Gateelek­ trode 4g ist auf dem Halbleitersubstrat 10 mit einem zwi­ schenliegenden Isolationsfilm gebildet und ist in einem Be­ reich zwischen diesen Störstellendiffusionsschichten 4d und 4s angeordnet. Ebenfalls auf der Oberfläche des Halbleiter­ substrats 10 ist eine N⁺-Störstellendiffusionsschicht 6c ge­ bildet, die den Kollektor des in Fig. 4 gezeigten Bipolar­ transistors 6 bildet, eine die Basis bildende P⁺-Störstellen­ diffusionsschicht 6b sowie eine den Emitter bildende N⁺-Stör­ stellendiffusionsschicht 6e. Außerdem ist eine P⁺-Störstel­ lendiffusionsschicht 80, die den in Fig. 4 gezeigten Wider­ stand 8 bildet, auf der Oberfläche des Halbleitersubstrats 10 gebildet. Es wird angemerkt, daß ein dicker Isolationsfilm 11 vorgesehen ist, um den aus den Störstellendiffusionsschichten 6c, 6b und 6e bestehenden Bipolartransistor 6 und den aus der Störstellendiffusionsschicht 80 bestehenden Widerstand 8 zu trennen.

Die Fig. 6 zeigt ein Signalpulsdiagramm, das verdeutlicht, wie eine Ausgangsspannung V_out am Signalausgangsanschluß 2 entsprechend der Änderung einer Eingangsspannung V_in am Signaleingangsanschluß 1 des BiCMOS-Logikkreises nach Fig. 4 variiert. Jetzt wird unter Bezug auf Fig. 6 der Betrieb des in Fig. 4 gezeigten herkömmlichen Logikkreises beschrieben.

Vor einem Schaltbetrieb des Logikkreises befindet sich die Eingangsspannung V_in am Signaleingangsanschluß 1 auf "L"- Niveau. Der NMOS-Transistor 4 ist daher ausgeschaltet und der PMOS-Transistor eingeschaltet. Folglich ist der Signalaus­ gangsanschluß 2 über den Widerstand 4 und den PMOS-Transistor 3 mit der Spannungsquelle V_cc verbunden, und die Ausgangs­ spannung V_out am Signalausgangsanschluß ist daher auf "H"-Po­ tential.

Wenn die Eingangsspannung V_in am Signaleingangsanschluß 3 sich auf "H"-Niveau ändert, wird der NMOS-Transistor 4 einge­ schaltet und der PMOS-Transistor 3 ausgeschaltet. Folglich wird eine Ladung, die in einer mit dem Signalausgangsanschluß 2 verbundenen Lastkapazität (nicht gezeigt) gespeichert war, durch den NMOS-Transistor 4 und den Widerstand 8 nach Erde GND entladen (Periode t1).

Der oben entladene Strom fließt durch den Widerstand 8 zur Erde GND und bildet ebenfalls einen Basisstrom des Bipolar­ transistors 6, womit dieser eingeschaltet wird. Folglich wird durch eine große Stromtreiberwirkung des Bipolartransistors 6 die Ladung im Signalausgangsanschluß 2 schnell entladen (Periode t2).

Wenn sich das Potential am Signalausgangsanschluß 2 um einen gewissen Betrag reduziert, weisen die Anschlußspannungen des Widerstandes S einen kleineren Wert auf als eine Spannung zwischen Basis und Emitter, die zum Einschalten des Bipolar­ transistors 6 benötigt wird, so daß der Bipolartransistor 6 sich in einen AUS-Zustand bewegt. Danach wird eine verblei­ bende Ladung im Signalausgangsanschluß 2 durch den NMOS-Tran­ sistor 4 und den Widerstand 8 entladen (Periode t3). Die in der Basis des Bipolartransistors 6 angesammelte Ladung wird ebenfalls durch den Widerstand 8 in diese Periode t3 entla­ den.

Wie aus der obigen Beschreibung deutlich wird, führt der Wi­ derstand 8 in dem in Fig. 4 gezeigten Logikkreis zwei Funk­ tionen bei der Schaltoperation durch. Der Widerstand 8 lie­ fert den Strom des NMOS-Transistors 4 an die Basis des Bipo­ lartransistors 6 während einer Anfangsphase im Schaltungsbe­ trieb, und entlädt ebenfalls die verbleibende Ladung im Si­ gnalausgangsanschluß 2 sowie die Basisladung im Bipolartran­ sistor 6 während einer späteren Phase im Schaltbetrieb. Be­ züglich der ersten Funktion ist ein höherer Wert des Wider­ stands 8 im Hinblick auf eine höhere Geschwindigkeit des Schaltbetriebs vorzuziehen, da der höhere Widerstand des Widerstands 8 einen größeren Basisstrom für den Bipolartran­ sistor 6 schaffen kann. Andererseits ist bezüglich der zwei­ ten Funktion ein niedriger Wert des Widerstands 8 wünschens­ wert, da der niedrigere Widerstand die Entladezeit der im Signalausgangsanschluß 2 verbliebenen Ladung und der Basisla­ dung des Bipolartransistors 6 verkürzen kann. Wie oben be­ schrieben ist also der Widerstandswert des Widerstands 8 vor­ zugsweise hoch während der ersten Stufe des Schaltbetriebs und niedrig während der späteren Stufe. Diese Punkte wurden beim Design der in Fig. 4 gezeigten herkömmlichen Schaltung berücksichtigt, in welcher der Widerstand einen voraus­ berechneten Widerstandswert aufweist, der im Durchschnitt die größte Geschwindigkeit im Schaltbetrieb erreicht. Selbst wenn allerdings der Widerstand 8 auf einen derartigen Widerstands­ wert gesetzt wird, kann dieser nicht immer einen optimalen Wert für jede Betriebsbedingung der Schaltung annehmen, da der Widerstand 8 ein fixer Widerstand ist. Folglich weist die in Fig. 4 gezeigte herkömmliche logische Schaltung immer noch einen Nachteil bezüglich der Geschwindigkeit einer Schaltope­ ration auf.

Wie in Fig. 5 gezeigt, ist es bei dem herkörmlichen BiCMOS­ logischen Schaltkreis notwendig, einen Bereich zur Bildung des Bipolartransistors 6 und für den Widerstand 8 voneinander zu trennen, wodurch eine Schaltungsfläche unvorteilhaft ver­ größert wird. Dieses ist dadurch bedingt, daß der Wider­ standswert des Widerstands 8 streng den aus der oben be­ schriebenen Berechnung erhaltenen Opitmalwert einhalten muß, und daher muß eine Änderung des Widerstandswertes des Wider­ stands 8, die durch eine Beeinflussung der P⁺-Störstellen­ schicht 80 durch den den Bipolartransistor bildenden Störstellendiffusionsbereich bewirkt werden kann, zu verhindern.

Ziel der Erfindung ist es, eine logische Schaltungsvorrich­ tung zu schaffen, bei der eine Geschwindigkeit der Schaltope­ ration vergrößert wird.

Eine logische Schaltungsvorrichtung soll geschaffen werden, in welcher ein Widerstandswert eines zu einer Hochgeschwin­ digkeitsschaltoperation beitragenden Widerstandswert stets auf einem optimalen Wert gehalten wird, unabhängig von einer Änderung der Betriebsbedingungen der Schaltung.

Ferner soll eine logische Schaltungsvorrichtung geschaffen werden, bei der eine durch die Schaltung belegte Fläche ge­ ringer ist als bei der herkömmlichen integrierten Halbleiter­ schaltung.

Eine erfindungsgemäße logische Schaltungsvorrichtung umfaßt eine zwischen einem Signaleingang und einem Signalausgang vorgesehene logische Verarbeitungsvorrichtung zum Durchführen eines vorbestimmten logischen Verarbeitungsprozesses sowie eine Geschwindigkeitsvergrößerungsvorrichtung zum Vergrößern einer Änderungsgeschwindigkeit eines Potentials am Signalaus­ gang entsprechend einer Änderung eines Ausgangssignals der logischen Verarbeitungsvorrichtung. Die Geschwindigkeitserhöhungsvorrichtung umfaßt eine Schaltvor­ richtung und eine variable Widerstandsvorrichtung. Die Schaltvorrichtung umfaßt einen Steueranschluß zum Empfangen eines Steuersignals der logischen Verarbeitungsvorrichtung und ist so angeschlossen, daß sie gesteuert durch das Steuer­ signal ein- und ausgeschaltet werden kann, und daß sie einen Strompfad zwischen dem Signalausgang und einer Referenzpoten­ tialquelle bildet, wenn sie eingeschaltet ist. Die variable Widerstandsvorrichtung ist zwischen dem Steueranschluß der Schaltervorrichtung und der Referenzpotentialquelle verbunden und weist einen Widerstandswert auf, der entsprechend dem Po­ tential am Signalausgang variiert.

Entsprechend dieser Erfindung ändert sich der Widerstandswert der variablen Widerstandsvorrichtung entsprechend dem Poten­ tial am Signalausgangsanschluß, und das an den Steueranschluß der Schaltervorrichtung angelegte Steuersignal wird durch die Änderung des Widerstands der variablen Widerstandsvorrichtung gesteuert. Das bedeutet, daß der Widerstandswert der vari­ ablen Widerstandsvorrichtung entsprechend der Änderung der Schaltungsbedingung während des Schaltbetriebs der logischen Schaltungsvorrichtung variiert und stets auf dem optimalen Wert gehalten wird. Folglich wird eine beschleunigte Schalt­ operation erreicht.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Schaltbild mit dem Aufbau einer Aus­ führungsform der Erfindung;

Fig. 2 eine Schnittzeichnung mit den Schicht­ strukturen auf einem Halbleitersubstrat für einen wesentlichen Teil der in Fig. 1 gezeigten Ausführungsform;

Fig. 3 ein den Aufbau einer weiteren Ausfüh­ rungsform dieser Erfindung darstellendes Schaltbild;

Fig. 4 ein Schaltbild mit dem Aufbau einer her­ körmlichen logischen Schaltungsvorrich­ tung;

Fig. 5 eine Schnittzeichnung, die die Schicht­ strukturen auf einem Halbleitersubstrat in einem Teil des in Fig. 4 gezeigten herkömmlichen Schaltkreises verdeutlicht; und

Fig. 6 ein Spannungssignaldiagramm, das eine Än­ derung einer Ausgangsspannung in Abhän­ gigkeit von einer Änderung einer Ein­ gangsspannung bei einem in Fig. 4 gezeig­ ten herkömmlichen Schaltkreis illu­ striert.

Fig. 1 zeigt ein Schaltbild mit dem Aufbau einer Ausführungs­ form der Erfindung. Eine in Fig. 1 gezeigte logische Schal­ tungsvorrichtung ist mit einer variablen Widerstandsvorrich­ tung wie einem sogenannten Pinch-Widerstand 12 anstelle des Widerstands 8 bei der in Fig. 4 gezeigten herkömmlichen Schaltung versehen. Dieser Pinch-Widerstand 12 weist einen Widerstandswert-Steueranschluß 12e auf und ist so angepaßt, daß sein Widerstandswert entsprechend einer an diesen Steuer­ anschluß 12e angelegten Spannung variiert. Der Widerstands­ steueranschluß 12e ist mit einem Signalausgangsanschluß 2 verbunden. Der andere Aufbau entspricht dem in Fig. 4 gezeig­ ten herkömmlichen Schaltkreis. Entsprechende Teile tragen identische Bezugszeichen und werden nachfolgend nicht be­ schrieben.

Die Fig. 2 ist eine Schnittansicht und verdeutlich Schicht­ strukturen auf einem Halbleitersubstrat für einen wesentlichen Teil der in Fig. 1 gezeigten Ausführungsform. In dieser Figur besteht der Pinch-Widerstand 12 von Fig. 1 aus einer P⁺-Störstellendiffusionsschicht 12r, die auf einer Oberfläche des Halbleitersubstrates 10 gebildet ist, sowie einer N⁺-Störstellendiffusionsschicht 12e, die in diese P⁺- Störstellendiffusionsschicht 12r eingeformt ist. Dei P⁺-Stör­ stellendiffusionsschicht 12r bildet einen Strompfad im Pinch- Widerstand 12 und wird daher als leitende Widerstandsschicht 12r bezeichnet. Die N⁺-Störstellendiffusionsschicht 12e ent­ spricht dem Widerstandswertsteueranschluß 12e in Fig. 1 und wird daher als Widerstandssteuerschicht 12e bezeichnet. Die Widerstandssteuerschicht 12e ist mit einem Signalausgangsan­ schluß 2 verbunden. Der so aufgebaute Pinch-Widerstand 12 weist die gleiche Struktur wie ein P-Typ-Flächen-Feld­ effekttransistor (PJFET) auf, dessen Widerstand in Abhängig­ keit des Wertes einer an die Widerstandssteuerschicht 12e an­ gelegten Spannung variiert. Das bedeutet, daß, wenn die an die Widerstandssteuerschicht 12e angelegte Spannung des Si­ gnalausgangsanschlusses 2 hoch ist, sich eine Verarmungszone in der leitenden Widerstandsschicht 12r vergrößert, wodurch sich der Widerstandswert der leitenden Widerstandsschicht 12r vergrößert. Wenn andererseits die an die Widerstandssteuer­ schicht 12e durch den Signalausgangsanschluß 2 angelegte Spannung niedrig ist, verringert sich die Verarmungszone in der leitenden Widerstandsschicht, wodurch der Widerstandswert der leitenden Widerstandsschicht 12r sich verringert. Der Pinch-Widerstand 12 ist nicht vom Bipolartransistor 6 ge­ trennt, sondern ist an einem Endbereich 12a der leitenden Wi­ derstandsschicht 12 mit dem P⁺-Störstellenbereich 6b ange­ schmolzen, der eine Basisschicht des Bipolartransistors 6 bildet. Das bedeutet, daß die Basis 6b des Bipolartransistors 6 und die leitende Widerstandsschicht 12r als eine integrale Störstellendiffusionsschicht gebildet sind. Mit anderen Wor­ ten, ein verlängerter Bereich der Basisschicht 6b bildet die leitende Widerstandsschicht 12r. Die leitende Widerstands­ schicht 12r ist am anderen Ende 12b mit der Erde GND verbun­ den. Andere Strukturen entsprechen der Schichtstruktur der in Fig. 5 gezeigten herkömmlichen Schaltung.

Wie oben beschrieben ist es nicht notwendig, die Bereiche der Bildung des Pinch-Widerstandes 12 und des Bipolartransistors 6 voneinander auf dem Halbleitersubstrat 10 bei dieser Aus­ führungsform zu trennen, und daher kann die von der Schaltung benötigte Fläche klein sein. Dies wird durch die Tatsache be­ wirkt, daß der Widerstandswert des Pinchwiderstandes 12 sich ständig ändert, um den Optimalwert entsprechend der an die Widerstandssteuerschicht 12e angelegten Spannung zu erhalten, und daher ist es nicht notwendig, strikt den Widerstand auf einem vorberechneten Wert zu halten, wie es bei der herkömm­ lichen Schaltung in Fig. 4 der Fall war.

Der Betrieb der in den Fig. 1 und 2 gezeigten Ausführungsfor­ men wird im folgenden beschrieben. Der Pinch-Widerstand 12 weist, wie oben beschrieben, einen Aufbau ähnlich dem eines PJFET auf und kann seinen eigenen Widerstand durch die als Gate wirkende Widerstandssteuerschicht 12e steuern. Dieser Widerstand hat einen höheren Wert, wenn eine höhere Spannung an den Widerstandssteueranschluß 12e angelegt wird, begründet durch die Eigenschaften des PJET, und hat einen entsprechend niedrigeren Wert, wenn eine niedrigere Spannung dort angelegt wird. Beim Schaltbetrieb, bei welchem die Ausgangsspannng V_out am Signalausgangsanschluß 2 sich von "H"-Niveau auf "L"- Niveau bewegt, weist die Ausgangsspannung V_out das hohe Potential während einer ersten Stufe im Schaltbetrieb auf. Dadurch ist der Widerstandswert des Pinch-Widerstandes 12 hoch während dieser ersten Stufe des Schaltbetriebes. Der Pinch-Widerstand 12 kann daher einen großen Strom an die Basis des Bipolartransistors 6 anlegen, um eine Treiberwir­ kung des Bipolartransistors zu vergrößern. Während einer spä­ teren Stufe im Schaltbetrieb weist die Ausgangsspannung V_out am Signalausgangsanschluß 2 das niedrige Potential auf, und daher hat der Pinch-Widerstand 12 einen niedrigen Wider­ standswert. Der Pinch-Widerstand 12 kann daher schnell die verbleibende Ladung im Signalausganganschluß 2 und die Basis­ ladung im Bipolartransistor 6 entladen. Wie oben beschrieben, ist der Widerstandswert des Pinchwiderstandes 12 stets auf dem Optimalwert entsprechend dem Betriebszustand des Logik­ kreises. Der Logikkreis dieser Ausführungsform kann daher einen schnelleren Schaltvorgang durchführen als der herkömm­ liche, in Fig. 4 gezeigte Schaltkreis.

Obwohl die oben beschriebene Ausführungsform einen Logikkreis aufweist, der einen CMOS-Inverter bildet, kann der Logikkreis aus anderen Strukturen bestehen, wie einem NAND-Kreis oder NOR-Kreis, die andere logische Verarbeitungsverfahren durch­ führen. Die Fig. 3 zeigt als Beispiel eine weitere Ausfüh­ rungsform, in welcher der Logikkreis aus einem NAND-Kreis be­ steht.

Der Logikkreis bei der in Fig. 3 gezeigten Ausführungsform ist so geschaltet, daß er eine NAND-Operation von Eingangssi­ gnalen durchführt, die durch eine Mehrzahl von Signalein­ gangsanschlüssen 1a und 1b angelegt werden (nur zwei sind in der Figur gezeigt), und daß er ein Ergebnis aus dem Signal­ ausgangsanschluß 2 ausgibt. Zu diesem Zweck ist der Si­ gnaleingangsanschluß 1a einem PMOS-Transistor 3a und einem NMOS-Transistor 4a zugeordnet, und der Signaleingangsanschluß 1b ist einem PMOS-Transistor 3b und einem NMOS-Transistor 4b zugeordnet. Die PMOS-Transistoren 3a und 3b sind parallel ge­ schaltet, und eine ihrer gemeinsamen Verbindungsstellen ist mit der Versorgungsspannung V_cc verbunden. Der andere gemein­ same Verbindungspunkt ist mit der Basis des Bipolartransi­ stors 5 verbunden und ebenfalls durch den Widerstand 7 mit dem Signalausgangsanschluß 2 verbunden. Die NMOS-Transistoren 4a und 4b sind in Reihe geschaltet und sind zwischen dem Signalausgangsanschluß 2 und der Basis des Bipolartransistors 6 geschaltet. Der Pinch-Widerstand 12 ist zwischen der Basis des Bipolartransistors und Masse GND geschaltet. Die Gates des PMOS-Transistors 3a und des NMOS-Transistors 4a sind mit dem entsprechenden Signaleingangsanschluß 1a verbunden. Die Gates des PMOS-Transistors 3b und des NMOS-Transistors 4b sind mit dem entsprechenden Signaleingangsanschluß 1b verbun­ den.

Der Pinch-Widerstand 12 und der Bipolartransistor 6, die Be­ standteil der in Fig. 3 beschriebenen Ausführungsform mit der erwähnten Struktur sind, arbeiten auf dieselbe Weise wie bei der Ausführungsform in Fig. 1. Der Betrieb der NAND-Schaltung ist ebenfalls bekannt. Der Betrieb der in Fig. 3 gezeigten Ausführungsform wird daher nicht beschrieben.

Wie oben beschrieben wurde, wird der Widerstandswert des va­ riablen Widerstandes zum Steuern des an den Steueranschluß der Schaltervorrichtung angelegten Steuersignals stets auf den Optimalwert entsprechend dem Potential am Ausgangsan­ schluß gesetzt. Die Geschwindigkeit des Schaltbetriebs kann daher vergrößert werden, verglichen mit der herkömmlichen logischen Schaltungsvorrichtung.

Claims (11)

1. Logische Schaltungsvorrichtung zum Durchführen eines vorbe­ stimmten logischen Verarbeitungsvorgangs eines an einen Si­ gnaleingang (1; 1a, 1b) angelegten Signals und zum Anlegen ei­ nes verarbeiteten Signals an einen Signalausgang (2), mit
einer zwischen dem Signaleingang (1; 1a, 1b) und dem Signal­ ausgang (2) vorgesehenen logischen Verarbeitungsvorrichtung (3 und 4; 3a, 3b, 4a, 4b) zum Durchführen des vorbestimmten logi­ schen Verarbeitungsvorgangs,
einer Geschwindigkeits-Erhöhungseinrichtung (6, 12) zum Ver­ größern einer Potentialänderungsgeschwindigkeit am Signalaus­ gang (2) entsprechend einer Änderung eines Ausgangssignals der logischen Verarbeitungsvorrichtung (3 und 4; 3a, 3b, 4a, 4b),
wobei die Geschwindigkeits-Erhöhungseinrichtung (6, 12),
eine Schaltvorrichtung (6) mit einem Steueranschluß zum Emp­ fangen eines Steuersignals der logischen Verarbeitungsvorrich­ tung (3 und 4; 3a, 3b, 4a, 4b) umfaßt, die durch Steuerung des Steuersignals ein- und ausgeschaltet wird und die, wenn sie eingeschaltet ist, einen Strompfad zwischen dem Signalausgang (2) und einer ersten Referenzpotentialquelle (GND) bildet,
sowie eine veränderliche Widerstandsvorrichtung (12) umfaßt, die zwischen dem Steueranschluß der Schaltvorrichtung (6) und der Referenzpotentialquelle (GND) geschaltet ist und die einen Widerstandswert aufweist, der sich entsprechend dem Potential am Signalausgang (2) ändert,
und das an den Steueranschluß der Schaltvorrichtung (6) ange­ legte Steuersignal in Abhängigkeit von der Änderung des Wider­ standswerts der veränderlichen Widerstandsvorrichtung (12) ge­ steuert wird.

2. Logische Schaltungsvorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Schaltvorrichtung ein Bipolartransistor (6) ist, der zwischen dem Signalausgangsanschluß (2) und der ersten Referenzpotentialquelle (GND) angeordnet ist und der eine Basis aufweist, an die das Steuersignal angelegt wird.

3. Logische Schaltungsvorrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß die veränderliche Widerstandsvor­ richtung ein Pinch-Widerstand (12) ist.

4. Logische Schaltungsvorrichtung nach Anspruch 3, dadurch ge­ kennzeichnet, daß
die logische Schaltungsvorrichtung auf einem Halbleitersub­ strat (10) gebildet ist,
der Bipolartransistor (6) eine auf dem Halbleitersubstrat (10) gebildete Basisschicht (6b), Emitterschicht (6e) und Kollek­ torschicht (6c) aufweist,
der Pinch-Widerstand (12) eine auf dem Halbleitersubstrat (10) gebildete leitende Widerstandsschicht (12r) aufweist, und
eine Widerstands-Steuerschicht (12e) aufweist, die in die lei­ tende Widerstandsschicht (12r) eingeformt ist, zum Steuern des Widerstandswerts der leitenden Widerstandsschicht (12r) durch Vergrößern oder Verkleinern einer Verarmungszone in der lei­ tenden Widerstandsschicht (12r) entsprechend einer durch den Signalausgangsanschluß (2) angelegten Spannung,
wobei die Basisschicht (6b) und die leitende Widerstands­ schicht (12r) vom selben Leitungstyp sind und miteinander elektrisch verbunden sind.

5. Logische Schaltungsvorrichtung nach Anspruch 4, dadurch ge­ kennzeichnet, daß die Basisschicht (6b) und die leitende Wi­ derstandsschicht (12r) aus einer einteiligen Störstellendiffu­ sionsschicht gebildet sind.

6. Logische Schaltungsvorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die logische Verarbeitungs­ vorrichtung (3 und 4; 3a, 3b, 4a, 4b) ein CMOS Inverter ist.

7. Logische Schaltungsvorrichtung nach Anspruch 6, dadurch ge­ kennzeichnet, daß der CMOS Inverter
einen zwischen einer zweiten Referenzpotentialquelle (V_cc) und dem Signalausgang (2) vorgesehenen P-Kanal MOS Transistor (3) und
einen zwischen dem Signalausgang (2) und dem Steueranschluß der Schaltvorrichtung (6) vorgesehenen N-Kanal MOS Transistor (4) aufweist,
und die jeweiligen Gates des P-Kanal MOS Transistors (3) und des N-Kanal MOS Transistors (4) mit dem Signaleingang (1) ver­ bunden sind.

8. Logische Schaltungsvorrichtung nach Anspruch 6 oder 7, da­ durch gekennzeichnet, daß die Schaltvorrichtung (6) zum Bilden eines Entladepfades für den Signalausgang (2) eingeschaltet wird, wenn sich ein Ausgangspotential des CMOS Inverters von logisch High ("H") auf logisch Low ("L") ändert.

9. Logische Schaltungsvorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die logische Verarbeitungs­ vorrichtung ein NAND Kreis ist, zum Durchführen einer NAND Operation auf eine Mehrzahl von Signalen, die von einer Mehr­ zahl von Signaleingängen bereitgestellt werden (1a und 1b).

10. Logische Schaltungsvorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der NAND Kreis
eine Mehrzahl von P-Kanal MOS Transistoren (3a und 3b) auf­ weist, die parallel zwischen einer zweiten Referenzpotential­ quelle (V_cc) und dem Signalausgang (2) vorgesehen sind, und
eine Mehrzahl von N-Kanal MOS Transistoren (4a und 4b) auf­ weist, die in Reihe zwischen dem Signalausgang (2) und dem Steueranschluß der Schaltvorrichtung (6) vorgesehen sind,
die P-Kanal MOS Transistoren (3a und 3b) und die N-Kanal MOS Transistoren (4a und 4b) Gates aufweisen und
die Gates der entsprechenden P-Kanal und N-Kanal MOS Transi­ storen gemeinsam mit den jeweils zugehörigen Signaleingängen (1a und 1b) verbunden sind.

11. Logische Schaltungsvorrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Schaltvorrichtung (6) zum Bil­ den eines Entladepfades für den Signalausgang (2) einge­ schaltet wird, wenn sich ein Ausgangspotential des NAND Krei­ ses von hohem Pegel ("H") auf niedrigen Pegel ("L") ändert.