JPH0683057B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特に、CMOSトラン
ジスタ及びバイポーラトランジスタからなる高速で低消
費電力の半導体集積回路装置に関する。

〔従来の技術〕

従来のCMOSトランジスタのみを使用した論理回路を第１
図に示す。ここでは２入力NANDについて示す。

この２入力NAND回路は２つの並列接続されたPMOSトラン
ジスタ200,201と２つの直列接続されたNMOSトランジス
タ202,203とから構成される。入力204と205が共に“1"
レベルであるとNMOSトランジスタ202,203がオン状態に
なり、PMOSトランジスタ200,201はオフ状態になる。し
たがつて出力206は“0"レベルとなる。入力204あるいは
205のどちらか一方が“0"レベルであるとPMOSトランジ
スタ201あるいは200のどちらか一方がオン状態になり、
NMOSトランジスタ202あるいは203のどちらか一方がオフ
状態になる。したがつて出力206は“1"レベルとなる。
この動作で判るように入力レベルが“1"か“0"レベルに
決まると電源207から接地までに導電パスを作ることは
ない。故にCMOS回路は低消費電力という特長を有してい
る。しかしMOSトランジスタの伝達コンダクタンスがバ
イポーラトランジスタに比して小さいため、負荷容量が
大きいとその充放電に時間がかかり、スピードが遅くな
る欠点があつた。

第２図は従来のバイポーラトランジスタのみにより２入
力NAND回路を示す。

この２入力NAND回路はマルチエミツタのNPNトランジス
タ（以後NPNと略す）300,NPN301,302,303、ダイオード3
04、それに抵抗305,306,307,308から構成される。入力3
09,310が共に“1"レベルの時、NPN300のベース、エミツ
タ接合は逆バイアスされるので、抵抗305に流れるベー
ス流はNPN301のベース電流となる。したがつてNPN301は
オンとなり、抵抗307の非接地側端子電位が上昇しNPN30
3はオンとなるので出力311は“0"レベルとなる。なお、
この時、抵抗306の電源312と反対側の端子電位が低下す
るのでNPN302はオフとなる。一方、入力309,310のうち
どちらかが“0"レベルの時はNPN300のベース、エミツタ
接合に順バイアスされ抵抗305を流れるベース電流は大
部分入力309または310に流れ込むのでNPN300は飽和状態
となる。したがつてNPN301のベースへは入力309または3
10の“0"レベルがほぼそのまま伝達され、NPN301はオフ
となるので、NPN303がオフとなる。一方抵抗306の電源3
12と反対側の端子の電位が上昇するのでNPN302がオンに
なり、NPN302のエミツタ電流が負荷を充電し、出力311
は“1"レベルとなる。

この様なバイポーラトランジスタ回路では、大きな電流
を低インピーダンス回路に流し込んだり、流し出したり
するので消費電力が大きい欠点がある。集積度に関して
もバイポーラトランジスタ回路はCMOS回路に比べてかな
り劣る。一方、スピードは高い伝達コンダクタンス特性
のため速いという特徴を有している。

〔発明が解決しようとする課題〕

以上述べてきたCMOS回路、バイポーラ回路の欠点を補う
ために、第３図に示すようなインバータ回路が知られて
いる。このインバータはPMOS50,NMOS51,PNPトランジス
タ（以下PNPと略す）54から成る。入力55が“0"レベル
の時、PMOS50はオンとなりNMOS51はオフとなる。したが
つてNPN53とPNP54のベース電位が上昇し、NPN53はオン
となりPNP54はオフとなり、出力56は“1"レベルとな
る。入力55が“1"レベルの時、PMOS50はオフとなりNMOS
51はオンとなる。したがつてNPN53とPNP54のベース電位
が低下し、NPN53はオフとなりPNP54はオンとなり、出力
56は“0"レベルとなる。

しかし、バイポーラトランジスタの１つにPNP54を用い
ているため、出力信号56の立下りが遅くなるという欠点
があつた。これは、PNPはNPNよりも、電流増幅率等の性
能が落ちるためである。

また、IEEE Trans Electron,Devices vol.ED−16,No.1
1,Nov.1969,p945〜951のFig.8には、第14図に示す様な
インバータ回路が記載されている。

このインバータ回路はPMOSトランジスタ401,NMOSトラン
ジスタ402,第１のNPNトランジスタ501,第２のNPNトラン
ジスタ502から構成される。

このインバータ回路では第１及び第２のNPN501,502がオ
フになるとき、ベースに蓄積した寄生電荷を強制的に抜
取る手段がないため該NPN501,502がオフに切換わる時間
が長くなる。そのため第1,第２のNPN501,502がともにオ
ンとなる状態が長く続き、消費電力が増加するだけでな
くスイツチング時間も遅くなる。

さらに、上記文献のFig.10には、第15図に示す様なイン
バータ回路が記載されている。第15図のインバータ回路
は、第14図のインバータ回路に、NMOSトランジスタ403
及びPMOSトランジスタ404を設けた構成となつている。N
MOS403は第１のNPN501がオンからオフになるとき、ベー
スに蓄積した寄生電荷を強制的に抜取る手段であり、PM
OS404は第２のNPN502がオンからオフになるとき、ベー
スに蓄積した寄生電荷を強制的に抜取る手段であり、こ
れらによつて第14図のインバータ回路よりは、若干、高
速性が得られるが、NMOS403とPMOS404のゲートが共に入
力INに接続されるので入力容量が大きくなり、回路の高
速性が得られないという問題がある。また、PMOSトラン
ジスタ404は、入力レベルが“0"でオン状態になるが、
このときのPMOS404のゲート・ソース間の電位は、第２
のNPN502の1V_BE（例えば、Siの場合は約0.7V）のみであ
るので、PMOS404のドレイン電流I_Dは殆んど流れず、第
２のNPN502のベースに蓄積した寄生電荷は、放電され
ず、回路の高速性が得られないという問題点も有する。

また、米国特許第4,301,383号には、第16図に示す様な
バツフア回路が記載されている。

PMOS601,603,605,NMOS602,604,NPN701,702で構成される
回路であるが、PMOS601,NMOS602で構成される第１のイ
ンバータ回路の後段に、PMOS603,NMOS604で構成される
第２のインバータ回路があり、NPN702は２段のインバー
タ回路を介して駆動されることになり、遅延が生じて、
回路全体としての高速性が得られないという問題点を有
する。

本発明の目的は、以上述べてきたCMOS回路、バイポーラ
トランジスタ回路の欠点を補い、電界効果トランジスタ
及びバイポーラトランジスタからなる高速で低消費電力
の半導体集積回路装置を提供するにある。

〔課題を解決するための手段〕

本発明は、CMOS回路の低消費電力特性及びバイポーラ回
路の高スピード特性に着目し、両ゲートを組合せた複合
回路により高速で低消費電力の回路を得ようとするもの
である。

そのため、TTLゲートで行われているような２個のNPNト
ランジスタを電源端子と接地端子間に直列接続したいわ
ゆるトーテムポール型出力段とCMOS回路からなる論理回
路、バイポーラトランジスタを駆動する回路から成り、
該駆動回路の相補出力を該出力段のバイポーラトランジ
スタのベースに供給することにより、高入力インピーダ
ンス、低出力インピーダンス回路を実現する。この場
合、MOSトランジスタとNPNトランジスタはダーリントン
接続され、大きな伝達コンダクタンスを得ることができ
る。

本発明の第１の特徴とするところは、一方導電型のコレ
クタと他方導電型のベースと一方導電型のエミツタとを
有し、コレクタ・エミツタ電流路が第１の電源端子と出
力端子とに接続される第１のバイポーラトランジスタ
と、一方導電型のコレクタと他方導電型のベースと一方
導電型のエミツタとを有し、コレクタ・エミツタ電流路
が上記出力端子と第２の電源端子とに接続される第２の
バイポーラトランジスタと、少なくとも一つの入力端子
に印加される入力信号に応答して、上記第１の電源端子
と上記第１のバイポーラトランジスタのベースとの間に
配置された少なくとも一つの他方導電型電界効果トラン
ジスタと、上記入力端子に印加される上記入力信号に応
答して、上記出力端子と上記第２のバイポーラトランジ
スタのベースとの間に配置された少なくとも一つの一方
導電型電界効果トランジスタと、上記第１のバイポーラ
トランジスタのベースと上記出力端子との間に接続され
る第１の抵抗と上記第２のバイポーラトランジスタのベ
ースと上記第２の電源端子との間に接続される第２の抵
抗とを具備することにある。

本発明の第２の特徴とするところは、一方導電型のコレ
クタと他方導電型のベースと一方導電型のエミツタとを
有し、コレクタ・エミツタ電流路が第１の電源端子と出
力端子とに接続される第１のバイポーラトランジスタ
と、一方導電型のコレクタと他方導電型のベースと一方
導電型のエミツタとを有し、コレクタ・エミツタ電流路
が上記出力端子と第２の電源端子とに接続される第２の
バイポーラトランジスタと、少なくとも一つの入力端子
に印加される入力信号に応答して、上記第１の電源端子
と上記第１のバイポーラトランジスタのベースとの間に
配置された少なくとも一つの他方導電型電界効果トラン
ジスタと、上記入力端子に印加される上記入力信号に応
答して、上記出力端子と上記第２のバイポーラトランジ
スタのベースとの間に配置された少なくとも一つの第１
の一方導電型電界効果トランジスタと、上記入力端子に
印加される上記入力信号に応答して、上記第１のバイポ
ーラトランジスタのベースから蓄積電荷を引き抜く少な
くとも一つの第２の一方導電型電界効果トランジスタ
と、上記第２のバイポーラトランジスタのベースと上記
第２の電源端子との間に接続される抵抗とを具備するこ
とにある。

〔実施例〕

以下、本発明を実施例によつて詳細に説明する。

（実施例１） 第４図は、トーテムポール出力形インバータ回路を示
す。

第４図に於いて、14は、コレクタが電源端子１に、エミ
ツタが出力端子17に接続される第１のNPNバイポーラト
ランジスタ（以下単に第１のNPNと称す）、15は、コレ
クタが出力端子17に、エミツタが接地電位GNDである固
定電位端子に接続される第２のNPNのバイポーラトラン
ジスタ（以下単に第２のNPNと称す）、10は、ゲートが
入力端子16に、ソース及びドレインがそれぞれ第１のNP
Nのコレクタとベースとに接続されるＰ型絶縁ゲート電
界効果トランジスタ（以下単にPMOSと称す）、11は、ゲ
ートが入力端子16に、ドレイン及びソースが第２のNPN
のコレクタとベースとに接続されるＮ型絶縁ゲート電界
効果トランジスタ（以下単にNMOSと称す）、12及び13
は、第1,第２のNPNのベースとエミツタとの間に設けら
れる抵抗である。

表１は本実施例の論理動作を示すものである。

入力16が“0"レベルの時、PMOS10がオンとなりNMOS11が
オフとなる。したがつて第１のNPN14のベース電位が上
昇し、第１のNPN14はオンとなる。このとき、NMOS11が
オフとなるので第２のNPNのベース15への電流の供給が
止るとともに、第２のNPN15のベース及びNMOS11に蓄積
された蓄積電荷が抵抗13を介して接地電位GNDへ抜取ら
れるので、第２のNPN15は急速にオフになる。

したがつて、第１のNPN14のエミツタ電流は図示しない
容量性負荷を充電し出力17は急速に“1"レベルとなる。

入力16が“1"レベルの時、PMOS10がオフとなりNMOS11が
オンとなる。このとき、PMOS10がオフとなるので第１の
NPN14のベースへの電流の供給が止まるとともに、第１
のNPN14のベース及びPMOS10に蓄積された蓄積電荷が抵
抗12,NMOS11,NPN15,抵抗13を介して接地電位GNDへ抜取
られるので、第１のNPN14は急速にオフになる。また、N
MOS11がオンとなり、ドレインとソースとの間が短絡さ
れるので、第２のNPN15のベースには出力17からの電流
と、前述した様な第１のNPN14のベース及びPMOS10に蓄
積された蓄積電荷の電流とが共に供給され、第２のNPN1
5は急速にオンとなる。したがつて、出力17は急速に
“0"レベルとなる。

ここで、抵抗12の働きについて更に述べる。前述した様
に抵抗12は、PMOS10及び第１のNPN14がオンからオフに
切換るとき、PMOS10及び第１のNPN14のベースに蓄積さ
れた蓄積電荷を抜取り、第１のNPN14を急速にオフさせ
る働きと、この抜取つた電荷をオンとなつたNMOS11を介
して第２のNPNのベースに供給して、第２のNPNを急速に
オンさせる働きとを持つ。

さらに、抵抗12がPMOS10のドレインとNMOS11のドレイン
との間に設けられているので、電源端子１と接地電位GN
Dとの間に導電パスが生じることなく、低消費電力が達
成できる。つまり、仮に抵抗12がPMOS10のドレインとGN
Dとを接続する様に設けられた場合、入力16が“0"レベ
ルのとき、電源端子１とGNDとの間に導電パスが生じ、
常に電流が流れ、消費電力が大きくなるが本実施例では
導電パスが生じない。

また、本実施例に於いては、抵抗12が出力端子17にも接
続されていることによつて、入力16が“0"レベルのと
き、PMOS10と抵抗12とを介して、出力17の電位を電源端
子１の電位の近くまで上昇させることができ、出力のフ
ル振幅化が図れノイズマージンを十分確保できる。

次に抵抗13の働きについて更に述べる。前述した様に、
抵抗13はNMOS11及び第２のNPN15がオンからオフに切換
るとき、NMOS11及び第２のNPN15のベースに蓄積された
蓄積電荷を抜取り、第２のNPN15を急速にオフさせる働
きを持つ。更に本実施例に於いては、入力16が“1"レベ
ルのとき抵抗13とNMOS11とを介して、出力17を“0"レベ
ルの近くまで下降させることができ、出力のフル振幅化
が図れ、ノイズマージンを十分確保できる。

また、本実施例に於いては、バイポーラトランジスタは
NPNトランジスタのみを使用するので、スイツチング特
性を一致させやすい。

また、本実施例によれば、電流増幅率が低いPNPトラン
ジスタを使用していないので、出力信号の立下りが遅く
なることはなくなり、高速動作可能である。

（実施例２） 第５図は本発明の第２の実施例となる２入力NAND回路で
ある。

第５図に於いて、26は、コレクタが電源端子１に、エミ
ツタが出力端子29が接続される第１のNPN、27は、コレ
クタが出力端子29に、エミツタが接地電位GNDである固
定電位端子に接続される第２のNPN、28は２個の入力端
子、20及び21は、各ゲートがそれぞれ異なる入力端子28
に、各ソース及び各ドレインが、第１のNPN26のコレク
タとベースとの間に並列にそれぞれ接続されるPMOS、22
及び23は、各ゲートがそれぞれ異なる入力端子28に、各
ドレイン及び各ソースが第２のNPN27のコレクタとベー
スとの間に直列にそれぞれ接続されるNMOS、24はPMOS2
0,21のドレイン、第１のNPN26のベースとNMOS22のドレ
イン、出力端子とを接続する抵抗、25は第２のNPN27の
ベースとエミツタとを接続する抵抗である。

表２は本実施例の論理動作を示すものである。

まず入力28のどちらかが“0"レベルの時、PMOS20,21の
どちらかがオンとなり、NMOS22,23のどちらかがオフと
なる。したがつて第１のNPN26のベース電位が上昇し、
第１のNPN26はオンとなる。このとき、NMOS22,23のうち
どちらかがオフとなるので第２のNPN27のベースへの電
流の供給が止るとともに、第２のNPN27のベース及びNMO
S22,23に蓄積された蓄積電荷が抜取られるので、第２の
NPN27は急速にオフになる。

したがつて、第１のNPN26のエミツタ電流は図示しない
容量性負荷を充電し出力29は、急速に“1"レベルとな
る。

入力28の両方が“0"レベルの時、PMOS20,21の両方がオ
ンとなり、NMOS22,23の両方がオフとなる。したがつて
動作は上記と同じで出力29は“1"となる。

一方入力28の両方が“1"レベルの時、PMOS20,21の両方
がオフとなり、NMOS22,23の両方がオンとなる。このと
き、PMOS20,21が共にオフとなるので第１のNPN26のベー
スへ電流の供給が止まるとともに、第１のNPN26のベー
ス及びPMOS20,21に蓄積された蓄積電荷が抜取られるの
で、第１のNPN26は急速にオフになる。また、NMOS22,23
がオンとなり、ドレインとソースとの間が短絡されるの
で、第２のNPN27のベースには出力29からの電流と、前
述した様な第１のNPN26のベース及びPMOS20,21に蓄積さ
れた蓄積電荷の電流とが共に供給され第２のNPN27は急
速にオンとなる。したがつて、出力29は急速に“0"レベ
ルとなる。

本実施例に於いても、第１の実施例と同様な効果が達成
できる。

尚、本実施例では２入力NAND回路を例にとつて説明した
が、３入力NAND、４入力NAND等の一般のｋ入力NAND回路
（ｋ≧２）に、本発明は適用できる。

（実施例３） 第６図は本発明の第３の実施例となる２入力NOR回路で
ある。

第６図に於いて、36は、コレクタが電源端子１に、エミ
ツタが出力端子39に接続される第１のNPN、37は、コレ
クタが出力端子39に、エミツタが接地電位GNDに接続さ
れる第２のNPN、38は２個の入力端子、30及び31は、各
ゲートがそれぞれ異なる入力端子38に、各ソース及び各
ドレインが、第１のNPN36のコレクタとベースとの間に
直列にそれぞれ接続されるPMOS、32及び33は、各ゲート
がそれぞれ異なる入力端子38に、各ドレイン及び各ソー
スが第２のNPN37のコレクタとベースとの間に並列にそ
れぞれ接続されるNMOS、34はPMOS31のドレインとNMOS3
2,33のドレイン、出力端子39とを接続する抵抗、35は第
２のNPN37のベースとエミツタとを接続する抵抗であ
る。

表３は本実施例の論理動作を示すものである。

まず入力38の両方が“0"レベルの時、PMOS30,31の両方
がオンとなり、NMOS32,33の両方がオフとなる。したが
つて第１のNPN36のベース電位が上昇し、第１のNPN36は
オンとなる。このとき、NMOS32,33が共にオフとなるの
で第２のNPN37のベースへの電流の供給が止るととも
に、第２のNPN37のベース及びNMOS32,33に蓄積された蓄
積電荷が抜取られるので、第２のNPN37は急速にオフに
なる。

したがつて、第１のNPN36のエミツタ電流は図示しない
容量性負荷を充電し出力39は急速“1"レベルとなる。

入力38のどちらかが“1"レベルの時、PMOS30,31のどち
らかがオフとなり、NMOS32,33のどちらかがオンとな
る。このとき、PMOS30,31のうちどちらかがオフとなる
ので第１のNPN36のベースへの電流の供給が止まるとと
もに、第１のNPN36のベース及びPMOS30,31のうちどちら
かに蓄積された蓄積電荷が抜取られるので、第１のNPN3
6は急速にオフになる。また、NMOS32,33のどちらかがオ
ンとなり、ドレインとソースとの間が短絡されるので、
第２のNPN37のベースには出力39からの電流と、前述し
た様な第１のNPN36のベース及びPMOS30,31のうちどちら
かに蓄積された蓄積電荷の電流とが共に供給され、第２
のNPN37は急速にオンとなる。したがつて、出力39は急
速に“0"レベルとなる。

入力38の両方が“1"レベルの時、PMOS30,31の両方がオ
フとなり、NMOS32,33の両方がオンとなる。したがつて
動作は上記と同じで出力39は“0"レベルとなる。

本実施例に於いても、第１の実施例と同様な効果が達成
できる。

尚、本実施例では２入力NOR回路を例にとつて説明した
が、３入力NOR,4入力NOR等の一般のｋ入力NOR回路（ｋ
≧２）に、本発明は適用できる。

（実施例４） 第７図は本発明の第４の実施例となる、出力部に第４図
に示したインバータ回路を使用したラツチを示す。

第７図に於いて、42はラツチパルス401の反転を作るCMO
Sインバータ、40はデータ入力400を伝達するトランスフ
アゲート、43は記憶部を構成するCMOSインバータ、41は
トランスフアゲートであり、第４図と同一符号は同一物
及び相当物を示す。

データ入力400をラツチする際にはラツチパルス401を
“1"にする。するとトランスフアゲート40は、オンとな
りトランスフアゲート41はオフとなりデータが書込まれ
る。その後ラツチパルス401を“0"にするとトランスフ
アゲート40はオフとなり、トランスフアゲート41はオン
となる。したがつてインバータ43、トーテムポール出力
形インバータ及びトランスフアゲート41でデータを保持
する。

本実施例によればCMOS駆動段とバイポーラ出力段２段の
最小構成のラツチ回路が実現でき、バツフア回路を用い
ずに高速，低消費電力及び高集積のLSI化が可能とな
る。

（実施例５） 第８図は本発明の第５の実施例となるインバータ回路で
ある。

本実施例は第４図に示す第１の実施例に於ける抵抗12を
第２のＮ型絶縁ゲート電界効果トランジスタ（以下単に
第２のNMOSと称す、尚、以後NMOS11を第１のNMOSと称
す）90に置き換えた実施例である。第２のNMOS90のゲー
トは入力端子16に、ドレイン及びソースはそれぞれPMOS
10のドレイン、第２のNPN15のベースとに接続される。
第４図と同一符号は同一物及び相当物を示す。第４図と
ほぼ同じ動作である。

第４図の第１の実施例と異なる点は第１のNPN14がオフ
になる時、即ち入力16が“1"レベルの時、第２のNMOS90
がオンになり、第１のNPN14及びPMOS10の蓄積電荷を引
き抜く点である。第４図では抵抗12がこの働きをしてい
るが、本実施例では第２のNMOS90のソースを第２のNPN1
5のベースに接続することにより、さらにベース電流を
増加させて第２のNPN15がオフからオンになるのを速め
ている。

更に、第４図の第１の実施例に於いては、PMOS10がオフ
からオンに切換るとき、抵抗12にも電流が流れ、分流し
て、第１のNPN14のベース電位の上昇が遅れ、第１のNPN
14がオフからオンへ切換えが、若干遅れるが、本実施例
に於いては、PMOS10がオフからオンに切換るとき、第２
のNMOS90はオンからオフになり、第２のNMOS90のドレイ
ンとソースとの間には電流が流れず分流しないので、第
１のNPN14のベース電位が第１の実施例より速く上昇
し、第１のNPN14がオフからオンになるのをより速くす
ることができる。

本実施例によれば、抵抗12を第２のNMOS90で置換したこ
とによつて集積度の向上と高速化が図れ、さらに、第２
のNMOS90のソースを第２のNPN15のベースに接続するこ
とにより、より高速化が達成できる。

（実施例６） 第９図は本発明の第６の実施例となるインバータ回路で
ある。

本実施例は第８図に示す第５の実施例に於ける抵抗13を
第２のＰ型電界効果トランジスタであるＰ型チヤネル接
合電界効果トランジスタ（以下PJFETと略す）100に置換
した例である。PJFET100のゲートは入力端子16にソース
及びドレインはそれぞれ第２のNPNのベースとエミツタ
とに接続される。

第９図に於いて、第４図及び第８図と同一符号は同一物
及び相当物を示す。

第８図の実施例５と異なる点は第２のNPN15がオンから
オフになる時、即ち入力16が“1"から“0"レベルになる
時、第２のNPN15の蓄積電荷をPJFET100を介して引き抜
く点である。蓄積電荷を引く抜く時にはPJFET100のオン
抵抗が小さくなり、第２のNPN15を速くオフにする。ま
た、入力16が“0"から“1"レベルになる時にはPJFET100
がオンからオフになり、第２のNPN15へのベース供給電
流が分流されないので第２のNPN15が速くオフからオン
になる。

本実施例によれば、更に高速化の効果がある。

（実施例７） 第10図は本発明の第７の実施例となるインバータ回路で
ある。

本実施例は第８図に示す実施例５に於ける抵抗13を第３
のＮ型絶縁ゲート電界効果トランジスタ（以下単に第３
のNMOSと称す）110に置換した例であり、第４図及び第
８図と同一符号は同一物及び相当物を示す。第３のNMOS
110のゲートは第１のNPN14のベースに、ドレイン及びソ
ースはそれぞれ第２のNPN15のベースとエミツタとに接
続される。

第８図の実施例５と異なる点は第２のNPN15がオンから
オフになる時、即ち入力16が“1"から“0"レベルになる
時、第２のNPN15及び第１のNMOS11の蓄積電荷を第３のN
MOS110を介して抜き取る点である。入力16が“0"レベル
の時には第１のNPN14の高いベース電位が第３のNMOS110
のゲートに加わりこのベース信号に応答して第３のNMOS
110がオンとなり、NMOS110のドレイン・ソース間の電流
が流れ、第２のNPN15のベース、エミツタ間を短絡し、
蓄積電荷をより高速に抜き取る。

本実施例によれば、抵抗を使用しないので、更に高集積
化ができる効果がある。

また、第15図の従来例と異なり、NMOS110のゲートが入
力に接続されていないので、入力容量が小さくなり、回
路の高速化が図れる。

第８図，第９図，第10図では第４図の変形例としてイン
バータ回路について説明したが、第５図等の多入力NAND
や第６図等の多入力NOR回路や第７図のラツチ回路等へ
の適用も同様に可能である。

以上、LSIに使用する論理回路について説明してきた
が、LSIの出力を外部へ出す出力回路についても本発明
は適用できる。その実施例を第11図，第12図，第13図に
示す。３つの例はインバータ回路であるが、多入力NAND
回路や多入力NOR回路への適用も同様に可能である。

（実施例８） 第11図は第８図とほぼ同じ構成で、同様な動作をする。

第11図に於いて、第８図と同一符号は同一物及び相当物
を示し、125は第８図等の第１のNPNのベースとコレクタ
との間にシヨツトキーバリヤダイオードを設けたもの、
126は第２のNPNのベースとコレクタとの間にシヨツトキ
ーバリヤダイオードを設けたもの、123はゲートが入力
端子16に、ドレイン及びソースがそれぞれ電源端子１と
第２のNPN126のベースとに接続される第４のＮ型電界効
果トランジスタ（以下単に第４のNMOSと称す）である。

第８図の実施例５と異なる第１点はNPN125と126をシヨ
ツトキーバリヤダイオード付にしたことである。これは
NPNトランジスタが飽和することによつて発生する蓄積
電荷を引き抜く時間を短縮するためである。

異なる第２点は、第４のNMOS123を電源と第２のNPN126
のベース間に設置し、ゲートを入力16と接続することで
ある。

これは、出力回路の場合、出力ロウレベルの電圧V_OLで
シンク電流I_OLを流し込む必要があるので、入力16が
“1"レベルの時、第２のNPN126のベースに電流を流し続
けておく必要があるためである。

本実施例によれば、高速，低消費電力の出力回路を実現
することができる。

（実施例９） 第12図は第９図に示す実施例６とほぼ同じ構成及び動作
である。第12図に於いて、第９図及び第11図と同一符号
は同一物及び相当物を示し、第11図の抵抗13を第９図と
同様にPJFET100で置換したものである。第９図と異なる
点は実施例８と同様に、第１及び第２のNPN125,126をシ
ヨツトキーバリヤダイオード付にした事と第２のNPN126
のベース電流供給用の第４のNMOS123を設置したことで
ある。本実施例によれば、更に高速の出力回路を実現す
ることができる。

（実施例10） 第13図は第10図とほぼ同じ構成及び動作である。第13図
に於いて、第10図及び第11図と同一符号は同一物及び相
当物を示し、第11図の抵抗13を第３のNMOS110で置換し
たものである。第10図と異なる点は実施例８と同様に、
第１及び第２のNPN125,126をシヨツトキーバリヤダイオ
ード付にした事と、第２のNPN126のベース電流供給用の
第４のNMOS123を設置したことである。本実施例によれ
ば、更に高集積の出力回路を実現することができる。

〔発明の効果〕

以上述べた様に本発明によれば、バイポーラトランジス
タの高駆動能力と電界効果トランジスタの低消費電力特
性を兼ね備えた回路を最小段数で構成し、高速，低消費
電力の半導体集積回路装置を得ることができる。

【図面の簡単な説明】

第１図は従来のCMOS回路図、第２図は従来のTTL回路
図、第３図は従来例であるインバータ回路、第４図は本
発明の第１の実施例であるインバータ回路、第５図は本
発明の第２の実施例である２入力NAND回路、第６図は本
発明の第３の実施例である２入力NOR回路、第７図は本
発明の第４の実施例であるラツチ回路、第８図は本発明
の第５の実施例であるインバータ回路、第９図は本発明
の第６の実施例であるインバータ回路、第10図は本発明
の第７の実施例であるインバータ回路、第11図は本発明
の第８の実施例である反転出力回路、第12図は本発明の
第９の実施例である反転出力回路、第13図は本発明の第
10の実施例である反転出力回路、第14図，第15図及び第
16図は従来例のインバータ回路である。 10……PMOSトランジスタ、11,90,110,123……NMOSトラ
ンジスタ、12,13……抵抗、14,15……NPNトランジス
タ、100……ＰチヤネルJFET、125,126……シヨツトキー
バリヤダイオード付NPNトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 笹山 隆生 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 西尾 洋二 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 久保木 茂雄 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 岩村 将弘 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭55−154826（ＪＰ，Ａ) 特開 昭55−27790（ＪＰ，Ａ) ＩＥＥＥ Ｔｒａｗｓ．ｖｏｌ．ＥＤ− 16，Ｎｏ．11（Ｎｏｖ，1969)

Claims (2)

【特許請求の範囲】
1. 【請求項１】一方導電型のコレクタと他方導電型のベー
   スと一方導電型のエミッタとを有し、コレクタが第１の
   電源端子に接続され、エミッタが出力端子に接続されて
   いる第１のバイポーラトランジスタと、 一方導電型のコレクタと他方導電型のベースと一方導電
   型のエミッタとを有し、コレクタが上記出力端子に接続
   され、エミッタが第２の電源端子に接続されている第２
   のバイポーラトランジスタと、 少なくとも一つの入力端子に印加される入力信号に応答
   して、上記第１の電源端子から上記第１のバイポーラト
   ランジスタのベースへの電流路を形成する少なくとも一
   つの他方導電型電界効果トランジスタと、 上記入力端子に印加される上記入力信号に応答して、上
   記出力端子から上記第２のバイポーラトランジスタのベ
   ースへの電流路を形成する少なくとも一つの一方導電型
   電界効果トランジスタと、 上記第１のバイポーラトランジスタのベースと上記出力
   端子との間に接続される第１の電荷引き抜き手段と、 上記第２のバイポーラトランジスタのベースと上記第２
   の電源端子との間に接続される第２の電荷引き抜き手段
   とを有し、 上記第１の電荷引き抜き手段及び第２の電荷引き抜き手
   段のどちらか一方は抵抗であることを特徴とする半導体
   集積回路装置。
2. 【請求項２】一方導電型のコレクタと他方導電型のベー
   スと一方導電型のエミッタとを有し、コレクタが第１の
   電源端子に接続され、エミッタが出力端子に接続されて
   いる第１のバイポーラトランジスタと、 一方導電型のコレクタと他方導電型のベースと一方導電
   型のエミッタとを有し、コレクタが上記出力端子に、エ
   ミッタが第２の電源端子に接続されている第２のバイポ
   ーラトランジスタと、 少なくとも一つの入力端子に印加される入力信号に応答
   して、上記第１の電源端子から上記第１のバイポーラト
   ランジスタのベースへの電流路を形成する少なくとも一
   つの他方導電型電界効果トランジスタと、 上記入力端子に印加される上記入力信号に応答して、上
   記出力端子から上記第２のバイポーラトランジスタのベ
   ースへの電流路を形成する少なくとも一つの一方導電型
   電界効果トランジスタと、 ゲートが上記入力端子に接続され、上記入力端子に印加
   される上記入力信号に応答して、上記第１のバイポーラ
   トランジスタのベースと上記第２のバイポーラトランジ
   スタのベースとの間に電流路を形成し、上記第１のバイ
   ポーラトランジスタのベースから蓄積電荷を引き抜く、
   少なくとも一つの第２の一方導電型電界効果トランジス
   タと、 上記第２のバイポーラトランジスタのベースと上記第２
   の電源端子との間に接続される抵抗と を具備することを特徴とする半導体集積回路装置。