JPH04126411A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯＳとバイポーラを組み合わせた高速で低
消費電力の論理回路に関し、特に、０．５ミクロン以下
の微細加工を用い、４Ｖ以下の電源電圧を用いた集積回
路用の論理回路に関する。

〔従来の技術〕

バイポーラとＣＭＯＳを組み合わせた、高速で低消費電
力の論理回路が、集積回路の高速化の有力な手段として
最近大きな関心を集めている。従来のＢ１ＣＭＯＳ回路
は、Ｈ，Ｍｏｍｏｓｅ　ｅｔ　ａｌ、　ＩＥＥＥＥＬＥ
ＣＴＲＯＮ　ＤＥＶＩＣＥ　ＭＥＥＴＩＮＧ　１９８７
　、　ｐ　ｐ　８３８−８４０において論じられている
。従来のＢ１ＣＭＯＳによる２人力ＮＡＮＤ回路を、第
２図に示す、なお、この種の類似装置として、関連する
ものとしては、特開昭５９−８４３１号が挙げられ、こ
の回路図を第９図に示す。

〔発明が解決しようとする課題〕

従来、ＢｉＣＭＯ５論理回路は５ｖの標準電源電圧を動
作電圧としていたが、０．５　ミクロン以下のゲート長
を持つ集積回路が作製可能となるまでに微細加工技術が
進歩した昨今では、５ｖ以下の低電源電圧で動作するこ
とが強く望まれるようになってきた。これは、ＭＯＳＦ
ＥＴのホットキャリアによる素子劣化を防ぎ、かつ消費
電力を低減するためである。

しかしながら、従来のＢｉＣＭＯ５論理回路は４Ｖ以下
の電源電圧では動作速度が大幅に劣化し、ＣＭＯＳに対
して十分な優位性が無くなってしまったり、あるいはＣ
ＭＯＳよりも遅くなってしまい、実用的でなくなってし
まうことが広く知られている。

しかしながら、これを解決する回路は従来知られておら
ず、今後の微細な集積回路ではＢ１ＣＭＯＳ回路は使え
なくなると考える専門家もいる。これを裏返せば、低電
圧動作可能な新しいＢｉＣＭＯ５回路が発明されれば、
その産業的価値は極めて高いことを示している。

従来のＢｉＣＭＯ５回路が低電圧動作に向かない理由を
始めに第２図を用いて説明する。

従来のＢｉＣＭＯ５回路では、第２図に示すように、出
力端子Ｎ６を放電する回路としてｎｐｎバイポーラトラ
ンジスタＱ２とｎチャネルＭＯ５ＦＥＴ　ＭＮ　３　。

ＭＮ４を用いている。第２図において、信号が入力され
るノードＮ２がローからハイになり、これによって出力
端子Ｎ３がハイからローに変化する場合を考える。

この時、ノードＮ２は同種のＢｉＣＭＯ５回路によって
充電されているとすると（すなわち、トランジスタＱ３
によって充電されているとすると）、ノードＮ２のハイ
レベルは電源電圧ＶＣＣよりトランジスタＱ３のベース
・エミッタ間のオン電圧Ｖ。

たけ低い電位までしか上がらない、また、バイポーラト
ランジスタＱ２が動作するためには、ノードＮ１はＶ。

だけ接地電位より高い電位にある必要がある。従って動
作状態では１Ｍ０５ＦＥＴ　　Ｍ　Ｎ　４のゲート・ソ
ース間には、最大でもＶ、、−２Ｖ、。

という電圧しか印加されない。ＶＩｇは約１ｖ程度の電
圧であるから、　Ｖ　ｃｃ　−２Ｖ　ｍ　ｚはおよそＶ
ＣＣ−２（■）程度である。

第３図にはＭＯＳＦＥＴのドレイン電流のゲート・ソー
ス間電圧依存性を示す。この図から明らかなようにｖｏ
の影響によって、第２図の回路のＭＯ５ＦＥＴＭＮ４の
ドレイン電流は大幅に減少してしまうので、回路の動作
速度も遅くなる。電源電圧ｖｃｃが低下すると、Ｖｃｃ
に対してｖ＠６が相対的に大きくなるので、このドレイ
ン電流の減少の影響も顕著となってくる。これが、従来
のＢｉＣＭＯ３回路が低電圧で遅くなってしまう原因で
ある。

第９図に示す従来回路も、バイポーラトランジスタＱ１
３．Ｑ１４のベースを充電するのにｐチャネルＭＯ３Ｆ
ＥＴ　ＭＰ２０．ＭＰ２１．ＭＰ　　２２を用いている
が、出力端子Ｎ２１のハイレベルが電源電圧Ｖ　ａ　６
よりも出力ノード充電のためのバイポーラトランジスタ
Ｑ１３のオン電圧ｖＢ１分だけ低い電位になってしまう
ので低電圧動作には適さない。

なお、第９図の従来回路の低電ｇ電圧での速度性能につ
いては、従来詳細に検討されていない。

従来の第９図の回路構成においては、出力ノードＮ２１
の放電のためのトランジスタＱ１４の放電動作完了の後
、このトランジスタＱ１４のベース蓄積電荷を放電する
経路が無いため、短い周期で入力信号が変化した場合に
、トランジスタＱ１３゜Ｑ１４に大きな貫通電流が流れ
、高速動作の妨げとなり、また消費電力が著しく大きく
なってしまうと言う問題も本発明者等の検討により明ら
かとされた。

本発明は上記の如き本発明者等による検討を基礎にして
為されたものであり、その目的とするところは４■以下
の電源電圧でも高速に動作する高集積化に適したＢｉＣ
ＭＯ５論理回路を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明の一実施形態によれ
ば、 第１の動作電位点（Ｖ。。）と出力端子（Ｎ６）との間
にコレクタ・エミッタ経路が接続された第１のｎｐｎト
ランジスタ（Ｑ５）と。

上記出力端子（Ｎ６）と第２の動作電位点（にＮＤ）と
の間にコレクタ・エミッタ経路が接続された第２のｎｐ
ｎトランジスタ（Ｑ６）とを具備し、上記第１の動作電
位点（Ｖ、、）と上記第２の動作電位点（ＧＮＤ）との
間に印加さ九る電圧差が４Ｖ以下に設定され、 ｐチャネル絶縁ゲートＦＥＴ（ＭＰ３．ＭＰ４）から構
成された第１のスイッチング回路が、上記第１の動作電
位点（Ｖ、。）と上記第１のｎｐｎトランジスタ（Ｑ５
）のベースとの間に接続され、ｐチャネル絶縁ゲートＦ
ＥＴ（ＱＰ５）から構成された第２のスイッチング回路
が上記出力端子（Ｎ６）と上記第２のｎｐｎトランジス
タ（Ｑ６）のベースとの間に接続され。

上記第１のスイッチング回路と上記第２のスイッチング
回路を構成する上記Ｐチャネル絶縁ゲートＦＥＴ（ＭＰ
３．ＭＰ４．ＱＰ５）のゲート長さは０．５ミクロン以
下に設定されたことを特徴とするものである（第１図参
照）。

さらに、本発明の好適な実施形態によれば、第１のｎｐ
ｎトランジスタ（Ｑ５）のベース・エミッタ間に抵抗（
Ｒ１）あるいは等価的に抵抗として動作量る類似回路要
素を接続するようにしたものである（第１図参照）。

また、本発明の好適な実施形態によれば、ｐチャネル絶
縁ゲートＦＥＴ（ＭＰ８．ＭＰ９）から構成された第３
のスイッチング回路が上記第２のスイッチング回路を構
成する上記ｐチャネル絶縁ゲートＦＥＴ（ＭＰＩＯ）の
ゲートと上記第１の動作電位点（Ｖ。。）との間に接続
され、該第３のスイッチング回路を構成する該Ｐチャネ
ル絶縁ゲートＦＥＴ（ＭＰ８．ＭＰ９）のゲート幅が上
記第１のスイッチング回路を構成する上記Ｐチャネル絶
縁ゲートＦＥＴ（ＭＰ６．ＭＰ７）のゲート幅よりも小
さく設定されたものである（第６図参照）。

また、本発明の好適な実施形態によれば、上記第２のｎ
ｐｎトランジスタ（Ｑ６）のベースと上記第２の動作電
位点（ＧＮＤ）との間に、抵抗（Ｒ２）あるいは等価的
に抵抗として動作する類似回路要素を接続したものであ
る（第１図）。

上記目的を達成するために、本発明の他の一実施形態に
よれば、 第１の動作電位点（ｖ、。）と出力端子（Ｎ２４）との
間にエミッタ・コレクタ経路が接続された第１のｎｐｎ
トランジスタ（Ｑ１５）と、 上記出力端子（Ｎ２４）と第２の動作電位点（ＧＮＤ）
との間にエミッタ・コレクタ経路が接続された第２のｎ
ｐｎトランジスタ（Ｑ１６）とを両値し、ｎチャネル絶
縁ゲートＦＥＴ　（ＭＰ２３．ＭＰ２４）から構成され
た第１のスイッチング回路が上記第１の動作電位点（Ｖ
。。）と上記第１のｎｐｎトランジスタ（Ｑ１５）のベ
ースとの間に接続され、上記該第２のｎｐｎトランジス
タ（Ｑ１６）のベース端子をハイレベルに充電するため
の第１のｎチャネル絶縁ゲートＦＥＴ（ＭＰ２６）を有
し、該第１のｎチャネル絶縁ゲートＦＥＴ（ＭＰ２６）
のゲート端子と上記第２の動作電位点（ＧＮＤ）との間
には第２のスイッチング回路を構成するｎチャネル絶縁
ゲートＦ　Ｅ　Ｔｌ：ＭＮ　２４　、　ＭＮ　２５）の
ソース・ドレイン経路が接続され（第１０図参照）、上
記第１のｎｐｎトランジスタのベースと上記第１のｎチ
ャネル絶縁ゲートＦＥＴのゲートとは、絶縁されている
か、ダイオード、抵抗、これらに類似の回路要素のいず
れかを介して接続されたことを特徴とするものである（
第１３図（Ｂ）参照）。

本発明の他の一実施形態によれば、 第１の動作電位点（Ｖ。。）と出力端子（Ｎ３３）との
間にエミッタ・コレクタ経路が接続された第１のｎｐｎ
トランジスタ（Ｑ１９）と、 上記出力端子（Ｎ３３）と第２の動作電位点（ＧＮＤ）
との間にエミッタ・コレクタ経路が接続された第２のｎ
ｐｎトランジスタ（Ｑ２０）とを具備し、Ｐチャネル絶
縁ゲートＦＥＴ　（ＭＰ３４．ＭＰ３５）から構成され
た第１のスイッチング回路が上記第１の動作電位点（Ｖ
。。）と上記第１のｎｐｎトランジスタ（Ｑ１９）のベ
ースとの間に接続され、上記該第２のｎｐｎトランジス
タ（Ｑ２０）のベース端子をハイレベルに充電するため
の第１のｎチャネル絶縁ゲートＦＥＴ（ＭＰ３９）を有
し、上記第１のｐチャネル絶縁ゲートＦ　Ｅ　Ｔ　（Ｍ
Ｐ３９）のゲートと上記第２の動作電位点（ＧＮＤ）と
の間には第２のスイッチング回路を構成するｎチャネル
絶縁ゲートＦＥＴ（ＭＮ３４．ＭＮ３５）のソース・ト
レイン経路が接続され、 第３のスイッチング回路を構成するｎチャネル絶縁ゲー
トＦＥＴ（ＭＰ３８）のソース・ドレイン経路が上記第
１のスイッチング回路と上記第１のｎｐｎトランジスタ
のベースとの間に接続され、該第３のスイッチング回路
を構成するＰチャネル絶縁ゲートＦＥＴ（ＭＰ３８）の
ゲートは上記出力端子（Ｎ３３）の信号に応答すること
を特徴とするものである（第１２図）。

また、本発明の好適な実施形態によれば、上記第３のス
イッチング回路を構成する上記ｐチャネル絶縁ゲートＦ
ＥＴ（ＭＰ３８）のソース・ドレイン経路には他のｎチ
ャネル絶縁ゲートＦＥＴ（ＭＰ　　３７）のソース・ド
レイン経路が並列接続され、該他のｐチャネル絶縁ゲー
トＦ　Ｅ　Ｔ　（ＭＰ３７）のゲートは上記出力端子（
Ｎ３３）の反転信号に応答する（第１２図）。

〔作用〕

本発明の代表的な実施形態（第１図）では、出力ノード
充電のための第１のｎｐｎバイポーラトランジスタ（Ｑ
１５）のベースはｐチャネルＭＯＳＦＥＴ（ＭＰ３．Ｍ
Ｐ４）のドレイン出力信号によって駆動され、出力ノー
ド放電のための第２のｎｐｎバイポーラトランジスタ（
Ｑ６）のベースもｐチャネルＭＯ３ＦＥＴ（ＭＰ５）の
ドレイン出力信号によって駆動される。

一方、電源電圧（Ｖ。。）の低下に際して、出力ノード
放電のためのｎｐｎバイポーラトランジスタ（Ｑ６）の
Ｖ、の影響で、ｐチャネ／ＬｚＭＯ５ＦＥＴ（ＭＰ５）
のドレイン・ソース間に印加される電圧が小さくなる。

しかしながら、第４図に示すように、ドレイン・ソース
間の電圧が７０分小さくなっても。

ＭＯＳＦＥＴのドレイン電流はあまり変化しない、かく
して、本発明の代表的な実施形態は、電源電圧が小さく
なっても高速に動作する。従来のＢ１ＣＭＯＳゲート回
路では動作不可能な４Ｖ以下の電源電圧でも、本発明の
代表的な実施形態は高速に動作し、従って消費電力を大
幅に小さくすることができる。

本発明のその他の目的と他の特徴は、以下の実施例から
明らかとなろう。

〔実施例〕

以下説明する本発明の実施例では、図示されるｎチャネ
ルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴのゲート
長はすべて０．５　ミクロン以下であって、高集積密度
のＢｉＣＭＯ３半導体集積回路のチ゛ツブに各実施例の
回路が集積化されているものである。また、各実施例の
回路の電源電圧Ｖ、。は４Ｖ以下に設定されている。こ
の電源電圧設定は、下記のいずれかである。

ＢｉＣＭＯ５半導体集積回路のチップ外部から４Ｖ以上
（例えば約５Ｖ）の外部電源電圧がチップに供給される
場合は、チップに内部電源回路を配置して、この内部電
源回路によって４Ｖ以上の外部電源電圧から４Ｖ以下の
電源電圧ｖ６゜を発生して、この４Ｖ以下の電源電圧Ｖ
。。を各実施例の回路に直接供給する。

一方、ＢｉＣＭＯ５半導体集積回路のチップ外部から４
Ｖ以下の安定な外部電源電圧がチップに供給される場合
は、特にチップに内部電源回路を配置する必要は無く、
供給された安定な外部電源電圧を電源電圧ｖ６゜とじて
各実施例の回路に供給する。

実施例１ 以下１本発明の一実施例を第１図により説明する。第１
図は、本発明による低電源電圧での高速動作が可能な２
人力ＮＡＮＤ回路の一例を示す。

Ａ、ＢはＮＡＮＤゲートへの入力信号であり、ＭＮ５．
６はｎチャネルＭＯＳＦＥＴ、　ＭＰ　３　、４　、５
はｐチャネルＭＯＳＦＥＴ、　Ｑ　５　、　Ｑ　６はｎ
ｐｎバイポーラトランジスタ、Ｒ１，２は抵抗である。

始めに本実施例の基本的な論理動作を説明する。

ＭＮ５，６とＭＰ３，４は０ＭＯ５のＮＡＮＤ回路を構
成するので、ノードＮ４には入力ＡとＢのＮＡＮＤ′信
号が出力される。ノードＮ４がハイの時には、バイポー
ラトランジスタＱ５はオンとなり、ＭＰ５はオフであり
、ノードＮ５は接地電位である。従って、バイポーラト
ランジスタＱ６はオフである。従って、バイポーラトラ
ンジスタＱ５がオンとなることによって、圧力のノード
Ｎ６はＶｃｃ−ＶＭ！のレベルまで充電される。しがる
後、抵抗Ｒ１の働きにより、圧力のノードＮ６は、電源
電圧ＶＣＣと等しいハイレベルまで充電される。この充
電の完了によって、Ｑ５．Ｑ６゜ＭＰ５はオフとなるの
で、Ｑ５．Ｑ６の電流はリーク電流程度であり、はとん
ど０である。

ノードＮ４がハイからローになると、バイポーラトラン
ジスタＱ５はオフとなり、ｐチャネルＭＯＳＦＥＴ　Ｍ
　Ｐ　５がオン状態となりバイポーラトランジスタＱ６
のベース電位Ｎ５を充電し、Ｑ６がオン状態となる。従
って、Ｑ６を通して出力端子Ｎ６の電荷は放電され、Ｎ
６はローレベルとなる。

引き続き、Ｑ６の蓄積ベース電荷がＲ２を通して放電さ
れる。この放電の完了によって、最終的にはＱ５．Ｑ６
．ＭＰ５はオフとなるから、Ｑ５゜Ｑ６の電流はリーク
電流程度となり、はとんど０である。

以上より、ノードＮ４がハイの時にはノードＮ６はハイ
、ノードＮ４がローの時にはノードＮ６はローとなり、
出力Ｎ６には入力ＡとＢのＮＡＮＤが出力されることが
わかる。また、入出力レベルがハイ又はローレベルに保
たれている場合、リーク電流が流れるだけであり、電流
は入力の切り替え時に過渡的に流れるだけである。従っ
て、消費電力は、ＣＭＯ８と同程度に小さい。また、出
力Ｎ３の容量性負荷Ｃ６を駆動する能力はバイポーラト
ランジスタＱ５，６によって決まり、これはＣＭＯ８に
比べ大幅に優れているので、出力Ｎ３の負荷容量Ｃｔ、
が大きくても十分に高速に動作する。

つぎに１本発明の低電源電圧での動作について述べる。

Ｎ０５ＦＥＴ　　ＭＮ５，６．ＭＰ３，４は通常の０Ｍ
Ｏ５と同様の入力振幅、出力振幅で動作するので動作速
度の電圧依存性は０ＭＯ５と同程度であると考えて良い
、ノードＮ４がハイからローへ変化するときには、Ｎ４
はｖｃｃから接地電位までの変化する。ＮＦ５のソース
端子Ｎ６は、ノードＮ４が変化する直前までは抵抗Ｒ１
によりＶＣ，：どなっており、Ｎ４が急激にローへ変化
するとＮＦ５のゲート・ソース間には（絶対値で）最大
でＶ。Ｃの電圧が印加される。これはＣＭＯＳゲートの
中のｐチャネルＭＯ５ＦＥＴのゲートソース間に印加さ
れる電圧とほぼ同等の電圧がＮＦ５に印加されることに
なる。その後、ノードＮ５がＮＦ５を通して充電されて
バイポーラトランジスタＱ６はオン状態となるが、この
時Ｎ５はＱ６オンの電圧ｖ０程度接地電圧より高い電位
にある。従って、ＮＦ５のドレイン・ソース間の電圧（
の絶対値）は最大でもＶｃｃ　　Ｖｍ＊となる。しかし
、第４図に示したようにＭＯＳＦＥＴのドレイン電流は
、ドレイン・ソース間の電圧が小さくなっても、飽和領
域ではほとんど変化しないので、■□分のドレイン・ソ
ース間電圧の低下は動作速度にあまり影響しない。

抵抗Ｒ２の働きにより、バイポーラトランジスタＱ６の
ベースにはＯ６がオンとなる過渡的な動作時にのみ電荷
が蓄積され、それ以外の場合はこの蓄積ベース電荷は抵
抗Ｒ２によって放電される。

従って短い周期で入力信号が変化しても、正常に動作す
る。この抵抗Ｒ２が無い場合は、短い周期で入力信号が
変化すると、Ｏ５，Ｏ６に大きな貫通電流が流れるため
、高速動作ができないだけでなく、消費電力も大きくな
ってしまう。

第５図には、ＣＭＯ８回路、従来１７）　ＢｉＣＭＯ５
回路。

及び本発明の第１図の実施例による２人力ＮＡＮＤゲー
トの遅延時間の電源電圧依存性を示す、４Ｖ以上の電源
電圧では、第２図の従来のＢｉＣＭＯ５回路が最も高速
であり、本発明を用いるとかえって遅くなってしまう、
４Ｖ以下の電圧では、第２図の従来のＢｉＣＭＯ５回路
は遅延時間が急激に大きくなるのに対し、本発明が最も
高速になり、ＣＭＯ５回路よりも約２倍高速に動作する
。従って本発明は。

電源電圧が４Ｖ以下でＢ１ＣＮＯ５回路を動作させよう
とする時に高速化の効果があるといえる。

０．５　ミクロンのゲート長を持つｎチャネルＭＯ５Ｆ
ＥＴのホットキャリアによる素子劣化から決まる降伏電
圧はおよそ４Ｖであり、これよりゲート長の小さいＭＯ
ＳＦＥＴでは降伏電圧は４Ｖ以下になる。

従って０．５　　ミクロン以下のゲート長のＭＯＳＦＥ
Ｔを用いたＢｉＣＭＯ５集積回路において本発明は特に
有効となる。

実施例２ 第６図は、本発明の第２の実施例による２人力ＮＡＮＤ
回路を示す。

この第６図の本実施例が第１図の第１実施例と相違する
点は、バイポーラトランジスタＱ７のベースノ端子Ｎ７
とｐチャネルＭＯ５ＦＥＴ　　Ｍ　Ｐ　１０　（７）ゲ
ート端子Ｎ８を分離し、ベース端子Ｎ７とゲート端子Ｎ
８とをそれぞれ独立のＣＭＯＳのＮＡＮＤゲート回路（
ＮＦ６．ＮＦ７．ＭＮ７．ＭＮ８　；ＮＦ８．ＮＦ９．
ＭＮ９．ＭＮＩＯ）で駆動するようにしたものである。

これらのＣＭＯＳ　ＮＡＮＤゲート回路（ＮＦ６．ＮＦ
７゜ＭＮ７．ＭＮ８　：ＮＦ８．ＮＦ９．ＭＮ９．ＮＮ
ｌ０）は端子Ｎ７．Ｎ８にともに入力信号Ａ、Ｈに対し
てＡとＢのＮＡＮＤを出力するので論理動作としては、
第１図に示した第１の実施例と同様の動作をし、出力Ｎ
９に入力ＡとＢのＮＡＮＤを出力することは明らかであ
る。

入力Ａ、Ｈのうちいずれが一方のハイがらローへの変化
に応答して上側のトランジスタＱ７を高速でオン状態に
させるためには、上側のＣＭＯＳＮＡＮＤゲート回路（
ＮＦ６．ＮＦ７．ＭＮ７゜ＭＮ８）の論理しきい値電圧
はＶ、。／２より高い値に設定する必要がある。この論
理しきい値電圧の設定のため、上側のＣ［）Ｓ　ＮＡＮ
Ｄゲート回路におイテは、ＰチャネｊｌｚＭＯ５ＦＥＴ
　　Ｍ　Ｐ　６　、　Ｍ　Ｐ　７のゲート幅は大きな値
に、ＮチャネルのＭＯ５ＴＥＴ　　ＭＮ７゜ＭＮ８のゲ
ート幅は小さな値に設定されている。

また、ＮチャネルＭＯ５ＦＥＴ　　ＭＮ７．　ＭＮ８の
ゲート幅が小さな値であることによって、上側のＣＭＯ
５ＮＡＮＤゲート回路の貫通電流も小さくなる。

両人力Ａ、Ｂのローからハイへの変化に応答して下側の
トランジスタＱ８を高速でオン状態にさセルタメニハ、
下側（７）ＣＭＯＳ　ＮＡＮＤゲート回路（ＮＦ２　。

ＮＦ９．ＭＮ９．ＭＮＩＯ）の論理しきい値電圧はＶ。

。／２より低い値に設定する必要がある。この論理しき
い値電圧の設定のため、下側のＣＭＯ５ＮＡＮＤゲート
回路においては、ＮチャネルＭＯ５ＦＥＴ　　ＭＮ９．
ＭＮＩＯのゲート幅は大きな値に、ＰチャネルＭＯ５Ｆ
ＥＴ　　ＭＰ８．　ＭＰ９のゲート幅は小さな値に設定
されている。また、ＰチャネルＭＯ５ＦＥＴ　　ＭＰ８
．　ＭＰ９のゲート幅が小さな値であることによって、
下側のＣＭＯ３ＮＡＮＤゲート回路の貫通電流も小さく
なる。

また、この第６図の実施例では、入力Ａ、Ｈのうち一方
が既にハイであり、他方がローからハイになる場合を考
えると、電源電圧Ｖ、。から小さなゲート幅のＭＰ８あ
るいはＭＰ９を通してノードＮ８へ流れる貫通電流は第
１図に示した実施例１の場合に比べ大幅に小さくなる。

一方、大きなゲート幅のＭＮ９．ＭＮＩＯは高速でノー
ドＮ８の電荷を放電することができる。

同様に、入力Ａ、Ｂのうち一方がハイであり他方がハイ
からローになる場合を考えると、電源電圧Ｖ、。から大
きなゲート幅のＭＰ６あるいはＭＰ７を通してノードＮ
７が充電されることになるが。

この時、ノードＮ７から小さなゲート幅のＭ　Ｎ　７　
。

８を通して接地電位に流れる電流は第１図に示した実施
例１の場合に比べ大幅に小さいので、ノードＮ７は高速
に充電されることかでざる。

さらに第６図に示した本実施例が第１図の実施例と相違
する点は、ダイオードＤＩを抵抗Ｒ４に直列に接続して
いる点である。Ｄｌの順方向電圧■、としては３．３ｖ
から０．６Ｖ程度とする。

従って、ノードＮ８がハイからローになる時（すなわち
ＭＰＩＯを通してノードＮＩＯが充電される場合）、ノ
ードＮＩＯがあらかじめＶ、の電位にあるので、Ｑ８が
オン状態となる０、８Ｖ程度の電位に短時間に充電する
ことができ、高速動作が可能になる。

また第６図に示した本実施例でも第１図の実施例１と同
様に入力Ａ、Ｂがハイあるいはローに保持されている場
合は、Ｑ７．Ｑ８．ＭＰＩＯはいずれもオフ状態である
。この時ノードＮＩＯはＤｌのフォワード電圧Ｖ、とな
る。

例えば、第６図の実施例では、ＭＰ６，７゜ＭＮ９，１
０を１０ミクロンのゲート幅とすると。

ＭＮ７．８は４ミクロン程度、ＭＰ８．９は２ミクロン
程度のゲート幅とする。

なおダイオードＤＩとしては、定電圧源として機能する
素子ならなんでも良い。また、このダイオード部分は、
任意の定電圧回路によって置換されることもできる。

第６図に示した本実施例は以上の２点により、第１図に
示した第１の実施例よりもさらに１．３倍程度高速に動
作する。

実施例３ 本発明の第３の実施例を第７図により説明する。

第７図は、本発明による低電源電圧での高速動作が可能
な２人力ＮＡＮＤ回路の一例を示す。

Ａ、ＢはＮＡＮＤゲートへの入力信号であり。

ＭＮＩＩ、１２はｎチャネルのＭＯＳＦＥＴ、　Ｍ　Ｐ
　１１　。

１２．１３はｐチャネルＭＯ５ＦＥＴ、　Ｑ　９　、　
Ｑ　１０はｎｐｎバイポーラトランジスタ、Ｒ５は抵抗
。

Ｄ２はダイオードである。ダイオードＤ２のフォワード
電圧■、としては０．３ｖからｌＶ程度の素子を用いる
。■２小さなダイオードを二つ直列に接続しても良い。

本実施例と実施例１との違いは、ノードＮｉｌとノード
Ｎ１２との間にＤ２が接続されている点と、Ｑ９のベー
ス・エミッタ間の抵抗が無くな予ている点である。本実
施例では−０９のベース・エミッタ間の抵抗の省略によ
って、出力ノードＮ１３のハイレベルはＶｃｃからオン
電圧ＶＩ１１だけ低い電圧となる。また、Ｎ１１のロー
レベルはＤ２のために接地電位よりも■２だけ高い電圧
となる。また、同様にノードＮ１２のハイレベルはＶＣ
ＣよりＶ、だけ低い電圧となる。しかし、論理動作とし
ては第１図に示した実施例１と同様の動作をすることは
明らかである。

この第７図による本実施例では、全てのＭＯＳＦＥＴに
印加されるドレイン・ソース間の電圧の最大値が■。。

−ｖ２となり、小さな降伏電圧のＭＯＳＦＥＴを用いる
ことができるので微細化に適する。また、入出力端子Ｎ
ｉｌ、Ｎ１２がいずれもＶ　ｃＣ−Ｖ　Ｂ　！あるいは
Ｖゆ一■、という電圧振幅で動作するので、第１図の実
施例１の回路よりも消費電力が小さい。

この実施例３において、レベルシフト素子としてのダイ
オードＤ２は後の第１３図（Ｂ）で説明するように、Ｓ
　Ｂ　Ｄ　（Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉ
ｏｄｅ）、ｐｎ接合ダイオード、ＭＯＳダイオード、抵
抗のいずれかによって置換されることができる。

実施例４ 本発明の第４の実施例を第８図により説明する。

第８図は、本発明による低電源電圧での高速動作が可能
な２人力ＮＡＮＤ回路の一例を示す。

ＭＮ１３・　１８はｎチャネルＭＯＳＦＥＴであり、Ｍ
Ｐ１４・・・１８はｐチャネルＭＯ５ＦＥＴであり、Ｑ
ｌｌ。

Ｃ１２はｎｐｎバイポーラトランジスタ、Ｄ３はダイオ
ードである。

また、ノードＮ１６．Ｎ１７の間には、クロスカップル
接続された２個のＣＭＯＳインバータＣ１，Ｃ２が接続
されている。

従って、第８図に示した本実施例が第６図の実施例２と
相違するのは、第６図の抵抗Ｒ３が無い点、クロスカッ
プル接続ＣＭＯＳインバータＣ１゜Ｃ２がつけ加えられ
た点、及び第６図の抵抗Ｒ４の替わりにｎチャネルＭＯ
ＳＦＥＴ　　Ｍ　Ｎ　１７とＭＮ１８を用いている点で
ある。従って、第８図に示した本実施例の基本的な論理
動作は、第６図の実施例２とまったく同様である。

ノードＮ１４がローからハイになると、Ｑｌｌを通して
ノードＮ１６はＶｃｃ−Ｖ、、まで充電される。この充
電動作によって、ＣＭＯＳインバータＣ１の出力Ｎ１７
はほぼ接地レベルになるので。

ノードＮ１６はＣＭＯＳインバータＣ２により充電され
最終的にはＶ。Ｃになる。従って、第６図に示した実施
例２の抵抗Ｒ３が省略されても、ノードＮ１６のハイレ
ベルはＶＣＣになる。

次に、ＭＮ１７．ＭＮ１８の動作について説明する。Ｍ
Ｎ１７．１８はバイポーラトランジスタＱ１２の蓄積ベ
ース電荷を引き抜いて、定常状態にはバイポーラトラン
ジスタＱ１２に電流が流れないようにする。入力のＡが
ハイレベルで、Ｂがローからハイへ変化するとき、Ｎ１
５はハイからローへ変化する。従って、ｐチャネルＭＯ
３ＦＥＴＭＰ１８がオン状態となり、Ｃ１２のベース電
位Ｎ１８を充電し、Ｃ１２がオン状態となる。Ｃ１２を
通して出力端子Ｎ１６の電荷は放電され、Ｎ１６はロー
レベルとなる。これによって、ノードＮ１７はＣＭＯＳ
インバータＣ１により充電されハイとなるので１ＭＮ１
３がオン状態となる。従って、Ｃ１２の蓄積ベース電荷
がＭＮ１８を通して放電され、ノードＮ１８はＤ３のフ
ォワード電圧Ｖ。

たけ、接地レベルより高いレベルになる。■、が０．６
ｖ以下であれば、定常状態でＣ１２にながれる電流は小
さい。

続いて、入力Ｂがハイからローとなる場合を考える。こ
の時、Ｎ１５がローからハイになるので、ＭＮ１７がオ
ン状態となる。従って、Ｃ１２はオフ状態のままである
。この時、Ｎ１４とＮ１６はハイとなるが、Ｃ１２はオ
フのままである。従って、Ｃ１２はノードＮ１５がハイ
がらローに変化する過渡状態以外ではオフとなる。

実施例５ 本発明の第５の実施例を第１０図により説明する。第１
０図は１本発明による低電源電圧での高速動作が可能な
２人力ＮＡＮＤ回路の一例を示す。

ＭＮ２３−２７はｎチャネルＭＯＳＦＥＴで、ＭＰ２３
−２７はｐチャネルＭＯ５ＦＥＴで、Ｃ１５，Ｃ１６は
ｎｐｎバイポーラトランジスタで、Ｃ３はＣＭＯＳイン
バータである。

第１０図に示した本実施例が第１図の実施例１と相違す
る点は、ノードＮ２２とノードＮ２３の間にゲート端子
がドレインと接続されたＭＯ５ＦＥＴＭＮ２３．ＭＰ２
５が接続されている点と、第１図の抵抗Ｒ１、Ｒ２が能
動抵抗とし動作するＭＯＳＦＥＴ　　ＭＰ２７．ＭＮ２
６．ＭＮ２７によってに置換されている点である。従っ
て、その基本的な論理動作は、第１図の実施例１とまっ
たく同様である。

ノードＮ２３が放電され、ハイからローになる場合を考
える。この時ＭＮ２３．ＭＰ２５は過渡的にオン状態と
なり、Ｎ２２の電荷を放電する。

しかしＮ２２の電位がＭ　Ｎ　２３のしきい電圧と等し
くなると、ＭＮ２３はオフ状態となる。従って。

Ｎ２２のローレベルは接地電位からしきい電圧だけ高い
電位となる。一方、ＭＰ２５は、Ｎ２２がこのローレベ
ルとなる前にオフ状態となる。これは、ＭＰ２５のソー
ス電位が電源電圧Ｖ。。より低い電位となっているため
、ソース・基板の間に基板バイアスが印加され、しきい
値（絶対値）が高くなってしまうからである。

次に、入力の変化によって、Ｎ２２がローからハイにな
る場合を考える。この時、Ｎ２２はＭＮ２３　。

ＭＰ２５によってあらかじめ接地電位より高い電位にあ
るため、Ｑ１５のベース端子は短時間のうちに充電され
、オン状態となり、高速動作が可能になる。

ノードＮ２２が電源電位に達するとＮ２３もハイになる
が、Ｎ２３の電位が電源電位よりＭＰ２５のしきい電圧
（絶対値）分だけ低い電位となるとＭＰ２５がオフ状態
となり、そこがＮ２３のハイレベルとなる。

これに続いてＮ２３がハイからローになる場合を考える
と、Ｎ２３はＭＮ２３．ＭＰ２５によってあらかじめ電
源電位■。。より低い電位となっている。従って、極め
て短時間のうちにＭＰ２６゜Ｑ１６がオン状態となり比
カノードＮ２４の放電動作が開始され、高速動作が可能
になる。

以下に述べるように、ＭＮ２３．ＭＰ２５には貫通電流
を抑制し、高速化低消費電力化を可能にする働きもある
。すなわち、入力Ａが既にハイ状態にあり、入力Ｂがロ
ーからハイに変化する場合を考える。この場合、ＭＮ２
４．ＭＮ２５は共に導通状態となるので、Ｎ２３がロー
となる。この時、ＭＮ２４とＭＮ２５にはＮ２３の蓄積
電荷を放電する電流に加えて、ＭＮ２３、ＭＰ２５を介
して電源端子ｖ６．から貫通電流が流れる。この貫通電
流は無効な電流であり、動作速度の劣化を招くことにな
る。従って、本実施例では、ＭＮ２３とＭＰ２５にはゲ
ート幅が小さいＭＯＳＦＥＴを用いることにより、この
貫通電流を小さくすることができる。このため、第１の
実施例よりも、高速動作が可能であり１貫通電流が小さ
いため消費電力が小さい。

ＭＮ２３．ＭＰ２５を抵抗で置換しても、高速化・低消
費電力化の効果を得ることができる。そのほかにダイオ
ード、またはダイオードと抵抗を直列接続したものなど
も同様の効果がある。

ＭＮ２６．ＭＮ２７の動作は、第８図による実施例４の
ＭＮ１７．ＭＮ１８の動作と同様であるので説明を省略
する。

次にＭＰ２７の動作について説明する。ノードＮ２２が
ローからハイになる場合を考える。ノードＮ２２がロー
の時、ノードＮ２４もローとなるので、ＣＭＯＳインバ
ータＣ３の出力Ｎ２５はハイとなっている。従って、Ｍ
Ｐ２７はオフである。

ノードＮ２２の電位がローからハイに上昇し始めても、
ＭＰ２７はオフのままであるから、Ｎ２２を充電する電
流は効率良くＱ１５のベースを充電するのに用いられる
。Ｎ２２が電源電位ｖ６゜どなると、Ｑ１５を介して出
力ノードＮ２４は充電されｖ６゜−ｖｏとなる。このｖ
６゜−Ｖｌｌのレベルまでの充電の完了によって、ＣＭ
ＯＳインバータＣ３の出力Ｎ２５はほぼ接地レベルにな
る。従って、ＭＰ２７はオン状態となり、ＭＰ２７を介
して出力ノードＮ２４はＶＣＣまで充電されることがで
きる。

本実施例では、第８図に示した実施例４に比べてＭＯＳ
ＦＥＴの個数が少なくて済むので、高集積化にも適する
という利点がある。

実施例６ 本発明の第′６の実施例を第１１図により説明する。第
１１図は、本発明による低電源電圧での高速動作が可能
な２人力ＮＡＮＤ回路の一例を示す。

Ｍ　Ｎ　２８−３２はｎチャネルＭＯ５ＦＥＴであり、
ＭＰ２８・・・３３はｐチャネルＭＯ５ＦＥＴで、Ｑ１
７゜Ｑ１８はｎｐｎバイポーラトランジスタで、ｃ４は
ＣＭＯＳインバータである。

第１１図に示した本発明の第６の実施例が第１０図の実
施例５と基本的に相違する点は、バイポーラトランジス
タＱ１８のベース端子を充電するのに、ｐチャネルＭＯ
５ＦＥＴ　　ＭＰ３２．　ＭＰ３３を電源Ｖ、。とＱ１
８のベースとの間に直列接続している点である。他の回
路構成および回路動作は第１０図の実施例５と基本的に
同じなので詳細な説明を省略し、特徴的な回路動作の相
違点を説明する。

第１０図の実施例５の回路接続では、Ｎ２３がハイから
ローになると、Ｎ２４もそれに追随したがハイからロー
となるため、それに伴いｐチャネルＭＯ５ＦＥＴ　　Ｍ
　Ｐ　２６のドレイン電流が小さくなってしまう。第１
１図に示した本発明の第６の実施例ではこれを防ぎ、Ｐ
チャネルＭＯ５ＦＥＴの電流駆動能力を増加させて更に
高速動作が可能となるようにしたものである。

すなわち、第１１図に示した本発明の第６の実施例では
、Ｎ２７がハイからローになる動作を考える。Ｎ２７が
ハイのときには、出力Ｎ２８はハイであるから、Ｎ２９
はローである。従って、ＭＰ３２はオン状態、ＭＰ３３
はオフ状態である。

従って、ＭＰ３２．ＭＰ３３からなる電流経路はオフで
ある。この時、ＭＮ３１はオン状態となっているのでＮ
３０はローであり、０１８はオフである。入力の変化に
よって、Ｎ２７が放電されノ１イからローになると、Ｍ
Ｐ３３はオンとなるのでＭＰ３２．ＭＰ３３からなる電
流経路はオン状態となり、Ｎ３０は充電される。従って
、Ｑ１８はオン状態となり、Ｎ２８は放電される。これ
によりＮ２８がローになっていくが、Ｃ４のＣＭＯＳイ
ンバータに遅延時間がある分だけＮ２９はすぐにはハイ
にならない。従って、そのあいだＭＰ３２はオン状態の
ままである。従って、ＭＰ３２はＱ１８のベース端子に
充分大きな電荷を供給することができ、Ｑ１８は大きな
コレクタ電流を流すことができる。従って高速動作に適
する。

実施例７ 本発明の第７の実施例を第１２図により説明する。第１
２図は１本発明による低電源電圧での高速動作が可能な
２人力ＮＡＮＤ回路の一例を示す。

Ｍ　Ｎ　３３−３６はｎチャネルＭＯ５ＦＥＴで、ＭＰ
３４・・・３９はｐチャネルＭＯ５ＦＥＴで、Ｑ１９．
Ｑ２０はｎｐｎバイポーラトランジスタで、Ｃ５はＣＭ
ＯＳインバータである。

第１２図に示した本発明の第７の実施例が第１０図の実
施例５と相違する点は、ＭＰ３７゜ＭＰ３８がＱ１９の
ベース端子に接続されている点と、第１０図のＭＮ２７
の代わりに抵抗Ｒ６を用いている点である。この抵抗Ｒ
６は第１０図のＭＯＳＦＥＴ　　Ｍ　Ｎ　２７による能
動抵抗を受動抵抗に置換したものであり、全く同様な動
作をする。

次にＭＰ３７．ＭＰ３８の動作を説明する。

第１０図の実施例５では、出力端子Ｎ２４をプルアップ
する動作において、出力端子Ｎ２４の電位がｖｃｃ−ｖ
ｍｘまで上昇するとバイポーラトランジスタＱ１５がオ
フ状態となってしまっていた。

この電位からＶＣＣまでのプルアップは、オン抵抗が無
視できないところのＰチャネルＭＯＳトランジスタＭＰ
２７によるＱ１５のベース・エミッタ間短絡動作によっ
ているため、それ以降のノードＮ２４の電位上昇が緩や
かになってしまう、従って、次段のＢ１ＣＭＯＳゲート
回路のｎチャネルＭＯ５ＦＥＴのゲート・ソース間に印
加される電圧は実効的にＶＣＣＶＢＩＩどなっていた。

第１２図の本実施例では、出力Ｎ３３がＶｃｃ−ｖａｇ
となると、ＭＰ３８はオフあるいは高抵抗の状態となる
。従って、トランジスタＱ１９のベース端子に蓄積され
た電荷には放電経路が無いため、Ｑ１９はオン状態のま
まである。従って、それ以降も、出力Ｎ３３がＶＣＣと
なるまで、Ｑ１９はコレクタ電流を流し続ける。従って
、本実施例は第１０図の実施例５に比べ高速動作に適す
る。特に電源電圧ＶＣＣが低くなったときに、この効果
は大きくなる。

出力端子Ｎ３３が電源電圧ｖ０゜になると、ベース端子
Ｎ３２はＶ　ｃｃ　＋　Ｖ□のレベルまでブーストされ
ており、Ｑ１９のベースには電荷が蓄積されたままであ
る。従って、出力Ｎ３３がハイになってから、ＣＭＯＳ
インバータＣ５の遅延時間だけ遅れてＮ３５がローとな
り、ＰチャネルＭＯ５ＭＰ３７はオン状態となる。これ
により、Ｑ１９の蓄積ベース電荷を放電して、出力Ｎ３
２の電位はＶＣＣに低下する。この放電動作を行なわな
いと次のプルダウン動作においてＶＣＣからＱ１９゜Ｑ
２０を通じて大きな貫通電流が流れ、動作速度が遅くな
り、消費電力が大きくなる。

ＭＰ３７は、単なる抵抗、あるいは等価的に抵抗とみな
せる他の素子に置き換えることもできる。

以上の各実施例では、２人力ＮＡＮＤゲートの実施例を
用いて、本発明を説明したが、インバータ、　Ｎ　ＯＲ
、ＮＡＮＤ／ＮＯＲの複合ゲート、パストランジスタ、
クロックドインバータなど公知のＣＭＯ５で構成できる
論理ゲートは、そのまま本発明に適用できることは明ら
かであり、本発明の範囲に入ることはいうまでもない。

実施例１，２，３．７においては、抵抗Ｒ１・・・Ｒ６
をほぼ同様の等価な動作をするＭＯＳＦＥＴなどで置換
されることはもちろんであり、そのような置換を行った
ものも本発明の範囲に入ることはいうまでもない。

以上述べた回路構成の代表例を、第１３図（Ａ）（Ｂ）
（Ｃ）（Ｄ）の様にまとめることができる。第１３図（
Ａ）に示すように本発明は論理部、プルアップ部、プル
ダウン部からなる。論理部としては第１３図（Ｂ）に示
すような回路を用いることができる。プルアップ部とし
ては、第１３図（Ｃ）に示す回路を用いることができる
。プルダウン部としては、第１３図（Ｄ）に示す回路を
用いることができる。これらを任意に組み合わせて、本
発明を構成することができる。

〔発明の効果〕

本発明によれば、従来不可能とされた４Ｖ以下の電源電
圧で高速に動作するＢｉＣＭＯ５論理回路が実現できる
。ＢｉＣＭＯ５回路の消費電力は、電源電圧の２乗に比
例するので従来よりも極めて小さい消費電力で動作する
論理回路が実現できる。またバイポーラトランジスタを
出力部に用いているので負荷容量が大きい場合にも高速
化できる。

０．５　ミクロン以下のゲート長を持つＭＯＳＦＥＴで
はホットキャリアによる劣化を避けるために、ドレイン
・ソース間に印加される電圧を４Ｖ以下としなければな
らない。従って、従来は０．５　ミクロン以下のゲート
長を有するＭＯＳＦＥＴを用いたＢｉＣＭＯ５集積回路
は高速動作が難しかったが、本発明により高速低消費電
力動作が実現でき、メモリ、マイクロプロセッサなどの
高速化・小型化・低消費電力化に大きな効果がある。従
ってその産業的価値は極めて大きい。

【図面の簡単な説明】

第１図は本発明の第１の実施例による２人力ＮＡＮＤゲ
ートの回路図を示し。 第２図は従来のＢｉＣＭＯ５回路による２人力ＮＡＮＤ
ゲートの回路図を示し、 第３図はＭＯＳＦＥＴのドレイン電流のゲート・ソース
間電圧による依存性を示す特性図であり。 第４図はＭＯ５ＴＥＴのドレイン電流のドレイン・ソー
ス間電圧による依存性を示す特性図であり、第５図は第
１図に示した第１の実施例の２人力ＮＡＮＤ回路の遅延
時間の電源電圧依存性を従来のＣＭＯ５回路、ＢｉＣＭ
Ｏ５回路と比較して示した特性図であり、 第６図は本発明の第２の実施例による２人力ＮＡＮＤゲ
ートの回路図を示し、 第７図は本発明の第３の実施例による２人力ＮＡＮＤゲ
ートの回路図を示し。 第８図は本発明の第４の実施例による２人力ＮＡＮＤゲ
ートの回路図を示し。 第９図は従来技術のＢｉＣＭＯ５回路による２人力ＮＡ
ＮＤゲートの回路図を示し。 第１０図は本発明の第５実施例による２人力ＮＡＮＤゲ
ートの回路図を示し、 第１１図は本発明の第６の実施例による２人力ＮＡＮＤ
ゲートの回路図を示し、 第１２図は本発明の第７の実施例による２人力ＮＡＮＤ
ゲートの回路図を示し。 第１３図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は本発明の実
施例による２人力ＮＡＮＤゲート回路を論理部、プルア
ップ部、プルダウン部に整理して説明した図である。 ＭＮＩ−ＭＮ３６・・・ｎチャネル絶縁ゲート型電界効
果トランジスタ、ＭＰＩ−ＭＰ３９・・・ｐチャネル絶
縁ゲート型電界効果トランジスタ、ＱＩＱ２０・・・ｎ
ｐｎバイポーラトランジスタ、Ｒ１−Ｒ６・・・抵抗。 Ｄｉ−Ｄ３ ダイオード、Ｃ１− Ｃ５・・・ＣＭＯＳインバータ、 Ｎ１−Ｎ３５・ ノー 第 口 藁 第 図 第 １：（イシンー人間電圧 第 図 ２人力ＮＡＮＤ 釦判仏（Ｖ） 築 図 纂 猶 第 １ρ 図 ■ 月 口 箔 箔 アルグラン部 第 口 アルク°ウン害β

Claims (1)

1. 【特許請求の範囲】 １、第１の動作電位点と出力端子との間にコレクタ・エ
   ミッタ経路が接続された第１のｎｐｎトランジスタと、 上記出力端子と第２の動作電位点との間にコレクタ・エ
   ミッタ経路が接続された第２のｎｐｎトランジスタとを
   具備し、 上記第１の動作電位点と上記第２の動作電位点との間に
   印加される電圧差が４Ｖ以下に設定され、 ｐチャネル絶縁ゲートＦＥＴから構成された第１のスイ
   ッチング回路が上記第１の動作電位点と上記第１のｎｐ
   ｎトランジスタのベースとの間に接続され、 ｐチャネル絶縁ゲートＦＥＴから構成された第２のスイ
   ッチング回路が上記出力端子と上記第２のｎｐｎトラン
   ジスタのベースとの間に接続され、 上記第１のスイッチング回路と上記第２のスイッチング
   回路を構成する上記ｐチャネル絶縁ゲートＦＥＴのゲー
   ト長さは０．５ミクロン以下に設定されたことを特徴と
   する論理回路。 ２、請求項１記載の論理回路において、 上記第１のｎｐｎトランジスタのベース・エミッタ間に
   抵抗あるいは等価的に抵抗として動作する類似回路要素
   が接続されていることを特徴とする論理回路。 ３、請求項１記載の論理回路において、 ｐチャネル絶縁ゲートＦＥＴから構成された第３のスイ
   ッチング回路が上記第２のスイッチング回路を構成する
   上記ｐチャネル絶縁ゲートＦＥＴのゲートと上記第１の
   動作電位点との間に接続されてなることを特徴とする論
   理回路。 ４、請求項３記載の論理回路において、 上記第３のスイッチング回路を構成する上記ｐチャネル
   絶縁ゲートＦＥＴのゲート幅が上記第１のスイッチング
   回路を構成する上記ｐチャネル絶縁ゲートＦＥＴのゲー
   ト幅よりも小さいことを特徴とする論理回路。 ５、請求項１記載の論理回路において、 上記第２のｎｐｎトランジスタのベースと上記第２の動
   作電位点との間に抵抗あるいは等価的に抵抗として動作
   する類似回路要素が接続されていることを特徴とする論
   理回路。 ６、第１の動作電位点と出力端子との間にエミッタ・コ
   レクタ経路が接続された第１のｎｐｎトランジスタと、 上記出力端子と第２の動作電位点との間にエミッタ・コ
   レクタ経路が接続された第２のｎｐｎトランジスタとを
   具備してなり、 ｐチャネル絶縁ゲートＦＥＴから構成された第１のスイ
   ッチング回路が上記第１の動作電位点と上記第１のｎｐ
   ｎトランジスタのベースとの間に接続され、 上記第２のｎｐｎトランジスタのベースをハイレベルに
   充電するための第１のｐチャネル絶縁ゲートＦＥＴを有
   し、 上記第１のｐチャネル絶縁ゲートＦＥＴのゲートと上記
   第２の動作電位点との間には第２のスイッチング回路を
   構成するｎチャネル絶縁ゲートＦＥＴのソース・ドレイ
   ン経路が接続され、上記第１のｎｐｎトランジスタのベ
   ースと上記第２の動作電位点との間には第３のスイッチ
   ング回路を構成する他のｎチャネル絶縁ゲートＦＥＴの
   ソース・ドレイン経路が接続されてなることを特徴とす
   る論理回路。 ７、第１の動作電位点と出力端子との間にエミッタ・コ
   レクタ経路が接続された第１のｎｐｎトランジスタと、 上記出力端子と第２の動作電位点との間にエミッタ・コ
   レクタ経路が接続された第２のｎｐｎトランジスタとを
   具備してなり、 ｐチャネル絶縁ゲートＦＥＴから構成された第１のスイ
   ッチング回路が上記第１の動作電位点と上記第１のｎｐ
   ｎトランジスタのベースとの間に接続され、 上記該第２のｎｐｎトランジスタのベースをハイレベル
   に充電するための第１のｐチャネル絶縁ゲートＦＥＴを
   有し、 該第１のｐチャネル絶縁ゲートＦＥＴのゲートと上記第
   ２の動作電位点との間には第２のスーイッチング回路を
   構成するｎチャネル絶縁ゲートＦＥＴのソース・ドレイ
   ン経路が接続され、上記第１のｎｐｎトランジスタのベ
   ースと上記第１のｐチャネル絶縁ゲートＦＥＴのゲート
   とはダイオード、抵抗、これらに類似の回路要素のいず
   れかを介して接続されたことを特徴とする論理回路。 ８、第１の動作電位点と出力端子との間にエミッタ・コ
   レクタ経路が接続された第１のｎｐｎトランジスタと、 上記出力端子と第２の動作電位点との間にエミッタ・コ
   レクタ経路が接続された第２のｎｐｎトランジスタとを
   具備してなり、 ｐチャネル絶縁ゲートＦＥＴから構成された第１のスイ
   ッチング回路が上記第１の動作電位点と上記第１のｎｐ
   ｎトランジスタのベースとの間に接続され、 上記該第２のｎｐｎトランジスタのベースをハイレベル
   に充電するための第１のｐチャネル絶縁ゲートＦＥＴを
   有し、 上記第１のｐチャネル絶縁ゲートＦＥＴのゲートと上記
   第２の動作電位点との間には第２のスイッチング回路を
   構成するｎチャネル絶縁ゲートＦＥＴのソース・ドレイ
   ン経路が接続され、第３のスイッチング回路を構成する
   ｐチャネル絶縁ゲートＦＥＴのソース・ドレイン経路が
   上記第１のスイッチング回路と上記第１のｎｐｎトラン
   ジスタのベースとの間に接続され、該第３のスイッチン
   グ回路を構成するｐチャネル絶縁ゲートＦＥＴのゲート
   は上記出力端子の信号に応答することを特徴とする論理
   回路。 ９、請求項８記載の論理回路において、 上記第３のスイッチング回路を構成する上記ｐチャネル
   絶縁ゲートＦＥＴのソース・ドレイン経路には他のｐチ
   ャネル絶縁ゲートＦＥＴのソース・ドレイン経路が並列
   接続され、該他のｐチャネル絶縁ゲートＦＥＴのゲート
   は上記出力端子の反転信号に応答することを特徴とする
   論理回路。 １０、第１の動作電位点と出力端子との間に接続された
   プルアップ素子と、 上記出力端子と第２の動作電位点との間にコレクタ・エ
   ミッタ経路が接続されたプルダウン用のｎｐｎトランジ
   スタと、 上記第１の動作電位点と上記ｎｐｎトランジスタのベー
   スとの間にソース・ドレイン経路が直列接続された第１
   と第２のｐチャネル絶縁ゲートＦＥＴと、 上記出力端子の信号に入力が応答するインバータとを具
   備し、 上記第１のｐチャネル絶縁ゲートＦＥＴのゲートには入
   力信号が供給され、 上記第２のｐチャネル絶縁ゲートＦＥＴのゲートには上
   記インバータの出力信号が供給され、上記入力信号のハ
   イレベルからローレベルへの変化に応答した上記出力端
   子のハイレベルからローレベルへの変化は上記インバー
   タの遅延時間の後に上記インバータの上記出力信号のロ
   ーレベルからハイレベルの変化として上記第２のｐチャ
   ネル絶縁ゲートＦＥＴのゲートに伝達されることを特徴
   とする論理回路。