JPH0461418A - Ｂｉ―ＣＭＯＳ論理回路 - Google Patents
Ｂｉ―ＣＭＯＳ論理回路Info
- Publication number
- JPH0461418A JPH0461418A JP2172311A JP17231190A JPH0461418A JP H0461418 A JPH0461418 A JP H0461418A JP 2172311 A JP2172311 A JP 2172311A JP 17231190 A JP17231190 A JP 17231190A JP H0461418 A JPH0461418 A JP H0461418A
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- Japan
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- bipolar transistor
- npn bipolar
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- channel mosfet
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- 230000007423 decrease Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 1
- 229940124524 integrase inhibitor Drugs 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＢ１−ＣＭＯＳ論理回路に間する。
［従来の技術］
従来のＢｉ−ＣＭＯ５の論理回路の一例として２人力Ｎ
ＡＮＤ回路を第３図に示す。第３図において、Ｐチャネ
ルＭＯＳＦＥＴ３１．３２とＮチャネルＭＯＳＦＥＴ３
３．３４によってＣＭＯＳ回路を構成し、その出力をＮ
ＰＮバイポーラトランジスタ３８のベースへ接続してい
る。またＣＭＯ８回路の入力信号をゲートとするＮチャ
ネルＭＯＳＦＥＴ３５．３６を通シテ出力端子ＯＵＴを
ＮＰＮバイポーラトランジスタ３９０ベースへ接続して
いる。抵抗３７はＮＰＮバイポーラトランジスタ３９０
ベース電荷を放電するためのものである。
ＡＮＤ回路を第３図に示す。第３図において、Ｐチャネ
ルＭＯＳＦＥＴ３１．３２とＮチャネルＭＯＳＦＥＴ３
３．３４によってＣＭＯＳ回路を構成し、その出力をＮ
ＰＮバイポーラトランジスタ３８のベースへ接続してい
る。またＣＭＯ８回路の入力信号をゲートとするＮチャ
ネルＭＯＳＦＥＴ３５．３６を通シテ出力端子ＯＵＴを
ＮＰＮバイポーラトランジスタ３９０ベースへ接続して
いる。抵抗３７はＮＰＮバイポーラトランジスタ３９０
ベース電荷を放電するためのものである。
次に動作について説明する。第４図のタイミングチャー
トに示すように第１の入力ＩＮＩと第２の入力ＩＮ２が
共に高電位のとき、ＰチャネルＭＯＳＦＥＴ３１．３２
はオフになり、ＮチャネルＭＯＳＦＥＴ３３〜３６はオ
ンになる。従フてＮＰＮバイポーラトランジスタ３８は
、ベース電荷がＮチャネルＦＥＴ３３，３４を通って放
電され、ベース電位が低電位となるためオフする。また
ＮＰＮバイポーラトランジスタ３９は出力端子からＮチ
ャネルＭＯＳＦＥＴ３５．３６を通って、ベース電流が
供給され、ベース電位が上昇してオンする。従フて出力
端子ＯＵＴは低電位へ下降する。
トに示すように第１の入力ＩＮＩと第２の入力ＩＮ２が
共に高電位のとき、ＰチャネルＭＯＳＦＥＴ３１．３２
はオフになり、ＮチャネルＭＯＳＦＥＴ３３〜３６はオ
ンになる。従フてＮＰＮバイポーラトランジスタ３８は
、ベース電荷がＮチャネルＦＥＴ３３，３４を通って放
電され、ベース電位が低電位となるためオフする。また
ＮＰＮバイポーラトランジスタ３９は出力端子からＮチ
ャネルＭＯＳＦＥＴ３５．３６を通って、ベース電流が
供給され、ベース電位が上昇してオンする。従フて出力
端子ＯＵＴは低電位へ下降する。
その後出力端子ＯＵＴの低下に伴い、ＮＰＮバイポーラ
トランジスタ３９は、ベース電位が低下し、やがてオフ
する。
トランジスタ３９は、ベース電位が低下し、やがてオフ
する。
第１の入力ＩＮＩと第２の入力ＩＮ２の少なくとも何れ
か一方が低電位の時、ＰチャネルＭＯＳＦＥＴ３１．３
２は、少なくとも何れか一方がオンになり、Ｎチャネル
ＭＯＳＦＥＴ３３．３４は少なくとも何れか一方がオフ
になるため、ＮＰＮバイポーラトランジスタ３８は、ベ
ースが高電位になってオンする。またＮチャネルＭＯＳ
ＦＥＴ３５．３６は少なくとも何れか一方がオフになる
ため、ＮＰＮバイポーラトランジスタ３９はベース電流
が供給されず、ベース電荷が抵抗３７を通して放電され
オフになる。従って出力端子ＯＵＴは高電位へ上昇する
。
か一方が低電位の時、ＰチャネルＭＯＳＦＥＴ３１．３
２は、少なくとも何れか一方がオンになり、Ｎチャネル
ＭＯＳＦＥＴ３３．３４は少なくとも何れか一方がオフ
になるため、ＮＰＮバイポーラトランジスタ３８は、ベ
ースが高電位になってオンする。またＮチャネルＭＯＳ
ＦＥＴ３５．３６は少なくとも何れか一方がオフになる
ため、ＮＰＮバイポーラトランジスタ３９はベース電流
が供給されず、ベース電荷が抵抗３７を通して放電され
オフになる。従って出力端子ＯＵＴは高電位へ上昇する
。
すなわち、２つの入力ＩＮＩ、ＩＮ２のＮＡＮＤ論理が
出力端子ＯＵＴに出力される。
出力端子ＯＵＴに出力される。
［発明が解決しようとする課題］
この従来のＢｉ−ＣＭＯ５論理回路では、ＮＰＮバイポ
ーラトランジスタ３９のベース電流を供給するためのＮ
チャネルＭＯＳＦＥＴ３５．３６が直列に接続されるた
め、特に多入力のＮＡＮＤ回路では、この入力数に応じ
て直列に接続されるＮチャネルＭＯＳＦＥＴの数も増え
ＮチャネルＭＯＳＦＥＴのソース・ドレイン間の総抵抗
が大きくなり、またソース電位の浮きによるバックゲー
ト効果によりゲートしきい値電圧が増大し、ＮＰＮバイ
ポーラトランジスタ３９のベース電流が小さくなって立
ち下がり時間が遅くなるという欠点がある。またＮＰＮ
バイポーラトランジスタ３９のベース電流を供給するＮ
チャネルＭＯＳＦＥＴ３５．３６は、ＣＭＯＳ部を構成
するＮチャネルＭＯＳＦＥＴ３３，３４と同数の素子数
が必要で、特に多入力の場合素子数が太きくＢｉ−ＣＭ
Ｏ５からＣＭＯＳへ回路変更が生じてもレイアウトの変
更が困難であるという欠点がある。
ーラトランジスタ３９のベース電流を供給するためのＮ
チャネルＭＯＳＦＥＴ３５．３６が直列に接続されるた
め、特に多入力のＮＡＮＤ回路では、この入力数に応じ
て直列に接続されるＮチャネルＭＯＳＦＥＴの数も増え
ＮチャネルＭＯＳＦＥＴのソース・ドレイン間の総抵抗
が大きくなり、またソース電位の浮きによるバックゲー
ト効果によりゲートしきい値電圧が増大し、ＮＰＮバイ
ポーラトランジスタ３９のベース電流が小さくなって立
ち下がり時間が遅くなるという欠点がある。またＮＰＮ
バイポーラトランジスタ３９のベース電流を供給するＮ
チャネルＭＯＳＦＥＴ３５．３６は、ＣＭＯＳ部を構成
するＮチャネルＭＯＳＦＥＴ３３，３４と同数の素子数
が必要で、特に多入力の場合素子数が太きくＢｉ−ＣＭ
Ｏ５からＣＭＯＳへ回路変更が生じてもレイアウトの変
更が困難であるという欠点がある。
［課題を解決するための手段］
本発明のＢｉ−ＣＭＯ３論理回路は、ＣＭＯＳで構成し
た論理回路の出力を第１のＮＰＮバイポーラトランジス
タのベースとＰチャネルＭＯＳＦＥＴのゲートに接続し
、第１ＯＮＰＮバイポーラトランジスタのコレクタは高
電位へ接続し、ＰチャネルＭＯＳＦＥＴのトレインを第
２ＯＮＰＮバイポーラトランジスタのベースと負荷素子
の一端へ接続し、第２のＮＰＮバイポーラトランジスタ
のエミッタと前記負荷素子の他端を低電位へ接続し、第
１のＮＰＮバイポーラトランジスタのエミッタとＰチャ
ネルＭＯＳＦＥＴのソースと第２のＮＰＮバイポーラト
ランジスタのコレクタを接続して、出力端子としたこと
を特徴とする。
た論理回路の出力を第１のＮＰＮバイポーラトランジス
タのベースとＰチャネルＭＯＳＦＥＴのゲートに接続し
、第１ＯＮＰＮバイポーラトランジスタのコレクタは高
電位へ接続し、ＰチャネルＭＯＳＦＥＴのトレインを第
２ＯＮＰＮバイポーラトランジスタのベースと負荷素子
の一端へ接続し、第２のＮＰＮバイポーラトランジスタ
のエミッタと前記負荷素子の他端を低電位へ接続し、第
１のＮＰＮバイポーラトランジスタのエミッタとＰチャ
ネルＭＯＳＦＥＴのソースと第２のＮＰＮバイポーラト
ランジスタのコレクタを接続して、出力端子としたこと
を特徴とする。
また、上記の発明において、負荷素子なＰチャネルＭＯ
ＳＦＥＴのゲートにゲートが接続されたＮチャネルＭＯ
ＳＦＥＴとしたことを特徴とする。
ＳＦＥＴのゲートにゲートが接続されたＮチャネルＭＯ
ＳＦＥＴとしたことを特徴とする。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の２人力ＮＡＮＤ回路である
。ＰチャネルＭＯＳＦＥＴ１１，１２とＮチャネ、＋Ｉ
、ＭＯＳＦＥＴ１３．１４によってＣＭＯ８回路構成し
、その出力を第１ＯＮＰＮバイポーラトランジスタ１５
のベースへ加えている。またＣＭＯ５回路の出力をゲー
トとするＰチャネルＭＯＳＦＥＴ１６を出力端子ＯＵＴ
と第２のＮＰＮバイポーラトランジスタ１７のベースと
の間に接続し、ベース電流を供給している。負荷素子と
しての抵抗１８はＮＰＮバイボーラトランジスタ１７の
ベース電荷を放電するためのものである。
。ＰチャネルＭＯＳＦＥＴ１１，１２とＮチャネ、＋Ｉ
、ＭＯＳＦＥＴ１３．１４によってＣＭＯ８回路構成し
、その出力を第１ＯＮＰＮバイポーラトランジスタ１５
のベースへ加えている。またＣＭＯ５回路の出力をゲー
トとするＰチャネルＭＯＳＦＥＴ１６を出力端子ＯＵＴ
と第２のＮＰＮバイポーラトランジスタ１７のベースと
の間に接続し、ベース電流を供給している。負荷素子と
しての抵抗１８はＮＰＮバイボーラトランジスタ１７の
ベース電荷を放電するためのものである。
次に動作について説明する。第４図のタイミングチャー
トに示すように第１の入力ＩＮＩと第２の入力ＩＮ２が
共に高電位の時、ＰチャネルＭＯＳＦＥＴＩＩ、１２は
オフになり、ＮチャネルＭＯＳＦＥＴ１３．１４はオン
になる。従ってＮＰＮバイポーラトランジスタ１５はベ
ース電位が低電位となりオフする。一方、ＰチャネルＭ
ＯＳＦＥＴ１６はオンになるためＮＰＮバイポーラトラ
ンジスタ１７は、ベース電流が供給されオンになる。従
って、出力端子ＯＵＴは低電位へ下降する。
トに示すように第１の入力ＩＮＩと第２の入力ＩＮ２が
共に高電位の時、ＰチャネルＭＯＳＦＥＴＩＩ、１２は
オフになり、ＮチャネルＭＯＳＦＥＴ１３．１４はオン
になる。従ってＮＰＮバイポーラトランジスタ１５はベ
ース電位が低電位となりオフする。一方、ＰチャネルＭ
ＯＳＦＥＴ１６はオンになるためＮＰＮバイポーラトラ
ンジスタ１７は、ベース電流が供給されオンになる。従
って、出力端子ＯＵＴは低電位へ下降する。
その後出力端子ＯＵＴの低下に伴いＮＰＮバイポーラト
ランジスタ１７は、ベース電位が低下しやがてオフする
。
ランジスタ１７は、ベース電位が低下しやがてオフする
。
第１の入力ＩＮＩと第２の入力ＩＮ２の少なくとも何れ
か一方が低電位の時、ＰチャネルＭＯＳＦＥＴＩＩ、１
２は少なくとも何れか一方がオンニナリ、ＮチャネルＭ
ＯＳＦＥＴ １３．１４は、少なくとも何れか一方がオ
フになるため、ＮＰＮバイポーラトランジスタ１５のベ
ース電位は高電位になりＮＰＮバイポーラトランジスタ
１５はオンする。またＰチャネルＭＯＳＦＥＴ １６は
オフになり、ＮＰＮバイポーラトランジスタ１７は、ベ
ース電流が供給されず、ベース電荷が抵抗１８を通して
放電されオフになる。従って出力端子ＯＵＴは高電位へ
上昇する。
か一方が低電位の時、ＰチャネルＭＯＳＦＥＴＩＩ、１
２は少なくとも何れか一方がオンニナリ、ＮチャネルＭ
ＯＳＦＥＴ １３．１４は、少なくとも何れか一方がオ
フになるため、ＮＰＮバイポーラトランジスタ１５のベ
ース電位は高電位になりＮＰＮバイポーラトランジスタ
１５はオンする。またＰチャネルＭＯＳＦＥＴ １６は
オフになり、ＮＰＮバイポーラトランジスタ１７は、ベ
ース電流が供給されず、ベース電荷が抵抗１８を通して
放電されオフになる。従って出力端子ＯＵＴは高電位へ
上昇する。
すなわち、従来例と同様に、２つの入力ＩＮＩ。
ＩＮ２のＮＡＮＤ論理を出力端子ＯＵＴに出力している
。そして、この動作は入力ＩＮの数が増加してもＮＰＮ
バイポーラトランジスタ１７０ベース電流を供給するＰ
チャネルＭＯＳＦＥＴの数が１個で済むという構成で実
現されている。
。そして、この動作は入力ＩＮの数が増加してもＮＰＮ
バイポーラトランジスタ１７０ベース電流を供給するＰ
チャネルＭＯＳＦＥＴの数が１個で済むという構成で実
現されている。
第２図は本発明の他の一実施例である。本実施例は第１
図の抵抗１８をＰチャネルＭＯＳＦＥＴ１６のゲートに
ゲートが接続されたＮチャネルＭＯＳＦＥＴ２８に置き
換えたものである・次に動作について説明する。第４図
のタイミングチャートに示すように第１の入力ＩＮＩと
第２の入力ＩＮ２が共に高電位の時、ＰチャネルＭＯ９
ＦＥＴＩＩ、１２はオフになり、ＮチャネルＭＯＳＦＥ
Ｔ１３．１４はオンになる。従って、ＮＰＮバイポーラ
トランジスタ１５はベース電位が低電位となりオフする
。一方、ＰチャネルＭＯＳＦＥＴ１６はオン、Ｎチャネ
ルＭＯＳＦＥＴ２Ｂはオフになるため、ＮＰＮバイポー
ラトランジスタ１７は、ベース電流が供給されオンにな
る。従って出力端子ＯＵＴは低電位へ下降する。その後
出力端子ＯＵＴの低下に伴いＮＰＮバイポーラトランジ
スタ１７はベース電位が低下しやがてオフする。
図の抵抗１８をＰチャネルＭＯＳＦＥＴ１６のゲートに
ゲートが接続されたＮチャネルＭＯＳＦＥＴ２８に置き
換えたものである・次に動作について説明する。第４図
のタイミングチャートに示すように第１の入力ＩＮＩと
第２の入力ＩＮ２が共に高電位の時、ＰチャネルＭＯ９
ＦＥＴＩＩ、１２はオフになり、ＮチャネルＭＯＳＦＥ
Ｔ１３．１４はオンになる。従って、ＮＰＮバイポーラ
トランジスタ１５はベース電位が低電位となりオフする
。一方、ＰチャネルＭＯＳＦＥＴ１６はオン、Ｎチャネ
ルＭＯＳＦＥＴ２Ｂはオフになるため、ＮＰＮバイポー
ラトランジスタ１７は、ベース電流が供給されオンにな
る。従って出力端子ＯＵＴは低電位へ下降する。その後
出力端子ＯＵＴの低下に伴いＮＰＮバイポーラトランジ
スタ１７はベース電位が低下しやがてオフする。
第１の入力ＩＮＩと第２の入力ＩＮ２の少なくとも何れ
か一方が低電位の時、ＰチャネルＭＯＳＦＥＴＩＩ、１
２は、少なくとも何れか一方がオンになり、Ｎチャネル
ＭＯＳＦＥＴ］３．１４は少なくとも何れか一方がオフ
になるため、ＮＰＮバイポーラトランジスタ１５０ベー
ス電位は高電位になりＮＰＮバイポーラトランジスタ１
５はオンする。またＰチャネルＭＯＳＦＥＴ１６はオフ
になりＮチャネルＭＯＳＦＥＴ２８はオンになるので、
ＮＰＮバイポーラトランジスタ１７は、ベース電位が下
がりオフになる。従って出力端子ＯＵＴは高電位へ上昇
する。
か一方が低電位の時、ＰチャネルＭＯＳＦＥＴＩＩ、１
２は、少なくとも何れか一方がオンになり、Ｎチャネル
ＭＯＳＦＥＴ］３．１４は少なくとも何れか一方がオフ
になるため、ＮＰＮバイポーラトランジスタ１５０ベー
ス電位は高電位になりＮＰＮバイポーラトランジスタ１
５はオンする。またＰチャネルＭＯＳＦＥＴ１６はオフ
になりＮチャネルＭＯＳＦＥＴ２８はオンになるので、
ＮＰＮバイポーラトランジスタ１７は、ベース電位が下
がりオフになる。従って出力端子ＯＵＴは高電位へ上昇
する。
［発明の効果コ
以上説明したように、Ｂｉ−ＣＭＯ９回路でカスケード
接続された２つのＮＰＮバイポーラトランジスタの内の
、下側のＮＰＮバイポーラトランジスタのコレクタ・ベ
ース間にＰチャネルＭＯＳＦＥＴを使用することにより
、多入力になってもバイポーラ部の回路構成は変わらず
ＣＭＯ９部とバイポーラ部を容易に切り離すことができ
、レイアウト変更が容易にてきる。また、ＣＭＯ５出力
とＢｉ−ＣＭＯ５出力の両方の信号が容易に得られる。
接続された２つのＮＰＮバイポーラトランジスタの内の
、下側のＮＰＮバイポーラトランジスタのコレクタ・ベ
ース間にＰチャネルＭＯＳＦＥＴを使用することにより
、多入力になってもバイポーラ部の回路構成は変わらず
ＣＭＯ９部とバイポーラ部を容易に切り離すことができ
、レイアウト変更が容易にてきる。また、ＣＭＯ５出力
とＢｉ−ＣＭＯ５出力の両方の信号が容易に得られる。
また下側のＮＰＮバイポーラトランジスタのコレクタ・
ベース間のＰチャネルＭＯＳＦＥＴは、入力の数が増加
しても１個で済むため、従来のＢｉ−ＣＭＯ３回路より
素子数が少なくなり、ソース・トレイン間の抵抗の増加
やバックゲート効果によるゲートしきい値電圧の増加が
なくなるため、従来よりも回路の立ち下がりが速くなる
という効果がある。
ベース間のＰチャネルＭＯＳＦＥＴは、入力の数が増加
しても１個で済むため、従来のＢｉ−ＣＭＯ３回路より
素子数が少なくなり、ソース・トレイン間の抵抗の増加
やバックゲート効果によるゲートしきい値電圧の増加が
なくなるため、従来よりも回路の立ち下がりが速くなる
という効果がある。
Ｉ８・・・・・・・・・抵抗、
２８・◆・・・・・・・ＮチャネルＭＯＳＦＥＴ。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来例の回路図、
第４図は本発明及び従来例の回路動作を説明するための
タイミングチャートである。 １１．１２・・・・・・ＣＭＯＳを構成するＰチャネル
ＭＯＳＦＥＴ。 １３．１４・・・・・・ＣＭＯＳを構成するＮチャネル
ＭＯＳＦＥＴ。
明の第２の実施例の回路図、第３図は従来例の回路図、
第４図は本発明及び従来例の回路動作を説明するための
タイミングチャートである。 １１．１２・・・・・・ＣＭＯＳを構成するＰチャネル
ＭＯＳＦＥＴ。 １３．１４・・・・・・ＣＭＯＳを構成するＮチャネル
ＭＯＳＦＥＴ。
Claims (2)
- （１）ＣＭＯＳで構成した論理回路の出力を第１のＮＰ
ＮバイポーラトランジスタのベースとＰチャネルＭＯＳ
ＦＥＴのゲートに接続し、第１のＮＰＮバイポーラトラ
ンジスタのコレクタは高電位へ接続し、ＰチャネルＭＯ
ＳＦＥＴのドレインを第２のＮＰＮバイポーラトランジ
スタのベースと負荷素子の一端へ接続し、第２のＮＰＮ
バイポーラトランジスタのエミッタと前記負荷素子の他
端を低電位へ接続し、第１のＮＰＮバイポーラトランジ
スタのエミッタとＰチャネルＭＯＳＦＥＴのソースと第
２のＮＰＮバイポーラトランジスタのコレクタを接続し
て、出力端子としたことを特徴とするＢｉ−ＣＭＯＳ論
理回路。 - （２）負荷素子をＰチャネルＭＯＳＦＥＴのゲートにゲ
ートが接続されたＮチャネルＭＯＳＦＥＴとしたことを
特徴とする請求項１に記載のＢｉ−ＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172311A JPH0461418A (ja) | 1990-06-28 | 1990-06-28 | Ｂｉ―ＣＭＯＳ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172311A JPH0461418A (ja) | 1990-06-28 | 1990-06-28 | Ｂｉ―ＣＭＯＳ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461418A true JPH0461418A (ja) | 1992-02-27 |
Family
ID=15939566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2172311A Pending JPH0461418A (ja) | 1990-06-28 | 1990-06-28 | Ｂｉ―ＣＭＯＳ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461418A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9586539B2 (en) | 2013-06-27 | 2017-03-07 | Yazaki Corporation | Underfloor shielded harness |
-
1990
- 1990-06-28 JP JP2172311A patent/JPH0461418A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9586539B2 (en) | 2013-06-27 | 2017-03-07 | Yazaki Corporation | Underfloor shielded harness |
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