JPS63238719A - 論理回路 - Google Patents
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- JPS63238719A JPS63238719A JP62159884A JP15988487A JPS63238719A JP S63238719 A JPS63238719 A JP S63238719A JP 62159884 A JP62159884 A JP 62159884A JP 15988487 A JP15988487 A JP 15988487A JP S63238719 A JPS63238719 A JP S63238719A
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- 238000007599 discharging Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 14
- 230000004044 response Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、バイポーラトランジスタと０ＭＯ８を用い
て、低消費電力、高負荷駆動能力及び高速性を実現した
論理回路に関する。
て、低消費電力、高負荷駆動能力及び高速性を実現した
論理回路に関する。
（従来の技術）
論理回路の回路形式にあっては、従来より各種のものが
用いられており、例えばバイポーラトランジスタあるい
は０ＭＯ３で構成したものなどがあげられる。
用いられており、例えばバイポーラトランジスタあるい
は０ＭＯ３で構成したものなどがあげられる。
第６図はバイポーラトランジスタを用いて構成したＮＡ
ＮＤゲート回路の回路図である。同図に示すＮＡＮＤゲ
ートは、２入力端子Ａ、Ｂを有する入力段が、ダイオー
ドＤｒ 、Ｄ２及びＮＰＮ型のショットキートランジス
タ（以下「Ｓトランジスタ」と呼ぶ）Ｑ＋、Ｑ２により
ＤＴＬで構成され、出力段がダーリントン接続されたＳ
トランジスタＱ３及びＮＰＮ型のバイポーラトランシタ
（以下「Ｂトランジスタ」と呼ぶ）Ｑ４と、Ｓトランジ
スタＱ５がトーテムポール形に接続されて構成されてお
り、ＢトランジスタＱ４とＳトランジスタＱ５の接続点
を出力端子ＯＵＴとしている。
ＮＤゲート回路の回路図である。同図に示すＮＡＮＤゲ
ートは、２入力端子Ａ、Ｂを有する入力段が、ダイオー
ドＤｒ 、Ｄ２及びＮＰＮ型のショットキートランジス
タ（以下「Ｓトランジスタ」と呼ぶ）Ｑ＋、Ｑ２により
ＤＴＬで構成され、出力段がダーリントン接続されたＳ
トランジスタＱ３及びＮＰＮ型のバイポーラトランシタ
（以下「Ｂトランジスタ」と呼ぶ）Ｑ４と、Ｓトランジ
スタＱ５がトーテムポール形に接続されて構成されてお
り、ＢトランジスタＱ４とＳトランジスタＱ５の接続点
を出力端子ＯＵＴとしている。
このように、論理ゲートをＢトランジスタで構成した場
合には、Ｂ ｌ−ランジスタの特徴の一つである大きな
伝達コンダクタンスにより、高負荷駆動能力及び動作速
度の速い論理ゲートを実現することができる。
合には、Ｂ ｌ−ランジスタの特徴の一つである大きな
伝達コンダクタンスにより、高負荷駆動能力及び動作速
度の速い論理ゲートを実現することができる。
ところで、第６図において、入力端子Ａ、Ｂともにハイ
レベル状態にある場合には、ＳトランジスタＱ１が導通
状態となり、これにより、電圧源ＶＣＣ→抵抗Ｒ１→Ｓ
トランジスタＱＩ→抵抗Ｒ２→グランドの電流経路が形
成される。さらに、ＳトランジスタＱ２が導通状態とな
り一１電圧源ＶＣＣ→抵抗Ｒ３→ＳトランジスタＱ２→
ＳトランジスタＱ５のベース端子の経路で電流が流れる
。一方、入力端子Ａ、Ｂのどちらか一方がロウレベル状
態にある場合、例えば入力端子Ａがロウレベル状態にあ
ると、電圧源ｙｃｃ→抵抗Ｒ４→ダイオードＤ１の経路
で電流が流れる。
レベル状態にある場合には、ＳトランジスタＱ１が導通
状態となり、これにより、電圧源ＶＣＣ→抵抗Ｒ１→Ｓ
トランジスタＱＩ→抵抗Ｒ２→グランドの電流経路が形
成される。さらに、ＳトランジスタＱ２が導通状態とな
り一１電圧源ＶＣＣ→抵抗Ｒ３→ＳトランジスタＱ２→
ＳトランジスタＱ５のベース端子の経路で電流が流れる
。一方、入力端子Ａ、Ｂのどちらか一方がロウレベル状
態にある場合、例えば入力端子Ａがロウレベル状態にあ
ると、電圧源ｙｃｃ→抵抗Ｒ４→ダイオードＤ１の経路
で電流が流れる。
このように、回路が定常状態にあっても、回路中に上述
したような電流経路が形成され、消費電力が増大するこ
とになる。ここで、消費電力を低減するために電流を減
らした場合には、高速性が損なわれることになる。そこ
で、高速動作が可能で消費電力を低減するために０ＭＯ
３で構成したものがある。
したような電流経路が形成され、消費電力が増大するこ
とになる。ここで、消費電力を低減するために電流を減
らした場合には、高速性が損なわれることになる。そこ
で、高速動作が可能で消費電力を低減するために０ＭＯ
３で構成したものがある。
第７図は０ＭＯ８で構成したＮＡＮＤゲート回路の回路
図である。このＮＡＮＤゲート回路は、２入力端子Ｃ，
Ｄを有する入力段が、直列接続されたＰチャンネルＭＯ
Ｓトランジスタ（以下［ＰＭＯ８Ｊと呼ぶ）Ｐ＋及びＮ
チ１ＰンネルＭＯ８ｔ−ランジスタ（以下ｒＮＭＯ８Ｊ
と呼ぶ＞Ｎ＋。
図である。このＮＡＮＤゲート回路は、２入力端子Ｃ，
Ｄを有する入力段が、直列接続されたＰチャンネルＭＯ
Ｓトランジスタ（以下［ＰＭＯ８Ｊと呼ぶ）Ｐ＋及びＮ
チ１ＰンネルＭＯ８ｔ−ランジスタ（以下ｒＮＭＯ８Ｊ
と呼ぶ＞Ｎ＋。
Ｎ２と、直列接続されたＰＭＯ８Ｐ２及びＮＭＯ８Ｎ３
、Ｎ４とが並列接続されて構成されている。
、Ｎ４とが並列接続されて構成されている。
また、出力段はＰＭＯ８Ｐ３及びＮＭＯ８Ｎｓからなる
インバータ回路と、Ｐ Ｍ ＯＳ Ｐ ４及びＮＭ、０
８Ｎｏからなるインバータ回路とがカスケード接続され
て構成されている。なお、それぞれの入力端子Ｃ，Ｄに
は、ＰＮ接合形のダイオード０３ 。
インバータ回路と、Ｐ Ｍ ＯＳ Ｐ ４及びＮＭ、０
８Ｎｏからなるインバータ回路とがカスケード接続され
て構成されている。なお、それぞれの入力端子Ｃ，Ｄに
は、ＰＮ接合形のダイオード０３ 。
Ｄ４と抵抗Ｒｓ 、Ｐ Ｎ接合形のダイオードＤ５ 。
Ｄ６と抵抗Ｒ６で構成された入力保護回路が付加されて
いる。
いる。
このように、０ＭＯ８で構成した場合には、ＭＯＳトラ
ンジスタはその伝達コンダクタンスがバイポーラトラン
ジスタに比べて小さいため、電流駆動能力が小さくなり
、高速動作が困難になるので、トランジスタサイズを大
きくしたインバータ回路をカスケード接続して出力段を
構成している。
ンジスタはその伝達コンダクタンスがバイポーラトラン
ジスタに比べて小さいため、電流駆動能力が小さくなり
、高速動作が困難になるので、トランジスタサイズを大
きくしたインバータ回路をカスケード接続して出力段を
構成している。
しかしながら、このようにした場合には、カスケード接
続されたインバータ回路の伝達遅延時間（ｔｐｄ）だけ
出力信号が遅れることになる。また、出力段のトランジ
スタサイズを大きくすると、回路が大型化することにな
り、特に集積化による回路の小型化という観点からは逆
行することになる。
続されたインバータ回路の伝達遅延時間（ｔｐｄ）だけ
出力信号が遅れることになる。また、出力段のトランジ
スタサイズを大きくすると、回路が大型化することにな
り、特に集積化による回路の小型化という観点からは逆
行することになる。
さらに、出力段のトランジスタサイズを大きくした場合
には、トランジスタのＯＮ抵抗が小さくなる。このため
、出力信号がオーバーシュートあるいはアンダーシュー
トした場合には、出力端子ＯＵＴに接続される配線のイ
ンダクタンス成分及び負荷の容量成分とで形成される共
振回路において、出力′信号のオーバーシュートあるい
はアンダーシュートをトランジスタのＯＮ抵抗が吸収す
ることができず、リンギングが発生することになる。
には、トランジスタのＯＮ抵抗が小さくなる。このため
、出力信号がオーバーシュートあるいはアンダーシュー
トした場合には、出力端子ＯＵＴに接続される配線のイ
ンダクタンス成分及び負荷の容量成分とで形成される共
振回路において、出力′信号のオーバーシュートあるい
はアンダーシュートをトランジスタのＯＮ抵抗が吸収す
ることができず、リンギングが発生することになる。
これにより、ｉ悪の場合には誤動作を招くおそれがあっ
た。
た。
そこで、入力端子Ｃ，Ｄには、ＰＮ接合形のダイオード
と抵抗とにより入力保護回路が付加されており、これは
サージノイズに対しては有効であるが、ＰＮ接合形のダ
イオードの順方向電圧降下（ＶＦ ’）は０．７ （Ｖ
）程度であるため、リンギングに対してはこれを十分に
抑えることが困難である。
と抵抗とにより入力保護回路が付加されており、これは
サージノイズに対しては有効であるが、ＰＮ接合形のダ
イオードの順方向電圧降下（ＶＦ ’）は０．７ （Ｖ
）程度であるため、リンギングに対してはこれを十分に
抑えることが困難である。
（発明が解決しようとする問題点）
以上説明したように、論理ゲートをバイポーラトランジ
スタにより構成した場合には、負荷駆動能力及び高速性
に優れている反面、消費電力が増大するという問題があ
り、消！電力を低減しようとすると高速性が損なわれる
という問題がある。
スタにより構成した場合には、負荷駆動能力及び高速性
に優れている反面、消費電力が増大するという問題があ
り、消！電力を低減しようとすると高速性が損なわれる
という問題がある。
一方、０ＭＯ８のみで構成した場合には、消費電力を低
減することはできるが、その反面、負荷駆動能力が小さ
くなり、高速動作が困難であった。
減することはできるが、その反面、負荷駆動能力が小さ
くなり、高速動作が困難であった。
また、負荷駆動能力を高めるために出力段のトランジス
タサイズを大きくすると、回路構成が大型化するととも
にリンギングを十分に抑えることができず、いずれのｂ
成においても、低消費電力、高負荷駆動能力、Ｂ速性、
リンギングの抑制を実現することは困難である。
タサイズを大きくすると、回路構成が大型化するととも
にリンギングを十分に抑えることができず、いずれのｂ
成においても、低消費電力、高負荷駆動能力、Ｂ速性、
リンギングの抑制を実現することは困難である。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、リンギングを緩和して、低
消費電力、高負荷駆動能力、高速性をｊ構成した論理回
路を提供することにある。
、その目的とするところは、リンギングを緩和して、低
消費電力、高負荷駆動能力、高速性をｊ構成した論理回
路を提供することにある。
「発明の構成」
（問題点を解決するための手段）
上記目的を達成するために、この発明は、入力信号をＣ
ＭＯＳインバータ回路により反転して出力する入力部と
、ダーリントン接続されたバイポーラトランジスタ及び
これらのバイポーラトランジスタとトーテムポール形に
接続されたバイポーラトランジスタとからなり、トーテ
ムポール形に接続されたバイポーラントランジスタの接
続点から入力信号に対する論理演算結果を出力する出力
部と、ＣＭＯＳトランジスタ及び、前記出力部の出力信
号をロウレベル状態からハイレベル状態にさせる時に前
記ダーリントン接続されたバイポーラトランジスタとト
ーテムポール形に接続されバイポーラトランジスタのベ
ース電荷を放出させるトランジスタを備え、前記入力部
の出力信号にしたがって前記出力部の各バイポーラトラ
ンジスタを導通制御する制御部とから構成される。
ＭＯＳインバータ回路により反転して出力する入力部と
、ダーリントン接続されたバイポーラトランジスタ及び
これらのバイポーラトランジスタとトーテムポール形に
接続されたバイポーラトランジスタとからなり、トーテ
ムポール形に接続されたバイポーラントランジスタの接
続点から入力信号に対する論理演算結果を出力する出力
部と、ＣＭＯＳトランジスタ及び、前記出力部の出力信
号をロウレベル状態からハイレベル状態にさせる時に前
記ダーリントン接続されたバイポーラトランジスタとト
ーテムポール形に接続されバイポーラトランジスタのベ
ース電荷を放出させるトランジスタを備え、前記入力部
の出力信号にしたがって前記出力部の各バイポーラトラ
ンジスタを導通制御する制御部とから構成される。
（作用）
この発明の論理回路にあっては、出力部を構成するトー
テムポール形に接続された各バイポーラトランジスタを
、ＣＭＯＳトランジスタを有する制御部により導通制御
するとともに、前記一方のバイポーラトランジスタのベ
ース電荷を制御部を構成するトランジスタを介して放出
させることにより、出力部の貫通電流を低減して低消費
電力を図り、入力信号の論理演算を行なっている。
テムポール形に接続された各バイポーラトランジスタを
、ＣＭＯＳトランジスタを有する制御部により導通制御
するとともに、前記一方のバイポーラトランジスタのベ
ース電荷を制御部を構成するトランジスタを介して放出
させることにより、出力部の貫通電流を低減して低消費
電力を図り、入力信号の論理演算を行なっている。
（実施例〉
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の第１の実施例に係る論理回路の構成
を示す回路図である。同図に示す論理回路は、バイポー
ラトランジスタと０ＭＯ８とを混用して、０ＭＯ８を有
する入力部■及び制御部■とバイポーラトランジスタか
らなる出力部■で、２入力端子Ａ、Ｂを有するＡＮＤゲ
ートあるいはＮＯＲゲートを構成している。
を示す回路図である。同図に示す論理回路は、バイポー
ラトランジスタと０ＭＯ８とを混用して、０ＭＯ８を有
する入力部■及び制御部■とバイポーラトランジスタか
らなる出力部■で、２入力端子Ａ、Ｂを有するＡＮＤゲ
ートあるいはＮＯＲゲートを構成している。
第１図において、入力部１は、ＰＭＯ８とＮＭＯ８とか
らなるインバータ回路１１．Ｔ、？を有し、入力端子Ａ
がショットキーダイオード（以下「ＳダイＡ−ド」と呼
ぶ）Ｄｌｌと抵抗Ｒｕとからなる入力保護回路を介して
インバータ回路１１の入力に接続され、入力端子ＢがＳ
ダイオードＤＩ２と抵抗Ｒ１２とからなる入力保護回路
を介してインバータ回路■２の入力に接続されている。
らなるインバータ回路１１．Ｔ、？を有し、入力端子Ａ
がショットキーダイオード（以下「ＳダイＡ−ド」と呼
ぶ）Ｄｌｌと抵抗Ｒｕとからなる入力保護回路を介して
インバータ回路１１の入力に接続され、入力端子ＢがＳ
ダイオードＤＩ２と抵抗Ｒ１２とからなる入力保護回路
を介してインバータ回路■２の入力に接続されている。
制御部■は、後述する出力部■を導通制御させるもので
あり、第１図に示す論理ゲートをＡＮＤゲートあるいは
ＮＯＲゲートとして動作させる切換回路１と、直列接続
されたＰ Ｍ ＯＳ Ｐ ＋３ 、 Ｐ １４ 。
あり、第１図に示す論理ゲートをＡＮＤゲートあるいは
ＮＯＲゲートとして動作させる切換回路１と、直列接続
されたＰ Ｍ ＯＳ Ｐ ＋３ 、 Ｐ １４ 。
Ｐ＋５と、゛並列接続されたＮ Ｍ ＯＳ Ｎ ＋４
、 Ｎ ＋５と、ＳトランジスタＱＩ４及び抵抗Ｒ１４
とから構成されている。
、 Ｎ ＋５と、ＳトランジスタＱＩ４及び抵抗Ｒ１４
とから構成されている。
切換回路１は、ＡＮＤゲートとして動作させる場合には
、入出力端ａｂ間及び入出力端ｃｄ間で短絡され、ＮＯ
Ｒゲートとして動作させる場合には、入出力端ａｂ間及
び入出力端ｃｄ間にインバータ回路が挿入されるように
なっている。
、入出力端ａｂ間及び入出力端ｃｄ間で短絡され、ＮＯ
Ｒゲートとして動作させる場合には、入出力端ａｂ間及
び入出力端ｃｄ間にインバータ回路が挿入されるように
なっている。
Ｐ Ｍ ＯＳ Ｐ ＋５及びＮ Ｍ ＯＳ Ｎ ＋３は
、そのゲート端子が切換回路１を介してインバータ回路
・Ｉ２の出力に接続され、Ｐ Ｍ ＯＳ Ｐ ＋４及び
Ｎ Ｍ ＯＳ Ｎ ＋４は、そのゲート端子が切換回路
１を介してインバータ回路ｒ１の出力に接続されており
、ＰＭＯ８Ｐ＋３は、そのゲート端子がＮ Ｍ ＯＳ
Ｎ １１ 、 Ｎ ＋４のドレイン端子に接続されてい
る。
、そのゲート端子が切換回路１を介してインバータ回路
・Ｉ２の出力に接続され、Ｐ Ｍ ＯＳ Ｐ ＋４及び
Ｎ Ｍ ＯＳ Ｎ ＋４は、そのゲート端子が切換回路
１を介してインバータ回路ｒ１の出力に接続されており
、ＰＭＯ８Ｐ＋３は、そのゲート端子がＮ Ｍ ＯＳ
Ｎ １１ 、 Ｎ ＋４のドレイン端子に接続されてい
る。
ＳトランジスタＱＩ４は、後述する出力部■を構成する
Ｓトランジスタサイズのベース電荷を放出させるだめの
ものであり、Ｎ Ｍ ＯＳ Ｎ １３ 、 Ｎ １４の
ソース端子とグランドとの間に挿入され、ベース端子が
Ｐ Ｍ ＯＳ Ｐ ＋５のドレイン端子に接続されてい
るとともに、抵抗ＲＩ４を介してグランドに接続されて
いる。
Ｓトランジスタサイズのベース電荷を放出させるだめの
ものであり、Ｎ Ｍ ＯＳ Ｎ １３ 、 Ｎ １４の
ソース端子とグランドとの間に挿入され、ベース端子が
Ｐ Ｍ ＯＳ Ｐ ＋５のドレイン端子に接続されてい
るとともに、抵抗ＲＩ４を介してグランドに接続されて
いる。
出力部■は、ダーリントン接続されたＳトランジスタＱ
ｒ＋及びＢトランジスタＱＩ２と、これとトーテムポー
ル形に接続されたＳトランジスタＱ１３を有しており、
ＢトランジスタＱＩ２とＳトランジスタＱＩ３の接続点
を出力端子ＯＵＴとしている。
ｒ＋及びＢトランジスタＱＩ２と、これとトーテムポー
ル形に接続されたＳトランジスタＱ１３を有しており、
ＢトランジスタＱＩ２とＳトランジスタＱＩ３の接続点
を出力端子ＯＵＴとしている。
ＳトランジスタＱｕは、そのベース端子が抵抗Ｒ１３を
介して電圧源ＶＣＣに接続されているとともに、Ｎ Ｍ
ＯＳ Ｎ ＋３ 、 Ｎ ＋４のドレイン端子に接続
されている。ＳトランジスタＱ１２は、そのベース端子
がＳダイオードＤＩ３を介してＳトランジスタＱ＋＋の
ベース端子に接続されている。ＳトランジスタＱＩ３は
、そのベース端子がＮ Ｍ ＯＳ Ｎ ＋３ 。
介して電圧源ＶＣＣに接続されているとともに、Ｎ Ｍ
ＯＳ Ｎ ＋３ 、 Ｎ ＋４のドレイン端子に接続
されている。ＳトランジスタＱ１２は、そのベース端子
がＳダイオードＤＩ３を介してＳトランジスタＱ＋＋の
ベース端子に接続されている。ＳトランジスタＱＩ３は
、そのベース端子がＮ Ｍ ＯＳ Ｎ ＋３ 。
Ｎ ＋４のソース端子に接続されている。
以上説明したように、この発明の第１の実施例は構成さ
れており、次にこの実施例の作用を第２図に示す動作波
形図を参照して説明する。
れており、次にこの実施例の作用を第２図に示す動作波
形図を参照して説明する。
ここで、切換回路１は、入出力端ａｂ間及び入出力端ｃ
ｄ間が短絡されて、第１図に示す論理ゲートがＡＮＤゲ
ートとなる場合について説明する。
ｄ間が短絡されて、第１図に示す論理ゲートがＡＮＤゲ
ートとなる場合について説明する。
まず、入力端子Ａをハイレベル状態にして、この状態に
おける出力端子ＯＵＴの電位の変化について説明する。
おける出力端子ＯＵＴの電位の変化について説明する。
なお、入力端子Ａがハイレベル状態にあると、インバー
タ回路１１の出力はロウレベルとなり、Ｐ Ｍ ＯＳ
Ｐ ＋４は導通状態、ＮＭＯ８Ｎ ＋４は非導通状態と
なっている。
タ回路１１の出力はロウレベルとなり、Ｐ Ｍ ＯＳ
Ｐ ＋４は導通状態、ＮＭＯ８Ｎ ＋４は非導通状態と
なっている。
このような状態において、入力端子Ｂがロウレベル状態
にあると、インバータ回路Ｉ２の出力すなわちＤ点の電
位はハイレベルにあり、ＮＭＯ８Ｎ＋３は導通状態にあ
る。このため、ＳトランジスタＱｕ及びＢトラジスタＧ
）１２は非導通状態、ＳトランジスタＱ＋３は導通状態
となり、出力はロウレベル状′態になっている。
にあると、インバータ回路Ｉ２の出力すなわちＤ点の電
位はハイレベルにあり、ＮＭＯ８Ｎ＋３は導通状態にあ
る。このため、ＳトランジスタＱｕ及びＢトラジスタＧ
）１２は非導通状態、ＳトランジスタＱ＋３は導通状態
となり、出力はロウレベル状′態になっている。
そして、入力端子Ｂをロウレベルからハイレベルに変化
させると、Ｄ点の電位はハイレベルからロウレベルへと
降下しはじめ、ＶＳ１５（ＰＭＯ８Ｐ盲５のソース電位
） ＶＴ １５ （ＰＭＯ３Ｐ＋ｓのしきい値電圧）
の電位以下になると、Ｐ Ｍ ＯＳ Ｐ ＋ｓが導通状
態となる。このため、電圧源ＶｃｃからＰＭ ＯＳ Ｐ
１３ 、 Ｐ １４ 、 Ｐ ＋５を介してＳトラン
ジスタロ１４のベース端子に電流が供給されて、Ｓトラ
ンジスタロ１４は導通状態になる。したがって、Ｓトラ
ンジスタＱＩ３のベース電荷は、Ｓトランジスタロ１４
を介してグランドに放出されて、ＳトランジスタＱＩ３
は急速に非導通状態となる。 ・なお、Ｓトラン
ジスタロ１４が導通状態になった時に、抵抗Ｒ１３→Ｎ
Ｍ ＯＳ Ｎ ＋３→ＳトランジスタＱ１４の電流経
路が形成されるが、ＳトランジスタＱＩ４のベース端子
に供給されはじめる電流を抵抗Ｒ１４により吸収するこ
とにより、ＳトランジスタＱＩ４が導通状態になる時間
を遅らせて、目通電流を低減している。
させると、Ｄ点の電位はハイレベルからロウレベルへと
降下しはじめ、ＶＳ１５（ＰＭＯ８Ｐ盲５のソース電位
） ＶＴ １５ （ＰＭＯ３Ｐ＋ｓのしきい値電圧）
の電位以下になると、Ｐ Ｍ ＯＳ Ｐ ＋ｓが導通状
態となる。このため、電圧源ＶｃｃからＰＭ ＯＳ Ｐ
１３ 、 Ｐ １４ 、 Ｐ ＋５を介してＳトラン
ジスタロ１４のベース端子に電流が供給されて、Ｓトラ
ンジスタロ１４は導通状態になる。したがって、Ｓトラ
ンジスタＱＩ３のベース電荷は、Ｓトランジスタロ１４
を介してグランドに放出されて、ＳトランジスタＱＩ３
は急速に非導通状態となる。 ・なお、Ｓトラン
ジスタロ１４が導通状態になった時に、抵抗Ｒ１３→Ｎ
Ｍ ＯＳ Ｎ ＋３→ＳトランジスタＱ１４の電流経
路が形成されるが、ＳトランジスタＱＩ４のベース端子
に供給されはじめる電流を抵抗Ｒ１４により吸収するこ
とにより、ＳトランジスタＱＩ４が導通状態になる時間
を遅らせて、目通電流を低減している。
さらに、Ｄ点の電位が降下して、ＶＢＥ１３（Ｓトラン
ジスタＱＩ３のベース・エッタ間電圧）十ＶＴ １３
（ＮＭＯ８Ｎ＋３のしぎい値電圧）の電圧に達するまで
、Ｎ Ｍ ＯＳ Ｎ ＋３は導通状態にあるが、ゲート
・ソース間電圧が減少するために、ドレイン電流が徐々
に減少しはじめる。Ｄ点の電位が（ＶＢＥ＋ＶＴＩ３＞
に達すると、Ｎ Ｍ ＯＳ Ｎ ＋３は非導通状態とな
る。また、０点の電位は、抵抗Ｒ１３とＮＭｏ５Ｎ１３
．Ｎ１４のドレイン及びＳダイオードＤＩ３，０１４に
おける奇生容量どの時定数にしたがって上昇する。
ジスタＱＩ３のベース・エッタ間電圧）十ＶＴ １３
（ＮＭＯ８Ｎ＋３のしぎい値電圧）の電圧に達するまで
、Ｎ Ｍ ＯＳ Ｎ ＋３は導通状態にあるが、ゲート
・ソース間電圧が減少するために、ドレイン電流が徐々
に減少しはじめる。Ｄ点の電位が（ＶＢＥ＋ＶＴＩ３＞
に達すると、Ｎ Ｍ ＯＳ Ｎ ＋３は非導通状態とな
る。また、０点の電位は、抵抗Ｒ１３とＮＭｏ５Ｎ１３
．Ｎ１４のドレイン及びＳダイオードＤＩ３，０１４に
おける奇生容量どの時定数にしたがって上昇する。
０点の電位が上昇すると、ＳトランジスタＱｕが導通状
態となり、これにより、ｓｔＬランジスタＱＩ２も導通
状態となり、出力端子ＯＵＴはロウレベル状態からハイ
レベル状態になる。さらに、０点の電位が上昇して、Ｖ
ｃｃ −ＶＴ １３ （ＰＭＯ３Ｐ＋３のしきい値電圧
）以上になると、ＰＭＯ８Ｐ＋３は非導通状態となる。
態となり、これにより、ｓｔＬランジスタＱＩ２も導通
状態となり、出力端子ＯＵＴはロウレベル状態からハイ
レベル状態になる。さらに、０点の電位が上昇して、Ｖ
ｃｃ −ＶＴ １３ （ＰＭＯ３Ｐ＋３のしきい値電圧
）以上になると、ＰＭＯ８Ｐ＋３は非導通状態となる。
これにより、Ｓトランジスタロ１４のベース端子に電流
が供給されなくなるとともに、ベース端子にＭ梢された
電荷は抵抗ＲＩ４を介してグランドに放出されて、Ｓト
ランジスタＱＭは非導通状態となる。
が供給されなくなるとともに、ベース端子にＭ梢された
電荷は抵抗ＲＩ４を介してグランドに放出されて、Ｓト
ランジスタＱＭは非導通状態となる。
このように、出力端子０ＬＪＴをロウレベル状態からハ
イレベル状態にさせる場合に、ＳトランジスタＱ１１の
ベース電荷をＳトランジスタＱＩ４を介してグランドに
放出させることにより、電圧源ＶｃｃからＢトランジス
タＱ１２及びＳトランジスタＱＩ３を介してグランドに
流れ込む目通電流を低減するようにしている。
イレベル状態にさせる場合に、ＳトランジスタＱ１１の
ベース電荷をＳトランジスタＱＩ４を介してグランドに
放出させることにより、電圧源ＶｃｃからＢトランジス
タＱ１２及びＳトランジスタＱＩ３を介してグランドに
流れ込む目通電流を低減するようにしている。
次に、このような状態にあって、入力端子Ｂをロウレベ
ル状態に変化させると、Ｄ点の電位はロウレベルからハ
イレベルに上界しはじめて、ＮＭＯＳ Ｎ １３ ＋、
ｔ ４ 油状態ニｆａｘ ’）、電流がＮ Ｍ ＯＳ
Ｎ ＋３を流れはじめる。これにより、０点の電位は下
降しはじめて、Ｖｃｃ−ＶＴ １３ （ＰＭＯ８Ｐ＋３
のしきい値電圧）以下になると、Ｐ Ｍ ＯＳ Ｐ ＋
３は導通状態となり、Ｐ Ｍ ＯＳ Ｐ ｌ：ｌ 、
Ｐ １４ 、 Ｐ １５は一時的に全て導通状態となる
。しかしながら、Ｄ点の電位が上昇してただちにＰＭＯ
８Ｐ＋ｓが非導通状態になるために、Ｐ Ｍ ＯＳ Ｐ
＋３ 、 Ｐ １４ 、 Ｐ １５が全て導通状態に
なるのは極めて短時間となる。
ル状態に変化させると、Ｄ点の電位はロウレベルからハ
イレベルに上界しはじめて、ＮＭＯＳ Ｎ １３ ＋、
ｔ ４ 油状態ニｆａｘ ’）、電流がＮ Ｍ ＯＳ
Ｎ ＋３を流れはじめる。これにより、０点の電位は下
降しはじめて、Ｖｃｃ−ＶＴ １３ （ＰＭＯ８Ｐ＋３
のしきい値電圧）以下になると、Ｐ Ｍ ＯＳ Ｐ ＋
３は導通状態となり、Ｐ Ｍ ＯＳ Ｐ ｌ：ｌ 、
Ｐ １４ 、 Ｐ １５は一時的に全て導通状態となる
。しかしながら、Ｄ点の電位が上昇してただちにＰＭＯ
８Ｐ＋ｓが非導通状態になるために、Ｐ Ｍ ＯＳ Ｐ
＋３ 、 Ｐ １４ 、 Ｐ １５が全て導通状態に
なるのは極めて短時間となる。
ざらに、ＳトランジスタＱＩ４のベース端子に流れよう
とする電流のうち、ＶＢＥ （ＳトランジスタＱＩ４
のベース・エミッタ間電圧）／Ｒ（Ｐ＋４の抵抗値）ま
での電流は抵抗Ｒ１４により吸収されることになる。し
たがって、ＳトランジスタＱＩ４は非導通状態を保持す
ることになる。
とする電流のうち、ＶＢＥ （ＳトランジスタＱＩ４
のベース・エミッタ間電圧）／Ｒ（Ｐ＋４の抵抗値）ま
での電流は抵抗Ｒ１４により吸収されることになる。し
たがって、ＳトランジスタＱＩ４は非導通状態を保持す
ることになる。
これにより、ＳトランジスタＱＩ３のベース端子に、電
圧ＩＶｃｃから抵抗Ｒ＋３及びＮＭＯ８Ｎ＋３を介して
電流が供給されるとともに、ＢトランジスタＱＩ２のベ
ース電荷がＳダイオードＤ ＋３を介して、また、出力
端子ＯＵＴの電荷がＳダイオード０１４を介して供給さ
れて、ＳトランジスタＱＩ３は導通状態、Ｓトランジス
タＱｌ＋及びＢトランジスタＱ１２は非導通状態となり
、出力端子ＯＵＴはハイレベル状態からロウレベル状態
になる。
圧ＩＶｃｃから抵抗Ｒ＋３及びＮＭＯ８Ｎ＋３を介して
電流が供給されるとともに、ＢトランジスタＱＩ２のベ
ース電荷がＳダイオードＤ ＋３を介して、また、出力
端子ＯＵＴの電荷がＳダイオード０１４を介して供給さ
れて、ＳトランジスタＱＩ３は導通状態、Ｓトランジス
タＱｌ＋及びＢトランジスタＱ１２は非導通状態となり
、出力端子ＯＵＴはハイレベル状態からロウレベル状態
になる。
一方、入力端子Ｂをハイレベル状態として入力端子Ａの
状態を変化させた場合にあっても、上述したと同様とな
る。また、切換回路１の入出力端ａｂ間及び入出力端０
０間にインバータ回路を挿入した場合にも、上述したと
同様となる。
状態を変化させた場合にあっても、上述したと同様とな
る。また、切換回路１の入出力端ａｂ間及び入出力端０
０間にインバータ回路を挿入した場合にも、上述したと
同様となる。
したがって、このような回路構成においては、バイポー
ラトランジスタを用いているが、回路の動作状態及び定
常状態の電流を大幅に低減して、消費電力をほぼ０ＭＯ
８のみで構成した回路程度にすることができる。また、
出力段をバイポーラトランジスタで構成しているので、
高負荷駆動能力及び高速性を実現することができる。さ
らに、出力段のバイポーラトランジスタのＯＮ抵抗は、
その電流−電圧特性がノン・リニアな特性を示すととも
に、同程度の駆動能力を有する０ＭＯ８に比べて大きい
ために、リンギングを緩和することができる。
ラトランジスタを用いているが、回路の動作状態及び定
常状態の電流を大幅に低減して、消費電力をほぼ０ＭＯ
８のみで構成した回路程度にすることができる。また、
出力段をバイポーラトランジスタで構成しているので、
高負荷駆動能力及び高速性を実現することができる。さ
らに、出力段のバイポーラトランジスタのＯＮ抵抗は、
その電流−電圧特性がノン・リニアな特性を示すととも
に、同程度の駆動能力を有する０ＭＯ８に比べて大きい
ために、リンギングを緩和することができる。
またさらに、ＰＮ接合形のダイオードに比べて応答速度
が速く、順方向電圧降下が小さいＳダイオードを用いて
、入力保護回路を構成しているので、入力端子に接続さ
れる配線が長い場合に発生しやすいリンギングをＰＮ接
合形のダイオードを用いた入力保護回路に比べて、緩和
することができるようになる。
が速く、順方向電圧降下が小さいＳダイオードを用いて
、入力保護回路を構成しているので、入力端子に接続さ
れる配線が長い場合に発生しやすいリンギングをＰＮ接
合形のダイオードを用いた入力保護回路に比べて、緩和
することができるようになる。
第３図はこの発明の第２の実施例に係る論理回路の構成
を示す回路図である。この論理回路は、第１図に示した
論理回路に対して、第１図に示したＰ Ｍ ＯＳ Ｐ
＋４ 、 Ｐ １５を、第３図の点線で囲まれたしきい
値開−回路３に置換えたものであり、その他は第１図に
示した論理回路と同一構成とし、同符号のものは同一物
でありその説明は省略する。
を示す回路図である。この論理回路は、第１図に示した
論理回路に対して、第１図に示したＰ Ｍ ＯＳ Ｐ
＋４ 、 Ｐ １５を、第３図の点線で囲まれたしきい
値開−回路３に置換えたものであり、その他は第１図に
示した論理回路と同一構成とし、同符号のものは同一物
でありその説明は省略する。
ところで、第１図に示したような構成において、Ｐ Ｍ
ＯＳ Ｐ ＋４ 、 Ｐ １５がともに導通状態に移
行する過程としては、２通りの入力変化があげられる。
ＯＳ Ｐ ＋４ 、 Ｐ １５がともに導通状態に移
行する過程としては、２通りの入力変化があげられる。
■ 切換回路１の出力＠ｄがロウレベル状態でＰ Ｍ
ＯＳ Ｐ ＋４が導通状態にある場合に、切換回路１の
出力端すがハイレベル状態からロウレベル状態となり、
Ｐ Ｍ ＯＳ Ｐ ＋５が非導通状態から導通状態にな
る場合。
ＯＳ Ｐ ＋４が導通状態にある場合に、切換回路１の
出力端すがハイレベル状態からロウレベル状態となり、
Ｐ Ｍ ＯＳ Ｐ ＋５が非導通状態から導通状態にな
る場合。
■ 切換回路１の出力端すがロウレベル状態でＰＭＯ３
Ｐ＋５が導通状態にある場合に、切換回路１の出力Ｇｏ
ｄがハイレベル状態からロウレベル状態となり、ＰＭＯ
８Ｐ＋＋が非導通状態から導通状態になる場合。
Ｐ＋５が導通状態にある場合に、切換回路１の出力Ｇｏ
ｄがハイレベル状態からロウレベル状態となり、ＰＭＯ
８Ｐ＋＋が非導通状態から導通状態になる場合。
このような２通りの入力変化に対して、上記■で示した
場合には、Ｐ Ｍ ＯＳ Ｐ ＋４が導通状態にあるた
めにＰＭＯ８Ｐ＋４の■ＤＳ （ソース・ドレイン間電
圧）はＯ（Ｖ）となり、また、ＮＭＯ８Ｎ＋３が導通状
態でＰ Ｍ ＯＳ Ｐ ＋３が導通状態にあるために、
ＰＭＯ８Ｐ＋ｓのソース電位は電源Ｖｃｃの電位となっ
ている。このため、ＰＭＯ８Ｐ！５のゲート電位がハイ
レベル状態からロウレベル状態になると、Ｐ Ｍ ＯＳ
Ｐ ＋５はすみやかに導通状態となり、非導通状態か
ら導通状態へのスイッチング動作は迅速に行なわれる。
場合には、Ｐ Ｍ ＯＳ Ｐ ＋４が導通状態にあるた
めにＰＭＯ８Ｐ＋４の■ＤＳ （ソース・ドレイン間電
圧）はＯ（Ｖ）となり、また、ＮＭＯ８Ｎ＋３が導通状
態でＰ Ｍ ＯＳ Ｐ ＋３が導通状態にあるために、
ＰＭＯ８Ｐ＋ｓのソース電位は電源Ｖｃｃの電位となっ
ている。このため、ＰＭＯ８Ｐ！５のゲート電位がハイ
レベル状態からロウレベル状態になると、Ｐ Ｍ ＯＳ
Ｐ ＋５はすみやかに導通状態となり、非導通状態か
ら導通状態へのスイッチング動作は迅速に行なわれる。
一方、上記■で示した場合には、Ｐ Ｍ ＯＳ Ｐ ＋
４が非導通状態であるため、Ｐ Ｍ ＯＳ Ｐ ＋５は
そのソース電位がＰＭＯ８Ｐ＋５のスレッショルド電位
となり、カットオフ状態になっている。このため、ＰＭ
Ｏ８Ｐ１４のゲート電位がハイレベル状態からロウレベ
ル状態になると、ＰＭＯ８Ｐ＋４が導通状態になった後
にＰ Ｍ ＯＳ Ｐ ＋ｓのソース電位が上昇してＰ
Ｍ ＯＳ Ｐ ＋ｓのＶＧＳ（ゲート・ソース間電圧）
が上昇することになる。
４が非導通状態であるため、Ｐ Ｍ ＯＳ Ｐ ＋５は
そのソース電位がＰＭＯ８Ｐ＋５のスレッショルド電位
となり、カットオフ状態になっている。このため、ＰＭ
Ｏ８Ｐ１４のゲート電位がハイレベル状態からロウレベ
ル状態になると、ＰＭＯ８Ｐ＋４が導通状態になった後
にＰ Ｍ ＯＳ Ｐ ＋ｓのソース電位が上昇してＰ
Ｍ ＯＳ Ｐ ＋ｓのＶＧＳ（ゲート・ソース間電圧）
が上昇することになる。
したがって、上記■で示した場合の入力変化に対しては
、ＰＭＯ８Ｐ＋４が導通状態になった後にＰ Ｍ ＯＳ
Ｐ ＋ｓが導通状態となり、非導通状態から導通状態
へのスイッチング動作は、上記■で示した場合に比べて
多少遅れることになる。このため、ハイレベル出力時の
論理回路の応答特性に差異が生じることになる。
、ＰＭＯ８Ｐ＋４が導通状態になった後にＰ Ｍ ＯＳ
Ｐ ＋ｓが導通状態となり、非導通状態から導通状態
へのスイッチング動作は、上記■で示した場合に比べて
多少遅れることになる。このため、ハイレベル出力時の
論理回路の応答特性に差異が生じることになる。
そこで、この第２の実施例は、上述した応答特性を同一
にするようにしたものである。
にするようにしたものである。
第３図において、しきい値開−回路３は、４つのＰＭＯ
８Ｐｉｏ 、 Ｐ＋７ 、 Ｐｅａ 、 Ｐ＋９から構
成されている。
８Ｐｉｏ 、 Ｐ＋７ 、 Ｐｅａ 、 Ｐ＋９から構
成されている。
Ｐ Ｍ ＯＳ Ｐ ＋ｅ及びＰＭＯ８Ｐ１７は、ＰＭＯ
８Ｐ＋３のドレイン端子とＳトランジスタＱＩ４のベー
ス端子間に直列に接続されており、ＰＭＯ８Ｐ＋ｅのゲ
ート端子は切換回路１の出力端すに接続され、Ｐ Ｍ
ＯＳ Ｐ ＋７のゲート端子は切換回路１の出力端ｄに
接続されている。
８Ｐ＋３のドレイン端子とＳトランジスタＱＩ４のベー
ス端子間に直列に接続されており、ＰＭＯ８Ｐ＋ｅのゲ
ート端子は切換回路１の出力端すに接続され、Ｐ Ｍ
ＯＳ Ｐ ＋７のゲート端子は切換回路１の出力端ｄに
接続されている。
Ｐ Ｍ ＯＳ Ｐ ＋ａ及びＰＭＯ８Ｐ＋９は、直列に
接続されたＰ Ｍ ＯＳ Ｐ ＋ａ 、 Ｐ １７と並
列に接続されて、ＰＭＯ８Ｐ１３のドレイン端子とＳト
ランジスタＱＩ４のベース端子間に直列に接続されてお
り、ＰＭ ＯＳ Ｐ ＋ａのゲート端子は切換回路１の
出力端ｄに接続され、Ｐ Ｍ ＯＳ Ｐ ＋９のゲート
端子は切換回路１の出力端すに接続されている。
接続されたＰ Ｍ ＯＳ Ｐ ＋ａ 、 Ｐ １７と並
列に接続されて、ＰＭＯ８Ｐ１３のドレイン端子とＳト
ランジスタＱＩ４のベース端子間に直列に接続されてお
り、ＰＭ ＯＳ Ｐ ＋ａのゲート端子は切換回路１の
出力端ｄに接続され、Ｐ Ｍ ＯＳ Ｐ ＋９のゲート
端子は切換回路１の出力端すに接続されている。
次に、このように構成されたしきい値開−回路３の作用
を、直列に接続されたＰＭＯ８Ｐ＋ｓ。
を、直列に接続されたＰＭＯ８Ｐ＋ｓ。
Ｐ＋ｙ及びＰ Ｍ ＯＳ Ｐ ＋ｅ 、 Ｐ ＋ｑがと
もに導通状態になる場合に着目して説明する。ここで、
切換回路１はその入出力端ａｂ、 ｃｄ間を短絡して、
論理回路をＡＮＤゲートとして動作させるものとする。
もに導通状態になる場合に着目して説明する。ここで、
切換回路１はその入出力端ａｂ、 ｃｄ間を短絡して、
論理回路をＡＮＤゲートとして動作させるものとする。
まずはじめに、入力端子Ａがハイレベル状態、入力端子
Ｂがロウレベル状態にあり、この状態において、入力端
子Ｂをロウレベル状態からハイレベル状態に変化させる
場合について説明する。
Ｂがロウレベル状態にあり、この状態において、入力端
子Ｂをロウレベル状態からハイレベル状態に変化させる
場合について説明する。
入力端子Ａがハイレベル状態にあり、入力端子Ｂがロウ
レベル状態にあると、切換回路１の出力端すはハイレベ
ル状態、出力端ｄはロウレベル状態となり、ＰＭＯ８Ｐ
＋６．Ｐ＋９は非導通状態、ＰＭＯ８Ｐ＋７．Ｐｉｅは
導通状態となっている。したがって、Ｐ Ｍ ＯＳ Ｐ
＋ｒのソース電位はＰＭＯ８Ｐ＋ｙのスレッショルド
電圧となり、Ｐ Ｍ ＯＳ ｆ〕＋ｑのソース電位は電
源電位となっている。
レベル状態にあると、切換回路１の出力端すはハイレベ
ル状態、出力端ｄはロウレベル状態となり、ＰＭＯ８Ｐ
＋６．Ｐ＋９は非導通状態、ＰＭＯ８Ｐ＋７．Ｐｉｅは
導通状態となっている。したがって、Ｐ Ｍ ＯＳ Ｐ
＋ｒのソース電位はＰＭＯ８Ｐ＋ｙのスレッショルド
電圧となり、Ｐ Ｍ ＯＳ ｆ〕＋ｑのソース電位は電
源電位となっている。
このような状態において、入力端子Ｂがハイレベル状態
になると、切換回路１の出力端すはハイレベル状態から
ロウレベル状態となり、ＰＭＯ８Ｐ１６．Ｐ＋９は非導
通状態から導通状態になる。
になると、切換回路１の出力端すはハイレベル状態から
ロウレベル状態となり、ＰＭＯ８Ｐ１６．Ｐ＋９は非導
通状態から導通状態になる。
この時に、ＰＭＯ８Ｐ＋９のソース電位は電源電位にあ
るため、ＰＭＯ８Ｐ＋ｅ、Ｐ＋９は、ＰＭＯ８Ｐ＋６が
非導通状態から導通状態となり、ＰＭＯ８ｐＨ３，Ｐ＋
７がともに導通状態になるよりも速く導通状態となる。
るため、ＰＭＯ８Ｐ＋ｅ、Ｐ＋９は、ＰＭＯ８Ｐ＋６が
非導通状態から導通状態となり、ＰＭＯ８ｐＨ３，Ｐ＋
７がともに導通状態になるよりも速く導通状態となる。
このため、電源ＶｃｃからＰＭＯ８Ｐ＋ａを介して流れ
出る電流は、切換回路１の出力ａｂがハイレベル状態か
らロウレベル状態に変化した直後は、ＰＭＯ８Ｐ１Ｂ、
Ｐ＋９を介してＳトランジスタＱＩ４のベース端子に与
えられる。
出る電流は、切換回路１の出力ａｂがハイレベル状態か
らロウレベル状態に変化した直後は、ＰＭＯ８Ｐ１Ｂ、
Ｐ＋９を介してＳトランジスタＱＩ４のベース端子に与
えられる。
次に、入力端子Ａがロウレベル状態、入力端子Ｂがハイ
レベル状態にあり、このような状態において、入力端子
へをロウレベル状態からハイレベル状態に変化させる場
合ついて説明する。
レベル状態にあり、このような状態において、入力端子
へをロウレベル状態からハイレベル状態に変化させる場
合ついて説明する。
入力端子Ａがロウレベル状態にあり、入力端子Ｂがハイ
レベル状態にあると、切換回路１の出力ｚｂは０ウレベ
ル状態、出力端ｄはハイレベル状態となり、Ｐ Ｍ Ｏ
Ｓ Ｐ ＋ｓ 、 Ｐ １９は導通状態、ＰＭＯ３Ｐ＋
７．Ｐ＋８は非導通状態にある。したがって、ＰＭＯ８
Ｐ＋９のソース電位はＰ Ｍ ＯＳ Ｐ ＋９のスレッ
ショルド電位となっている。
レベル状態にあると、切換回路１の出力ｚｂは０ウレベ
ル状態、出力端ｄはハイレベル状態となり、Ｐ Ｍ Ｏ
Ｓ Ｐ ＋ｓ 、 Ｐ １９は導通状態、ＰＭＯ３Ｐ＋
７．Ｐ＋８は非導通状態にある。したがって、ＰＭＯ８
Ｐ＋９のソース電位はＰ Ｍ ＯＳ Ｐ ＋９のスレッ
ショルド電位となっている。
このような状態において、入力端子Ａがロウレベル状態
からハイレベル状態になると、切換回路１の出力）３
ｄはハイレベル状態からロウレベル状態となり、ＰＭＯ
８Ｐ＋７．Ｐ＋８は非導通状態から導通状態となる。
からハイレベル状態になると、切換回路１の出力）３
ｄはハイレベル状態からロウレベル状態となり、ＰＭＯ
８Ｐ＋７．Ｐ＋８は非導通状態から導通状態となる。
この時に、Ｐ Ｍ ＯＳ Ｐ ＋７のソース電位は電源
電位にあるために、Ｐ Ｍ ＯＳ Ｐ ｒｏ 、 Ｐ
＋ｙは、ＰＭＯ８Ｐ ＋ａが非導通状態から導通状態と
なり、ＰＭＯ８Ｐ＋８．ＰＩ３がともに導通状態になる
よりも速く導通状態となる。このため、電源Ｖｃｃから
ＰＭＯ８Ｐ＋３を介して流れ出る電流は、切換回路１の
出力端ｄがハイレベル状ｆフからロウレベル状態に変化
した直後は、ＰＭＯ８Ｐ＋ａ 、Ｐ＋７を介してＳトラ
ンジスタＱＩ４のベース端子に供給される。
電位にあるために、Ｐ Ｍ ＯＳ Ｐ ｒｏ 、 Ｐ
＋ｙは、ＰＭＯ８Ｐ ＋ａが非導通状態から導通状態と
なり、ＰＭＯ８Ｐ＋８．ＰＩ３がともに導通状態になる
よりも速く導通状態となる。このため、電源Ｖｃｃから
ＰＭＯ８Ｐ＋３を介して流れ出る電流は、切換回路１の
出力端ｄがハイレベル状ｆフからロウレベル状態に変化
した直後は、ＰＭＯ８Ｐ＋ａ 、Ｐ＋７を介してＳトラ
ンジスタＱＩ４のベース端子に供給される。
このように、入力端子へをロウレベル状態からハイレベ
ル状態に変化させて入力端子Ａ、Ｂをともにハイレベル
状態にさせる場合と、入力端子Ｂをロウレベル状態から
ハイレベル状態に変化させて入力端子Ａ、Ｂをともにハ
イレベル状態にさせる場合とでは、しきい値開−回路３
の非導通状態から導通状態にかわるＰＭＯ８は異なるが
、しきい値開−回路３は切換回路１の出力端す、ｄに対
して対称に構成されているので、しきい値開−回路３は
、電源ＶｃｃからＳトランジスタＱＩ４のベース端子に
電流を与えるという観点からは同様な動作を行なうこと
になる。
ル状態に変化させて入力端子Ａ、Ｂをともにハイレベル
状態にさせる場合と、入力端子Ｂをロウレベル状態から
ハイレベル状態に変化させて入力端子Ａ、Ｂをともにハ
イレベル状態にさせる場合とでは、しきい値開−回路３
の非導通状態から導通状態にかわるＰＭＯ８は異なるが
、しきい値開−回路３は切換回路１の出力端す、ｄに対
して対称に構成されているので、しきい値開−回路３は
、電源ＶｃｃからＳトランジスタＱＩ４のベース端子に
電流を与えるという観点からは同様な動作を行なうこと
になる。
したがって、この第２の実施例にあっては、第１の実施
例と同様の効果が得られるとともに、入力レベルの変化
にかかわらず、しきい値開−回路３の応答速度が同一と
なり、ハイレベル出力時の論理回路の応答特性を同一“
にすることができるようになる。
例と同様の効果が得られるとともに、入力レベルの変化
にかかわらず、しきい値開−回路３の応答速度が同一と
なり、ハイレベル出力時の論理回路の応答特性を同一“
にすることができるようになる。
なお、切換回路１の入出力端ａｂ、 ｃｄ間にインバー
タ回路を接続して、論理回路をＮＯＲゲートとした場合
にあっても、上記と同様な効果が得られることは勿論で
ある。
タ回路を接続して、論理回路をＮＯＲゲートとした場合
にあっても、上記と同様な効果が得られることは勿論で
ある。
第４図はこの発明の第３の実施例に係る論理回路の構成
を示す回路図である。
を示す回路図である。
同図に示す論理回路は、第１図において、ＰＭＯＳ Ｐ
＋３のドレイン端子とＳトランジスタＱＩ４のベース
端子とが、直列に接続されたＰＭＯ３Ｐ＋４゜Ｐ １５
を介して接続されているのに対して、ＰＭＯ８Ｐ＋３の
ドレイン端子とＳトランジスタＱＩ４のベース端子とを
並列に接続されたＰＭＯ８Ｐ２１゜Ｐ２２を介して接続
し、ＰＭＯ８Ｐ２ ＋のゲート端子を切換回路１の出力
端すに接続し、ＰＭＯ８Ｐ２２のゲート端子を切換回路
１の出力端ｄに接続して、入出力％ｊａｂ間及入出力端
ｃｄ間を短絡した切換回路１によりＯＲゲートとして動
作させ、入出力端ａｂ間及び入出力端ｃｄ間にインバー
タ回路を挿入した切換回路１によりＮＡＮＤゲートとし
て動作させるようにしたものである。
＋３のドレイン端子とＳトランジスタＱＩ４のベース
端子とが、直列に接続されたＰＭＯ３Ｐ＋４゜Ｐ １５
を介して接続されているのに対して、ＰＭＯ８Ｐ＋３の
ドレイン端子とＳトランジスタＱＩ４のベース端子とを
並列に接続されたＰＭＯ８Ｐ２１゜Ｐ２２を介して接続
し、ＰＭＯ８Ｐ２ ＋のゲート端子を切換回路１の出力
端すに接続し、ＰＭＯ８Ｐ２２のゲート端子を切換回路
１の出力端ｄに接続して、入出力％ｊａｂ間及入出力端
ｃｄ間を短絡した切換回路１によりＯＲゲートとして動
作させ、入出力端ａｂ間及び入出力端ｃｄ間にインバー
タ回路を挿入した切換回路１によりＮＡＮＤゲートとし
て動作させるようにしたものである。
また、第４図に示す論理回路は、第１図において、Ｓト
ラジスタＱｌｌ、Ｑ１０の各々のベース端子が並列に接
続されたＮ Ｍ ＯＳ Ｎ ＋３ 、 Ｎ Ｍを介して
接続されているのに対して、直列に接続されたＮＭＯ８
Ｎ２ ＋ 、Ｎ２２及びＮＭＯ８Ｎ２３ 。
ラジスタＱｌｌ、Ｑ１０の各々のベース端子が並列に接
続されたＮ Ｍ ＯＳ Ｎ ＋３ 、 Ｎ Ｍを介して
接続されているのに対して、直列に接続されたＮＭＯ８
Ｎ２ ＋ 、Ｎ２２及びＮＭＯ８Ｎ２３ 。
Ｎ２４をＳトランジスタＱ＋＋、Ｑ＋：ｒの各々のベー
ス端子間に並列に接続し、Ｎ０Ｍ５Ｎ２ ＋ 。
ス端子間に並列に接続し、Ｎ０Ｍ５Ｎ２ ＋ 。
Ｎ２４のゲート端子を切換回路１の出力端すに接続し、
Ｎ０Ｍ５Ｎ２２ 、Ｎ２３のゲート端子を切換回路１の
出力ＱＱ ｄに接続して、切換回路１の出力変化に対し
てＳトランジスタＱＩ３のスイッチング動作を同一にす
るようにしたものである。
Ｎ０Ｍ５Ｎ２２ 、Ｎ２３のゲート端子を切換回路１の
出力ＱＱ ｄに接続して、切換回路１の出力変化に対し
てＳトランジスタＱＩ３のスイッチング動作を同一にす
るようにしたものである。
したがって、このような構成とすることにより、第４図
に示した論理回路をＯＲゲートあるいはＮΔＮＤゲート
として動作させても、第１の実施例と同様の効果を得る
ことができるとともに、切換回路１の出力変化に対して
論理回路の応答特性を同一にすることかできる。
に示した論理回路をＯＲゲートあるいはＮΔＮＤゲート
として動作させても、第１の実施例と同様の効果を得る
ことができるとともに、切換回路１の出力変化に対して
論理回路の応答特性を同一にすることかできる。
第５図はこの発明の第４の実施例に係る論理回路の構成
示す回路図である。この論理回路は、第１図に示した論
理回路に対して、入力部Ｉを１つのインバータ回路Ｉ３
で構成し、切換回路２の入出力端ａｂ間を短絡させるこ
とによりバッフ７回路として動作させ、入出力端ａｂ間
にインバータ回路を挿入することでインバータ回路とし
て動作さぜるようにしたものであり、出力信号のスイツ
ヂング動作は第１図と同様に行なわれる。
示す回路図である。この論理回路は、第１図に示した論
理回路に対して、入力部Ｉを１つのインバータ回路Ｉ３
で構成し、切換回路２の入出力端ａｂ間を短絡させるこ
とによりバッフ７回路として動作させ、入出力端ａｂ間
にインバータ回路を挿入することでインバータ回路とし
て動作さぜるようにしたものであり、出力信号のスイツ
ヂング動作は第１図と同様に行なわれる。
したがって、このような構成とすることにより、バッフ
ァ回路あるいはインバータ回路にあっても、第１図に示
したものと同様の効果を得ることができる。
ァ回路あるいはインバータ回路にあっても、第１図に示
したものと同様の効果を得ることができる。
なお、この発明の第１の実施例乃至第４の実施例に示し
た論理回路にあっては、入力信号を受けるインバータ回
路１＋ 、Ｉ２．１３が０ＭＯ８で構成されて、入力信
号レベルがＣＭＯＳレベルとなっているが、インバータ
回路１１，１２．１３を構成するＰＭＯ３のしきい値電
圧を通常（０゜８Ｖ程度）より高くすることにより、Ｔ
ＴＬレベルの入力信号も取り扱うことができるようにな
る。
た論理回路にあっては、入力信号を受けるインバータ回
路１＋ 、Ｉ２．１３が０ＭＯ８で構成されて、入力信
号レベルがＣＭＯＳレベルとなっているが、インバータ
回路１１，１２．１３を構成するＰＭＯ３のしきい値電
圧を通常（０゜８Ｖ程度）より高くすることにより、Ｔ
ＴＬレベルの入力信号も取り扱うことができるようにな
る。
［発明の効果］
以上説明したように、この発明によれば、出力部を構成
するトーテムポール形に接続された各バイポーラトラン
ジスタを、ＣＭＯＳトランジスタを有する制御部により
導通制御するとともに、前記バイポーラトランジスタの
スイッチング動作時に、前記一方のバイポーラトランジ
スタのベース電荷を制御部を構成するトランジスタを介
して放出させるようにして、出力部の口過電流を低減す
るようにしたので、低消費電力、高負荷駆動能力及び高
速性を達成することができる。
するトーテムポール形に接続された各バイポーラトラン
ジスタを、ＣＭＯＳトランジスタを有する制御部により
導通制御するとともに、前記バイポーラトランジスタの
スイッチング動作時に、前記一方のバイポーラトランジ
スタのベース電荷を制御部を構成するトランジスタを介
して放出させるようにして、出力部の口過電流を低減す
るようにしたので、低消費電力、高負荷駆動能力及び高
速性を達成することができる。
さらに、バイポーラトランジスタを用いて出力部を構成
したので、出力端子で発生するリンギングを十分に緩和
することができる。
したので、出力端子で発生するリンギングを十分に緩和
することができる。
第１図はこの発明の第１の実施例に係る論理回路の構成
を示す回路図、第２図は第１図の動作波形図、第３図は
この発明の第２の実施例に係る論理回路の構成を示す回
路図、第４図はこの発明の第３の実施例に係る論理回路
の構成を示す回路図、第５図はこの発明の第４の実施例
に係る論理回路の構成を示す回路図、第６図はバイポー
ラトランジスタで構成された論理回路の一従来例を示づ
”回路図、第７図はＣＭＯ８ｒ構成された論理回路の一
従来例を示す回路図である。 （図の主要な部分を表わす符号の説明）■・・・入力部 ■・・・制御部 ■・・・出力部
を示す回路図、第２図は第１図の動作波形図、第３図は
この発明の第２の実施例に係る論理回路の構成を示す回
路図、第４図はこの発明の第３の実施例に係る論理回路
の構成を示す回路図、第５図はこの発明の第４の実施例
に係る論理回路の構成を示す回路図、第６図はバイポー
ラトランジスタで構成された論理回路の一従来例を示づ
”回路図、第７図はＣＭＯ８ｒ構成された論理回路の一
従来例を示す回路図である。 （図の主要な部分を表わす符号の説明）■・・・入力部 ■・・・制御部 ■・・・出力部
Claims (1)
- 【特許請求の範囲】 入力信号をＣＭＯＳインバータ回路により反転して出力
する入力部と、 ダーリントン接続されたバイポーラトランジスタ及びこ
れらのバイポーラトランジスタとトーテムポール形に接
続されたバイポーラトランジスタとからなり、トーテム
ポール形に接続されたバイポーラントランジスタの接続
点から入力信号に対する論理演算結果を出力する出力部
と、 ＣＭＯＳトランジスタ及び、前記出力部の出力信号をロ
ウレベル状態からハイレベル状態にさせる時に前記ダー
リントン接続されたバイポーラトランジスタとトーテム
ポール形に接続されバイポーラトランジスタのベース電
荷を放出させるトランジスタを備え、前記入力部の出力
信号にしたがって前記出力部の各バイポーラトランジス
タを導通制御する制御部と、 を有することを特徴とする論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/120,959 US4839537A (en) | 1986-11-29 | 1987-11-16 | BicMO logic circuit |
| EP87117592A EP0270029B1 (en) | 1986-11-29 | 1987-11-27 | Logic circuit |
| DE87117592T DE3785833T2 (de) | 1986-11-29 | 1987-11-27 | Logikschaltung. |
| KR1019870013506A KR900008050B1 (ko) | 1986-11-29 | 1987-11-28 | 논리회로 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28507786 | 1986-11-29 | ||
| JP61-285077 | 1986-11-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63238719A true JPS63238719A (ja) | 1988-10-04 |
| JP2511044B2 JP2511044B2 (ja) | 1996-06-26 |
Family
ID=17686847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62159884A Expired - Lifetime JP2511044B2 (ja) | 1986-11-29 | 1987-06-29 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2511044B2 (ja) |
| KR (1) | KR900008050B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110474627A (zh) * | 2018-05-11 | 2019-11-19 | 富士电机株式会社 | 图腾柱电路用驱动装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200615A (ja) * | 1984-03-26 | 1985-10-11 | Hitachi Ltd | スイツチング回路 |
| JPS60217726A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Micro Comput Eng Ltd | 論理回路 |
-
1987
- 1987-06-29 JP JP62159884A patent/JP2511044B2/ja not_active Expired - Lifetime
- 1987-11-28 KR KR1019870013506A patent/KR900008050B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200615A (ja) * | 1984-03-26 | 1985-10-11 | Hitachi Ltd | スイツチング回路 |
| JPS60217726A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Micro Comput Eng Ltd | 論理回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110474627A (zh) * | 2018-05-11 | 2019-11-19 | 富士电机株式会社 | 图腾柱电路用驱动装置 |
| CN110474627B (zh) * | 2018-05-11 | 2024-05-24 | 富士电机株式会社 | 图腾柱电路用驱动装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2511044B2 (ja) | 1996-06-26 |
| KR900008050B1 (ko) | 1990-10-31 |
| KR880006849A (ko) | 1988-07-25 |
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Legal Events
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|---|---|---|---|
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