KR900008050B1 - 논리회로 - Google Patents

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KR900008050B1
KR900008050B1 KR1019870013506A KR870013506A KR900008050B1 KR 900008050 B1 KR900008050 B1 KR 900008050B1 KR 1019870013506 A KR1019870013506 A KR 1019870013506A KR 870013506 A KR870013506 A KR 870013506A KR 900008050 B1 KR900008050 B1 KR 900008050B1
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히데아키 마스오카
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

논리회로
제 1도는 본 발명의 제 1실시예에 관한 논리회로의 구성을 도시해 놓은 회로도.
제2도는 제1도에 도시된 논리회로의 동작파형도.
제3도는 본 발명의 제2실시예에 관한 논리회로의 구성을 도시해 놓은 회로도.
제4도는 본 발명의 제3실시예에 관한 논리회로의 구성을 도시해 놓은 회로도.
제5도는 본 발명의 제4실시예에 관한 논리회로의 구성을 도시해 놓은 회로도.
제6도는 바이폴러트랜지스터로 구성되는 종래예의 논리회로를 도시해 놓은 회로도.
제7도는 CMOS로 구성되는 종래예의 논리회로를 도시해 놓은 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
I : 입력부 II ; 제어부
III : 출력부 I1,I2: 인버어터
1 : 절환회로 3 :임계치동일회로
P13,P14,P15: P챈널 MOS트랜지스터 N13,N14: N챈널 MOS트랜지스터
Q11,Q13,Q14: 쇼트키트랜지스터 D13,D14: 쇼트키다이오드.
본 발명은 바이폴러트랜지스터와 CMOS를 이용해서 저소비전력과 고부하구동능력 및 고속성을 실현할 수 있도록 된 논리회로에 관한 것이다.
논리회로의 회로형식에 있어서는 종래로부터 각종 회로형식이 이용되고 있는 바, 그중 예를 들어 바이폴러트랜지스터 또는 CMOS로 구성되는 논리회로등이 이용되고 있었다.
그 일례로 제6도는 바이폴러트랜지스터를 이용해서 구성한 NAND 게이트회로의 회로도를 도시해 놓은것으로, 이 NAND 게이트회로에 도시된 NAND 게이트는 2개의 입력단자(A,B)를 갖춘 입력단이 다이오드(Dl,D2) 및 NPN형 쇼트키트랜지스터(Ql,Q2)에 의해 DTL로 구성되어 있는 한편, NAND 게이트의 출력단은 다링톤접속되는 쇼트키트랜지스터(Q3)및 NPN형 바이폴러트랜지스터(Q4)와 쇼트키트랜지스터(Q5)가 토템-폴(totem-pole)형으로 접속된 구성으로 되어 있으며, 바이폴러트랜지스터(Q4)와 쇼트키트랜지스터(Q5)의 접속점을 출력단자(out)로 하고 있다. 따라서, 상기한 바와 같이 논리게이트를 바이폴러트랜지스터로 구성하게 될 경우에는 바이폴러트랜지스터의 1특징인 커다란 전달콘덕턴스에 의해 고부하구동능력 및 동작속도가 빠른 논리게이트를 실현할 수 있게 된다.
그런데, 제6도에 도시된 NAND 게이트회로에 있어 입력단자(A,B)가 모두 하이레벨상태로 유지되고 있을 경우에는 쇼트키트랜지스터(Ql)가 도통상태로 되고, 그에 따라 전압원(Vcc)→저항(Rl)→쇼트키트랜지스터(Ql)→저항(R2)→접지순으로 전류경로가 형성되게 된다.또한, 쇼트키트랜지스터(Ql)가 도통됨에 따라 쇼트키트랜지스터(Q2)가 도통상태로 됨으로써 전압원(Vcc)→저항(R3)→쇼트키트랜지스터(Q2)→쇼트키트랜지스터(Q5)의 베이스단자순으로 전류경로가 형성되어 전류가 흐르게 된다.. 한편, 입력단자(A,B)중 어느한쪽이 로우레벨상태로 유지되고 있을 경우로서 예를 들어 입력단자(A)가 로우레벨상태로 유지되고 있는경우에는 전압원(Vcc)→저항(R4)→다이오드(Dl)의 경로순으로 전류가 흐르게 된다.
이상과 같이 NAND 게이트회로가 정상상태로 있을 때에도 상기 NAND게이트 회로상에 상술한 바와 같은 전류경로가 형성되게 됨으로써 소비전력이 증대하게 된다는 결점이 있게 되는 한편, 상기 NAND게이트회로의 소비전력을 감소시키기 위해 공급되는 전류를 감소시킬 경우에는 고속성이 손상받게 된다. 따라서 고속동작이 가능하면서도 소비전력을 감소시켜줄 수 있도록 CMOS로 논리회로를 구성하게 된다.
제7도는 CMOS로 구성된 종래예의 NAND게이트회로를 도시해 놓은 회로도로써, 이 NAND게이트회로는 2개의 입력단자(C,D)를 갖춘 입력만이 직렬로 접속되는 P챈널 MOS트랜지스터(P1) 및 N챈널 MOS트랜지스터(Nl, N2)와, 직렬로 접속되는 P챈널 MOS트랜지스터(P2) 및 N챈널 MOS트랜지스터(N3, N4)등이 병렬로 접속되는 회로 구성으로 되어 있다. 또 NAND게이트회로의 출력단은 P챈널 MOS트랜지스터(P3)및 N챈널 MOS트랜지스터(N6)로 구성되는 인버어터회로와, P챈널 MOS트랜지스터(P4) 및 N챈널 MOS트랜지스터(N6)로 구성되는 인버어터회로가 종속(cas cade)접속되어 구성되어져 있다. 또한 각각의 입력단자(C)(D)에는 PN접합형 다이오드(D3,D4) 및 저항(R5), PN접합형 다이오드(D5,D6) 및 저항(R6)으로 구성되는 입럭보호회로가 부가되어 있다. ·
이상과 같이 CMOS로 구성되는 NAND게이트회로인 경우에는 MOS트랜지스터는 그 전달콘덕턴스가 바이폴러트랜지스터의 전달콘덕던스보다 적기 때문에 전류구동능력이 적게 되어 고속동작이 곤란하게 되므로 트랜지스터의 크기를 크게한 인버어터회로를 종속접속하여 출력단을 구성해 주게 된다.
그러나, 출력단을 상기와 같이 구성된 인버어터회로로 구성해 준 경우에는 종속접속된 인버어터회로의 전달 지연시간(t pd)만큼 출력신호가 지연되게 되고. 출력단에 접속된 트랜지스터의 크기를 크게 해 준다면 인버어터회로가 대형화하게 되어 집적화를 위한 논리회로의 소형화라는 관점에서 역행하는 것이 된다.
또한, 출력단에 접속된 트랜지스터의 크기를 크게 할 경우에는 트랜지스터의 on저항이 작게된다.때문에 출력신호가 오버슈트(overshoot) 또는 언더슈트(under-shoot)로 될 경우에는 출력단자(out)에 접속되는 배선의 인덕턴스성분 및 부하의 용량성분등으로 형성되는 공진회로에 있어서, 출력신호의 오우버슈트 또는 언더슈트를 상기 트랜지스터의 on저항이 흡수하지 못하므로 링깅(ringing)이 발생하게 된다. 따라서, 최악의 경우에는 오동작을 초래할 우려가 있게 된다.
한편, 입력단자(C,D)에는 PN접합형다이오드 및 저항에 의해 입력보호회로가 부가되어 있는 바, 이러한 입력보호회로는 서어지노이즈(surge noise)에 대해서는 유효한 반면 PN접합형다이오드의 순방향전압강하(VF)가 0.7V 정도이기 때문에 링깅에 대해서는 이를 충분히 억제하는 것이 곤란하게 된다.
이상 설명한 바와 같이 논리게이트를 바이폴러트랜지스터로 구성하게 될 경우에는 부하구동능력 및 고속성이 우수한 반면에 소비전력이 증대하게 된다는 문제점이 있었고, 또 소비전력을 낮추고자 하면 고속성이 손상된다는 문제점이 있었다.또한, CMOS만으로 구성되는 논리회로인 경우에는 소비전력을 저감할 수 있는 반면에 부하구동능력이 적게되어 고속동작이 곤란하게 되고, 또 부하구동능력을 높혀주기 위해 출력단에 접속된 트랜지스터의 크기를 크게 한다면 논리회로의 구성이 대형화함과 더불어 링깅을 충분히 억제할 수없게 되므로, 전술한 바와 같이 어떠한 논리회로의 구성에 있어서도 저소비전력과 고부하구동능력, 고속성및 링깅의 억제를 실현하는 것이 곤란하게 되었다.
이에 본 발명은 상기와 같은 사정을 감안해서 발명된 것으로, 링깅을 완화해서 저소비전력과 고부하구동능력 및 고속성을 달성해줄 수 있도록 된 논리회로를 제공하고자 함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 논리회로는, 입력신호를 CMOS 인버어터회로로 반전시켜서 출력해 주는 입력부와, 다링톤접속된 바이폴러트랜지스터 및 이들 바이폴러트랜지스터와 토템-폴형으로 접속된 바이폴러트랜지스터등으로 구성되어 토템-폴형으로 접속된 상기 바이폴러트랜지스터의 접속점으로부터 입력신호에 대한 논리연산결과를 출력해 주는 출력부 및, CMOS트랜지스터를 갖춤과 더불어 상기 출력부의 출력신호를 로우레벨상태로부터 하이레벨상태로 변경시킬 때 상기 다링톤접속된 바이폴러트랜지스터와 토템폴형으로 접속된 바이폴러트랜지스터의 베이스전하를 방출시켜 주는 트랜지스터를 구비해서 상기 입력부의 출력신호에 따라 상기 출력부의 각 바이폴러트랜지스더를 도통제어해 주는 제어부등으로 구성되어 있다.
따라서 본 발명의 논리회로에 의하면, 출력부를 구성해 주는 토템-폴형으로 접속된 각 바이폴러트랜지스터가 CMOS트랜지스터를 갖춘 제어부에 의해 도통제어됨과 더불어, 한쪽의 바이폴러트랜지스터의 베이스전하가 상기 제어부를 구성해 주는 바이폴러트랜지스터를 통하여 방출되어짐에 따라 출력부의 관통전류가 저감되어 저소비전력을 실현하면서 입력신호에 대한 논리연산을 행할 수 있게 된다.
이하 본 발명의 실시예를 예시도면을 참조하여 설명한다.
제1도는 본 발명의 제 1실시예에 관한 논리회로의 구성을 도시해 놓은 것으로, 이 논리회로는 바이폴러트랜지스터와 CMOS를 혼용해서, CMOS를 갖춘 입력부(I)와 제어부(II), 및 바이폴러트랜지스터로 된 출력부(III)로 구성됨과 더불어 2개의 입력단자(A,B)를 갖춘 AND 게이트 또는 NOR게이트로 구성되어져있다.
제1도에 도시된 논리회로에서 입력부(I)는 P챈널 MOS트랜지스터와 N챈널 MOS트랜지스터로 구성되는 인버어터(I1,I2)를 갖추고 있는 바, 입력단자(A)가 쇼트키다이오드(D11)와 저항(R11)으로 구성되는 입력보호회로를 거쳐 인버어터회로(I1)의 입력에 접속되는 한편, 입력단자(B)가 쇼트키다이오드(D12)와 저항(R12)으로 구성되는 입력보호회로를 거쳐 인버어터회로(I2)의 입력에 접속되게 된다.
이어 제어부(II)는 후술하게 될 출력부(Ⅲ)를 도통 제어해주는 회로부로써, 제1도에 도시된 논리게이트를 AND 게이트 또는 NOR 게이트로서 동작시켜 주는 절환회로(1)와, 직렬접속된 P챈널 MOS트랜지스터(P13,P14,P15), 병렬접속된 N챈널 MOS트랜지스터(N13,N14), 쇼트키트랜지스터(Q14) 및 저항(R14)등으로 구성되어져 있다.
여기서 상기 절환회로(1)는 상기 논리회로를 AND 게이트로 동작시켜 줄 경우에는 입출력단(a,b)사이및 입출력단(c,d)사이가 단락되는 한편, 상기 논리회로를 NOR 게이트로 동작시켜줄 경우에는 입출력단(a,b)사이 및 입츨력단(c,d)사이에 인버어터회로가 삽입되도록 되어 있다. 또 P챈널 MOS트랜지스터(Pl5)및 N챈널 MOS트랜지스터(N13)는 그 게이트단자가 절환회로(1)를 통해 상기 인버어터회로(I2)의 출력에 접속되어 있고, 상기 P챈널 MOS트랜지스터(P14) 및 N챈널 MOS트랜지스터(N14)는 그 게이트단자가 절환회로(1)를 통해 상기 인버어터회로(11)의 출력에 접속되어 있으며, 상기 P챈널 MOS트랜지스터(P13)는 그 게이트단자가 N챈널 MOS트랜지스터(N13, N14)의 드레인단자에 접속되어 있다.
그리고, 쇼트키트랜지스터(Q14)는 후술하게 될 출력부(Ⅲ)를 구성해 주는 쇼트키트랜지스터(Q13)의 베이스전하를 방출시켜 주기 위한 것으로, N챈널 MOS트랜지스터(N13,N14)의 소오스단자와 접지사이에 삽입됨과 더불어 베이스단자가 P챈널 MOS트랜지스터(P15)의 드레인단자에 접속됨과 동시에 저항(R14)을 통해서 접지에 접속되어 있다.
이어 출력부(Ⅲ)는 다링톤접속된 쇼트키트랜지스터(Q11) 및 바이폴러트랜지스터(Q12)와, 이들 트랜지스터(Q11)(Q12)와 토템-폴형으로 접속된 쇼트키트랜지스터(Q13)로 구성되어 있으며, 상기 바이폴러트랜지스터(Q12)와 쇼트키트랜지스터(Q13)의 접속점을 출력단자(out)로 하고 있는 바, 여기서 쇼트키트랜지스터(Ql1)는 그 베이스단자가 저항(R13)을 통해서 전원전압(Vcc)에 접속됨과 더불어 N챈널 MOS트랜지스터(N13,N14)의 드레인단자에 접속되고, 상기 바이폴러트랜지스터(Q12)는 그 베이스단자가 쇼트키다이오드(D13)를 통해서 쇼트키트랜지스터(Q11)의 베이스단자에 접속되며, 상기 쇼트키트랜지스터(Q13)는 그 베이스단자가 N챈널 MOS트랜지스터(N13,N14)의 소오스단자에 접속되게 된다.
이상 설명한 바와 같이 구성되어 있는 본 발명의 제1실시예 동작을 제2도에 도시된 동작파형도를 참조하여 설명한다.
여기서, 제어부(II)에 있는 절환회로(1)는 입출력단(a,b)사이 및 입출력단(c,d)사이가 단락되어서 제1도에 도시된 논리게이트가 AND 게이트로 동작되는 경우에 대해 설명한다.
우선 입력단자(A)를 하이레벨상태로 하고 이 하이레벨상태에서의 출력단자(out)의 전위변화에 관해 설명하는 바, 이때 입력단자(A)가 하이레벨상태로 되어 있음에 따라 인버어터회로(I1)의 출력이 로우레벨로 되게 됨으로써 P챈널 MOS트랜지스터(P14)는 도통상태로 되는 한 한편 N챈널 MOS트랜지스터(N14)는 비도통상태로 되게 된다.
이와 같은 상태에서 입력단자(B)가 로우레벨상태로 유지되게 되면 인버어터회로(I2)의 출력인 D점의 전위는 하이레벨로 되어 N챈널 MOS트랜지스터(N13)가 도통상태로 되게 됨으로써 쇼트키트랜지스터(Q11) 및 바이폴러트랜지스터(Q12)가 비도통상태로 되는 한편, 쇼트키트랜지스터(Q13)는 도통상태로 되게 되어 출력단의 출력은 로우레벨상태로 되게 된다.
이어, 입력단자(B)의 전위를 로우레벨로부터 하이레벨로 변화시키게 되면 인버어터회로(I2)의 출력인 D점의 전위는 하이레벨로부터 로우레벨로 강하되기 시작하여 이 D점의 전위가 [P챈널 MOS트랜지스터(P15)의 소오스전위(Vs15)]-[P챈널 MOS트랜지스터(P15)의 임계전압(VT15)]의 전위이하로 되게 되면 P챈널MOS트랜지스터(Pl5)가 도통상태로 되게 된다. 따라서, 전압원(Vcc)으로부터 P챈널 MOS트랜지스터(P13,P14,P15)를 통해서 쇼트키트랜지스터(Ql4)의 베이스단자로 전류가 공급되게 되므로 쇼트키트랜지스터(Q14)는 도통상태로 되게 된다. 그에 따라 쇼트키트랜지스터(Q13)의 베이스전하가 쇼트키트랜지스터(Q14)를 통해서 접지로 방출되게 되므로 쇼트키트랜지스터(Q13)는 급속하게 비도통상태로 되게 된다.
또 상기한 쇼트키트랜지스터(Q14)가 도통상태로 될 경우에는 저항(R13)→N챈널 MOS트랜지스터(N13)→쇼트키트랜지스터(Q14) 순으로 전류경로가 형성되는 바, 이때 쇼트키트랜지스터(Q14)의 베이스단자에 공급되기 시작하는 전류는 저항(R14)에 의해 횹수되기 때문에 쇼트키트랜지스터(Q14)가 도통상태로 되는 시간이 지연되게 되어 관통전류가 저감되게 된다.
이어, 인버어터회로(I2)의 출력인 D점의 전위가 강하해서 [쇼트키트랜지스터(Q13)의 베이스ㆍ에미터간 전압(VBE13)]+[N챈널 MOS트랜지스터(N13)의 임계치전압(VT13)]의 전압에 도달하기 까지의 경우에는 N챈널 MOS트랜지스터(N13)는 도통상태로 되지만 게이트ㆍ소스간전압이 감소되기 때문에 드레인전류가 서서히 감소하기 시작해서 인버어터(I2)의 출력인 D점의 전위가 (VBE+VT13)로 도달하게 되면 N챈널 MOS트랜지스터(N13)가 비도통상태로 되게 된다. 또 C점의 전위는 저항(R13)과 N챈널 MOS트랜지스터(N13,N14)의 드레인 및 쇼트키다이오드(Dl3,D14)에서의 기생용량과의 시정수에 따라 상승하게 되는데, 이와 같이 C점의 전위가 상승하게 되면 쇼트키트랜지스터(Q11)가 도통상태로 되게 됨으로써 바이폴러트랜지스터(Q12)도 도통상태로 되어 출력단자(out)는 로우레벨상태로부터 하이레벨상태로 되게 된다. 이어 C점의 전위가 상승하게되어 [Vcc-P챈널 MOS트랜지스터(P13)의 임계전압(VT13)]이상으로 되면 P챈널 MOS트랜지스터(P13)가 비도통상태로 됨으로써 쇼트키트랜지스터(Q14)의 베이스단자로 전류가 공급되지 않게 됨과 더불어 베이스단자에 축적되어 있던 전하는 저항(R14)을 통해서 접지로 방출되게 되어 쇼트키트랜지스터(Q14)는 비도통상태로 되게 된다.
이와같이 출력단자(out)를 로우레벨상태로부터 하이레벨상태로 변경시켜줄 경우에는 쇼트키트랜지스터(Q13)의 베이스전하를 쇼트키트랜지스터(Q14)를 통해서 접지로 방출시켜 줌에 따라 전압원(Vcc)으로부터 바이폴러트랜지스터(Q12) 및 쇼트키트랜지스터(Q13)를 통해서 접지로 흐르게 되는 관통전류를 저감시켜 줄수 있게 된다.
한편, 이와 같은 상태에서 입력단자(B)를 로우레벨상태로 변화시켜 주게 되면 D점의 전위는 로우레벨로부터 하이레벨로 상승하기 시작하여 N챈널 MOS트랜지스터(N13)가 도통상태로 되게 됨으로써 전류가 N챈널 MOS트랜지스터(N13)에 흐르기 시작한다. 이에따라, C점의 전위가 하강하기 시작하여 [전압원(Vcc)]-[P챈널 MOS트랜지스터(P13)의 임계전압(VT13)]이하로 되게 되면 P챈널 MOS트랜지스터(P13)가 도통상태로 되면서 P챈널 MOS트랜지스터(P13,P14,P,15)는 일시적으로 전부 도통상태로 되게 된다.그러나, D점의 전위가 상승하는 즉시 P챈널 MOS트랜지스터(P15)가 비도통상태로 되기 때문에 P챈널 MOS트랜지스터(P13,P14,P15)가 전부 도통상태로 되는 것은 극히 짧은 시간동안만으로 되며, 이때 쇼트키트랜지스터(Q14)의 베이스단자로 흐르게 되는 전류중에서 [쇼트키트랜지스터(Q14)의 베이스ㆍ에미터간 전압(VBE)]/[저항(R14)의 저항값(R)]까지의 전류는 저항(R14)에 의해 흡수되기 때문에 쇼트키트랜지스터(Q14)는 비도통상태로 유지하게 된다.
그러므로, 쇼트키트랜지스터(Q13)의 베이스단자에는 전압원(Vcc)으로부터 저항(R13) 및 N챈널 MOS트랜지스터(N13)를 통해서 전류가 공급됨과 더불어 바이폴러트랜지스터(Q12)의 베이스전하가 쇼트키다이오드(D13)를 통해서 공급되고, 또한 출력단자(out)의 전하가 쇼트키다이오드(D14)를 통해서 공급되므로 쇼트키트랜지스터(Q13)는 도통상태로 되게 되고, 쇼트키트랜지스터(Q11) 및 바이폴러트랜지스터(Q12)는 비도통상태로 되게 되며, 출력단자(out)는 하이레벨상태로부터 로우레벨상태로 되게 된다..
한편, 상기 입력단자(B)를 하이레벨상태로 유지해두면서 입력단자(A)의 전위상태를 변화시켜 주는 경우에는 상술한 바와 마찬가지로 되고, 또 절환회로(1)의 입출력단(a,b)사이 및 입출력단(c,d)사이에 인버어터회로를 삽입한 경우에도 전술한 바와 같이 마찬가지로 된다.
이상 설명한 바와 같이, 상기와 같은 논리회로의 구성에 있어서는 바이폴러트랜지스터를 이용하고 있으면서도 논리회로의 동작상태 및 정상상태의 전류를 큰 폭으로 저감해서 소비전력을 거의 CMOS만으로 구성되는 논리회로정도로 할 수 있게 되며, 또 출력단을 바이폴러트랜지스터로 구성해 줌에 따라 고부하구동능력 및 고속성을 실현할 수 있게 되고, 출력단에 접속되는 바이폴러트랜지스터의 on저항은 그 전류-전압특성이 비선형특성을 나타냄과 더불어 같은 정도의 구동능력을 갖춘 CMOS에 비해 크기 때문에 링깅현상을 완화시킬 수 있게 되며, PN접합형 다이오드에 비해 응답속도가 빠르고 순방향전압강하가 작은 쇼트키다이오드를 이용해서 입력보호회로를 구성해 주기 때문에, 입력단자에 접속되는 배선이 긴 경우에 발생되기 쉬운 링깅현상을 PN접합형 다이오드를 이용한 입력보호회로에 비해 완화시켜줄 수 있게 된다.
제3도는 본 발명의 제2실시예에 관한 논리회로의 구성을 도시해 놓은 것으로, 이 논리회로는 제1도에도시된 논리회로에 대해 제1도에 도시된 P챈널 MOS트랜지스터(P14,P15)를 제3도에 도시된 점선으로 둘러쌓여진 임계치동일회로(3)로 치환한 것인 바, 그밖의 다른 회로부분은 제1도에 도시된 논리회로와 동일구성으로 되어 있으므로 동일부분에 동일부호를 붙혀 그 설명을 생략한다.
그런데, 제1도에 도시된 바와 같은 논리회로의 구성에서 P챈널 MOS트랜지스터(P14,P15)가 함께 도통상태로 이행되는 과정으로써는 다음 2가지의 입력변화를 들 수 있는 바, 즉 1) 절환회로(l)의 출력단(d)이 로우레벨상태로 있음에 따라 P챈널 MOS트랜지스터(Pl4)가 도통상태로 있는 경우에, 절환회로(1)의 출력단(b)이 하이레벨상태로부터 로우레벨상태로 되어 P챈널 MOS트랜지스터(P15)가 비도통상태로부터 도통상태로 되는 경우 2) 절환회로(1)의 출력단(b)이 로우레벨상태로 설정됨에 따라 P챈널 MOS트랜지스터(P15)가 도통상태에 있는 경우에 절환회로(1)의 출력단(d)이 하이레벨상태로부터 로우레벨상태로 되어 P챈널 M0S트랜지스터(P14)가 비도통상태로부터 도통상태로 되는 경우이다.
이상과 같은 2가지의 입력변화에 대해 상기 1)로 표시되는 경우에는 P챈널 MOS트랜지스터(P14)가 도통상태에 있기 때문에 P챈널 MOS트랜지스터(P14)의 소오스ㆍ드레인간 전압(VDS)은 OV로 되게 되고, 또 N챈널 MOS트랜지스터(N13)가 도통상태에서 P챈널 MOS트랜지스터(P13)가 비도통상태로 됨으로써 P챈널MOS트랜지스터(P15)의 소오스전위는 전원(Vcc)의 전위로 되게 된다. 이 때문에 P챈널 MOS트랜지스터(P15)의 게이트전위가 하이레벨상태로부터 로우레벨상태로 되게 되면 P챈널 MOS트랜지스터(P15)가 급속히 도통상태로 됨으로써 비도통상태로부터 도통상태로의 스위칭동작이 신속하게 행해지게 된다.
한편, 상기 2)로 표시되는 경우에는 P챈널 MOS트랜지스터(P14)가 비도통상태이기 때문에 P챈널 MOS트랜지스터(P15)는 그 소오스전위가 P챈널 MOS트랜지스터(P15)의 임계전위로 되어 컷 오프(cut off)상태로 되게 된다. 그 때문에 P챈널 MOS트랜지스터(P14)의 게이트전위가 하이레벨상태로부터 로우레벨상태로 되게 되면 P챈널 MOS트랜지스터(P14)가 도통상태로 된 후 P챈널 MOS트랜지스터(P15)의 소오스전위가 상승하게 되어 P챈널 MOS트랜지스터(P15)의 게이트·소오스간 전압(VGS)이 상승하게 된다. 따라서, 상기2)로 표시되는 경우의 입력변화에 대해서는 P챈널 MOS트랜지스더(P14)가 도통상태로 된 후에 P챈널MOS트랜지스터(P15)가 도통상태로 되게 되므로 비도통상태로부터 도통상태로의 스위칭동작은 상기 1)로 표시되는 경우에 비해 다소 늦어지게 된다. 따라서, 하이레벨출력시의 논리회로 응답특성에 차이가 생기게된다.
이에 따라 본 발명의 제 2 실시예는 상술한 응답특성이 동일해 지도록 한 것이다.
제3도에 도시된 논리회로에서 임계치동일회로(3)는 4개의 P챈널 MOS트랜지스터(P16,P17,P18,P19)로 구성되는 바, 상기 P챈널 MOS트랜지스터(P16)(P17)는 P챈널 MOS트랜지스터(P13)의 드레인단자와 쇼트키트랜시스더(Q14)의 베이스단자사이에 직렬로 접속되게 되고, 상기 P챈널 MOS트랜지스터(P16)의 게이트단자는 절환회로(1)의 출력단(b)에 접속되는 한편 P챈널 MOS트랜지스터(P17)의 게이트단자는 절환회로(1)의 출력단(d)에 접속되게 된다.
또 상기 P챈널 MOS트랜지스터(P18)(P19)는 직렬로 접속된 상기 P챈널 MOS트랜지스터(P16,P17)와 병렬로 접속되면서 P챈널 MOS트랜지스터(P13)의 드레인단자와 쇼트키트랜지스터(Q14)의 베이스단자사이에 직렬로 접속되며, 상기 P챈널 MOS트랜지스터(P18)의 게이트단자는 절환회로(1)의 출력단(d)에 접속되는 한편 상기 P챈널 MOS트랜지스터(P19)의 게이트단자는 절환회로(1)의 출력단(b)에 접속되게 된다.
다음에는 이와같이 구성된 임계치동일회로(3)의 동작을 직렬로 접속된 P챈널 MOS트랜지스터(P16,P17)및 P챈널 MOS트랜지스터(P18,P19)가 모두 도통상태로 될 경우에 착안해서 설명하는데, 이때 절환회로(1)는 그 입출력단(ab,cd)사이가 단락되어 논리회로가 AND 게이트로 동작되는 것으로 하고, 우선 입력단자(A)가 하이레벨상태로 유지되면서 입력단자(B)가 로우레벨상태로 유지되는 상태에서 입력단자(B)를 로우레벨상태로부터 하이레벨상태로 변화시켜 주는 경우에 관해서 설명한다.
입력단자(A)가 하이레벨상태로 있으면서 입력단자(B)가 로우레벨로 있을 경우에는 절환회로(1)의 출력단(b)은 하이레벨상태로 되는 한편 출력단(d)은 로우레벨상태로 되게 됨으로써 P챈널 M0S트랜지스터(P16, P19)가 비도통상태로 되는 한편, P챈널 MOS트랜지스터(P17,P18)는 도통상태로 되게 된다. 따라서, P챈널 MOS트랜지스터(P17)의 소오스전위는 P챈널 MOS트랜지스터(P17)의 임계치전압으로 되고, P챈널MOS트랜지스터(P19)의 소오스전위는 전위전위로 되게 된다.
이와같은 상태에 있어서 입력단자(B)가 하이레벨상태로 바뀌게 되면 절환회로(1)의 출력단(b)이 하이레벨상태로부터 로우레벨상태로 됨에 따라 P챈널 MOS트랜지스터(P16,P19)는 비도통상태로부터 도통상태로 되게 되는 바, 이때 P챈널 MOS트랜지스터(Pl9)의 소오스전위는 전원전위로 되어 있기 때문에 P챈널MOS트랜지스터 (P18, P19)는 P챈널 MOS트랜지스터(P16) 가 비도통상태로부터 도통상태로 됨으로써 P챈널MOS트랜지스터(P16,P17)가 모두 도통상태로 되는 것보다 빨리 도통상태로 된다.그 때문에 전원(Vcc)으로부터 P챈널 MOS트랜지스터(P13)를 통해 흐르게 되는 전류는 절환회로(1)의 출력단(b)이 하이레벨상태로부터 로우레벨상태로 변화한 직후에는 P챈널 MOS트랜지스터(P18,P19)를 통해 쇼트키트랜지스터(Q14)의 베이스단자로 흐르게 된다.
다음에는 입력단자(A)가 로우레벨상태로 유지되고 있으면서 입력단자(B)가 하이레벨상태로 유지되어 있는 졍우에 입력단자(A)를 로우레벨상태로부터 하이레벨상태로 변화시켜주는 경우로서 설명한다.
즉, 입력단자(A)가 로우레벨상태로 유지되면서 입력단자(B)가 하이레벨상태로 유지되고 있을 경우에는 절환회로(1)의 출력단(b)이 로우레벨상태로 되는 한편 출력단(d)은 하이레벨상태로 되고, 이에 따라 P챈널MOS트랜지스터(P16,P19)가 도통상태로 되는 한편 P챈널 MOS트랜지스터(P17,P18)는 비도통상태로 되게 됨으로써 P챈널 MOS트랜지스터(P19)의 소오스전위는 P챈널 MOS트랜지스터(P19)의 임계전위로 되어 있게된다.
이와같은 상태에서 입력단자(A)가 로우레벨상태로부터 하이레벨상태로 변경되게 되면 절환회로(1)의 출력단(d)이 하이레벨상태로부터 로우레벨상태로 되게 됨으로써 P챈널 MOS트랜지스터(P17,P18)는 비도통상태로부터 도통상태로 되게 된다.
이때 P챈널 MOS트랜지스터(P17)의 소오스전위는 전원전위로 되어 있기 때문에 P챈널 MOS트랜지스터(P16,P17)는 P챈널 MOS트랜지스터(P18)가 비도통상태로부터 도통상태로 되어 P챈널 MOS트랜지스터(P18,P19)가 모두 도통상태로 되는 것보다 급속히 도통상태로 되게 되고, 이에 따라 전원(Vcc)으로부터 P챈널MOS트랜지스더(P13)를 거쳐 흐르는 전류는 절환회로(1)의 출력단(d)이 하이레벨상태로부터 로우레벨상태로 변화된 직후에는 P챈널 MOS트랜지스터(P16,P17)를 통해 쇼트키트랜지스터(Q14)의 베이스단자에 공급되게 된다.
이와같이 입력단자(A)를 로우레벨상태로부터 하이레벨상태로 변화시켜 주어 입력단자(A,B)를 모두 하이레벨상태로 만들어 줄 경우와, 입력단자(B)를 로우레벨상태로부터 하이레벨상태로 변화시켜 주어 입력단자(A,B)를 모두 하이레벨로 만들어 줄 경우는 임계치동일회로(3)의 비도통상태로부터 도통상태로 변화하게되는 P챈널 MOS트랜지스터는 다르지만, 임계치동일회로(3)는 절환회로(1)의 출력단(b,d)에 대해 대칭적으로 구성되어 있으므로 상기 임계치동일회로(3)는 전원(Vcc)으로부터 쇼트키트랜지스터(Q14)의 베이스단자로 전류를 공급하여 준다는 관점에서는 마찬가지 동작을 행하게 된다.
따라서, 본 발명의 제2실시예에 있어서는 본 발명의 제1실시예와 마찬가지의 효과를 얻을 수 있음과 더불어 입력레벨의 변화에 관계없이 임계치동일회로(3)의 응답속도가 동일하게 하이레벨출력시의 논리회로 응답 특성을 동일하게 해줄 수 있게 된다.
또, 절환회로(1)의 입출력단(ab,cd)사이에 인버어터회로를 접속해서 논리회로를 NOR 게이트로 만들었을 경우에도 상기와 마찬가지의 효과를 얻을 수 있게 된다.
제4도는 본 발명의 제3실시예에 관한 논리회로의 구성을 도시해 놓은 것으로, 이 논리회로는 제1도에 도시된 논리회로에서 P챈널 MOS트랜지스터(P13)의 드레인단자와 쇼트키트랜지스터(Q14)의 베이스단자등이 직렬로 접속된 P챈널 MOS트랜지스터(P14,P15)를 통해 접속되어 있음에 대해, P챈널 MOS트랜지스더(P13)의 드레인단자와 쇼트키트랜지스터(Q14)의 베이스단자등이 병렬로 접속되는 P챈널 MOS트랜지스터(P21,P22)를 통해 접속되는 한편 P챈널 MOS트랜지스터(P21)의 게이트단자가 절환회로(1)의 출력단(b)에 접속되고, P챈널 M0S트랜지스터(P22)의 게이트단자가 절환회로(1)의 출력단(d)에 접속되어 그 입출력단(ab)사이 및 입출력단(cd)사이가 단락된 절환회로(1)에 의해 OR게이트로 동작하게 되는 한편, 절환회로(1)의 입출력단(ab)사이 및 입출력단(cd)사이에 인버어터회로가 삽입된 절환회로(1)에 의해서는 NAND게이트로동작되도록 되어 있다.
또 제4도에 도시된 논리회로는 제1도에 도시된 논리회로에서 쇼트키트랜지스터(Q11,Q13)의 각 베이스단자가 병렬로 접속된 N챈널 MOS트랜지스터(N13,N14)를 통해 접속되어 있음에 대해, 직렬로 접속된 N챈널MOS트랜지스터(N21, N22)와 N챈널 MOS트랜지스터(N23, N24)가 쇼트키트랜지스터(Q11, Q13)의 각 베이스단자사이에 병렬로 접속되는 한편, N챈널 MOS트랜지스터(N21,N24)의 게이트단자가 절환회로(1)의 출력단(b)에 접속되고, N챈널 MOS트랜지스터(N22,N23)의 게이트단자가 절환회로(1)의 출력단(d)에 접속되어 절환회로(1)의 출력변화에 대한 쇼트키트랜지스터(Q13)의 스위칭동작이 동일하게 되도록 되어 있다.
따라서, 상기와 같이 구성된 제4도에 도시된 논리회로를 OR게이트 또는 NAND게이트로 동작시킬 경우에도 제1실시예와 마찬가지의 효과를 얻을 수 있게 됨과 더불어 절환회로(1)의 출력변화에 대한 논리회로의 응답특성도 동일하게 할 수 있게 된다.
제5도는 본 발명의 제4실시예에 관한 논리회로의 구성을 도시해 놓은 것으로, 이 논리회로는 제1도에 도시된 논리회로에 대해 입력부(I)를 1개의 인버어터회로(I3)로 구성하면서 절환회로(2)의 입출력단(ab)사이를 단락시키는 것에 의해 버퍼회로로써 동작하게 되는 한편, 절환회로(2)의 입출력단(ab)사이에 인버어터회로를 삽입함에 의해 인버어터회로로 동작되도록 한 것으로 출력신호의 스위칭동작은 제1도와 마찬가지로 동작되게 된다.
따라서, 상기와 같이 구성된 버퍼회로 또는 인버어터회로에 있어서도 제1도에 도시된 논리회로와 마찬가지의 효과를 얻을 수 있게 된다.
또 본 발명의 제1실시예 내지 제4실시예에 도시된 논리회로에서는 입력신호를 받게 되는 인버어터회로(I1,I2,I3)가 CMOS로 구성되어 있기 때문에 입력신호레벨이 CMOS 레벨로 되게 되지만, 상기 인버어터회로(I1,I2,I3)를 구성해 주는 P챈널 MOS트랜지스터의 임계전압을 통상 0.8V 정도보다 높게 해줌으로써 TTL레벨의 입력신호도 취급할 수 있게 된다.
이상 설명한 바와 같이 본 발명에 따른 논리회로에 의하면, 출력부를 구성해 주는 토템-폴형으로 접속된 각 바이폴러트랜지스터가 MOS트랜지스터를 갖춘 제어부에 의해 도통제어된과 더불어, 상기 바이폴러트랜지스터의 스위칭동작시 한쪽의 바이폴러트랜지스터의 베이스전하를 제어부를 구성해 주는 트랜지스터를 통해서 방출시켜 주도록 되어 있음에 따라 출력부의 관통전류가 저감되게 됨으로써 저소비전력과 고부하구동능력 및 고속성을 실현할 수 있게 된다.
또, 본 발명은 바이폴러트랜지스터를 이용해서 출력부를 구성해 주기 때문에 출력단자에서 발생되는 링깅현상을 충분히 완화시킬 수 있게 된다.

Claims (2)

  1. 입력단자에 공급되는 입력신호를 논리연산해서 소정의 논리출력을 얻을 수 있도록 된 논리회로에 있어서,제1전원단자(Vcc) 및 제2전원단자(접지)와, 상기 입력단자(A,B)에 공급되는 입력신호를 CMOS인버어터회로(I1,I2)로 반전시켜서 출력해 주는 입력부(I), 상기 제1전원단자(Vcc)와 상기 출력단자사이에 접속되는 제 1바이폴러트랜지스터(Q12)와, 상기 제 2전원단자(접지)와 출력단자사이에 접속되는 제 2 바아폴러트랜지스터(Q13)를 갖춘 출력부(Ⅲ) 및, 상기 출력부(III)의 출력신호를 로우레벨상태로부터 하이레벨상태로 변경시킬때 상기 제 2 바이폴러트랜지스터(Q13)의 베이스전하를 방출시켜 주는 바이폴러트랜지스터 (Q14)를 구배해서 상기 입력부(I)의 신호에 따라 상기 출력부(Ⅲ)의 각 바이폴러트랜지스터를 도통제어해 주는 제어부(II)를 구비하고 있는 것을 특징으로 하는 논리회로.
  2. 제1항에 있어서, 상기 제어부(II)는 상기 입력부(I)로부터의 신호에 따라서 도통되는 MOS트랜지스터(P14,P15,Pl8,Pl9,P21,P22)를 구비함과 더불어, 상기 제2바이폴러트랜지스터(Q13)의 베이스전하를 방출해주는 쇼트키트랜지스터(Q14)는 상기 제어부(II)의 MOS트랜지스터가 도통상태로 있을 때 도통상태로 되는것을 특징으로 하는 논리회로.
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