KR910001097B1 - 바이씨 모스 인버터 회로 - Google Patents

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Abstract

내용 없음.

Description

바이씨 모스 인버터 회로
제1도는 및 제2도는 종래의 회로도.
제3도는 이 발명에 따른 실시 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
N : N모스 P : P모스
Q : 바이폴라 트랜지스터 R : 저항
C : 콘덴서
이 발명은 인버터회로에 관한 것으로, 특히 바이폴라 트랜지스터의 출력에 따르는 전달특성을 향상시키면서 인버터의 출력전위를 확실하게 하기 위한 바이씨모스 인버터회로에 관한 것이다.
종래의 바이씨모스 인버터회로는 제1도에 도시한 바와 같이, N모스(N1-N3), P모스(P1), 바이폴라 트랜지스터(Q1,Q2)로 구성되어 있다. 여기서 상부의 선은 전원(VDD)라인이고 하부의 선은 접지(GND)라인이다. 따라서, 입력단(in)으로 하이레벨의 신호가 입력되면 N모스(N1,N2)가 턴온되므로 출력단(out)에는 로우레벨이 출력되고, 입력단(in)이 로우레벨로 천이되는 경우에는 P모스(P1)가 턴온되므로 출력단(out)은 하이레벨로 출력된다. 이때, 출력단(out)의 하이레벨 출력전위는 VDD-QVBE(트랜지스터(Q1)의 베이스-에미터간 전압)으로 되고 로우레벨 출력전위는 Q2VBE로 되므로 출력단(out)에 씨모스 인버터가 연결된다고 할 때, 그 인버터회로의 P모스의 문턱전압이 상기 하이레벨 출력전위(VDD-Q1BE)보다 낮거나, 그 인버터회로의 N모스의 문턱전압이 상기 로우레벨 출력전위(Q2VBE)보다 낮을 경우에는 씨모스 인버터에서 오동작이 발생된다.
한편 제2도는 종래의 타 실시예시도로 나타낸 것으로 이는 N, P모스(N4,P2), 저항(R1,R2) 및 바이폴라트랜지스터(Q3,Q4)로 구성되어 있다.
여기에서 바이폴라 트랜지스터(Q3)의 베이스 전하 방전시는 저항(R1,R2)과 N모스(N4)를 직렬로 통하여 이루어지는 반면에 바이폴라 트랜지스터(Q4)의 베이스전하는 방전시 저항(R2)만을 통하여 이루어지기 때문에 이 인버터회로에서 출력전위가 하이레벨 상태에서 로우레벨 상태로 천이될 때는 그의 역으로 천이될 때보다 바이폴라 트랜지스터(Q4)가 지연 동작하게 된다.
따라서 바이폴라 트랜지스터(Q4)의 기생용량(C2)에 의해 출력단(out)의 로우레벨 출력이 늦어지는 문제가 발생된다.
이 발명은 이와 같은 문제점을 해결하기 위한 것으로, 이 발명의 목적은 입력신호에 대한 출력신호의 응답속도가 증가되면서 인버터 회로의 확실히 로직전위가 얻어지는 바이씨모스 인버터회로를 제공하고자 하는 것이다.
이와 같은 목적을 달성시키기 위한 이 발명의 특징은 바이씨모스 트랜지스터를 통한 입력신호를 각각 일측바이폴라 트랜지스터의 베이스와 출력단으로 인가되게 연결구성하고, 상기 바이씨모스의 N모스의 소오스 출력이 타측 폴라 트랜지스터로 인가되게 연결 구성하여 확실한 출력전위와 신속한 전달특성을 얻고자 하는 것이다.
이하, 첨부도면에 따라 본 발명을 설명한다.
제3도는 이 발명에 따른 실시회로도를 나타내고 있는 것으로, 입력단(in)에는 게이트측이 연결된 제1P.N모스(P3)(N5)가 연결된다. 그리고 상기 제1P모스(P3)의 게이트측에는 공통으로 게이트측이 연결된 제2P모스(P4)가 접속되며, 상기 제1N모스(N5)의 게이트측에는 공통으로 게이트측이 연결된 제2N모스(P6)가 접속된다. 또한 상기 제1P모스(P3)의 드레인 측에는 바이폴라 트랜지스터(Q5)의 베이스측이 연결되고 상기 제2P모스(N6)의 소오소측은 저항(R3)을 통하여 바이폴라 트랜지스터(Q6)의 베이스측이 연결된다. 바이폴라 트랜지스터(Q5)의 에미터측과 바이폴라 트랜지스터(Q6)의 콜렉터측 사이에 출력단(out)을 인출시키며 상기 출력단은 제2모스(N6)의 드레인측과 연결되게 구성한다. 여기서 상부 선은 전원(VDD)의 라인이고 하부선은 접지(GND) 라인이다.
이와 같이 구성된 이 발명에서 제3도의 입력단(in)에 로우레벨이 인가되며 P모스(P3)에 의해 바이폴라 트랜지스터(Q5)가 온된다. 따라서 출력단(out)의 바이폴라 트랜지스터(Q5)에 의한 하이레벨의 전위는 VDD-Q5VBE로 나타나 기생용량(C3)에 충전이 된다. 이때, P모스(P4)도 온되므로 이에 의해서 출력단(out)의 전위는 VDD까지 올라가게 된다. 한편 입력단(in)이 하이레벨로 변하게 되면 N모스(N5,N6)가 동작한다. 따라서 바이폴라 트랜지스터(Q5)의 베이스 전하는 상기 N모스(N5)를 통하여 신속히 방전되고, 바이폴라 트랜지스터(Q6)의 기생용량(C3)에 의한 출력단(out)의 전하는 N모스(N6)를 통하여 바이폴라 트랜지스터(Q6)의 베이스에 걸리게 되므로, 출력단(out)의 전류 전하는 바이폴라 트랜지스터(Q6)를 통하여 신속히 방전되어 "0레벨"(접지레벨)이 된다. 따라서 입력단(in)이 L레벨의 신호가 공급될 때 바이폴라 트랜지스터(Q5)가 턴온되어 출력단(out)에 H레벨의 상태가 유지되며, 이때 전원(VDD)이 바이폴라 트랜지스터(Q5)를 통하여 공급되면서 P모스(P4)를 통하여 전원(VDD)을 공급하므로 출력단(out)은 보다 높은 H레벨의 신호가 전달할 수가 있으며, 이와 반대로 입력단(in)에 H레벨의 신호가 공급되는 경우에는 N모스(N6)에 의하여 출력단(out)이 L레벨의 상태가 유지되는 동시에 이때 N모스(N6)에 의하여 바이폴라 트랜지스터(Q6)도 턴온되므로 상기 트랜지스터(06)의 콜렉터측은 보다 낮은 L레벨 상태를 유지할 수 있게 된다.
이상에서 설명한 바와 같은 이 발명은 하이레벨 신호 입력시 바이폴라 트랜지스터 기생용량 캐패시터의 축적된 저하를 신속히 방전시킴으로써 빠른 전달특성을 가지게 되며, 또한 확실한 로직전위가 얻어지게 되는 효과가 나타난다.

Claims (1)

  1. 입력단(in)의 레벨상태에 따라 서로 역구동하는 제1PN(P3)(N5)과, 상기 제1모스(P3)(N5)의 게이트측에 각각 게이트측이 공통으로 접속되어 상기 제1P.N모스(P3)(N5)의 구동시 동일하게 구성되는 제2PN모스(P4)(N6)와, 상기 제1P모스(P3)의 드레인측에 트랜지스터(Q5)의 베이스측이 연결되고 상기 제2N모스(N6)의 소오스측에 베이스측이 연결된 바이폴라 트랜지스터(Q5)(Q6)와, 상기 제2P.N모스(P4)(N6)의 각 드레인측과 바이폴라 트랜지스터(Q5)(Q6)의 에미터측 콜렉터측을 공통으로 접속시킨 출력단(out)과, 로 구성된 바이씨모스 인버터회로.
KR1019870015198A 1987-12-29 1987-12-29 바이씨 모스 인버터 회로 KR910001097B1 (ko)

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