JPH01296814A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【目　次〕 産業上の利用分野 従来の技術　　　　　　　　（第６〜８図）発明が解決
しようとする課題 課題を解決するための手段 作用 実施例 （１）本発明の第１実施例　　（第１〜７図）（２）本
発明の第２実施例　　（第４図）（３）本発明の第３実
施例　　（第５図）発明の効果 〔概　要〕 半導体集積回路に関し、 簡単な構成でスイッッチングノイズおよび電力消費の低
減を図るとともに、ジッタを防止することのできる半導
体集積回路を提供することを目的とし、 ＭＩＳトランジスタによる入力部と、バイポーラトラン
ジスタによる電圧フォロワー出力部と、を有する半導体
集積回路において、上位ポテンシャル側のバイポーラト
ランジスタのベースに電荷引き抜き用のＰチャネルＭＩ
Ｓトランジスタを、下位ポテンシャル側のバイポーラト
ランジスタのベースに電荷引き抜き用のＮチャネルＭＩ
Ｓトランジスタをそれぞれ接続するとともに、前記電圧
フォロワー出力部の出力信号を反転するインバータを設
け、該インバータの出力信号を前記電荷引き抜き用の各
ＭＩＳトランジスタのゲートに供給して前記バイポーラ
トランジスタのベース電荷引き抜きを行うように構成す
る。

〔産業上の利用分野〕

本発明は、半導体集積回路に係り、詳しくは、ＬＳＩ内
部の反転ゲート回路として使われるＢｉ−ＭＩＳゲート
回路を構成する半導体集積回路に関する。

近時、電力消費とスイッッチング速度向上の観点からＢ
ｉ−ＣＭＯ３回路が用いられているが、これとは別にＳ
ｔより電子移動度が５倍程高く、半絶縁性ＧａＡｓ基板
を有するＧａＡｓを用いたＭＩｓ　　ＦＥＴあルイはＭ
ＯＳ　　ＦＥＴをＣＭＯＳの代わりに適用したいわゆる
Ｂ　ｉ　−Ｍ　Ｉ　Ｓ　（ＭｅｔａｌＩｎｓｕｌａｔｏ
ｒ　Ｓｅｍ１ｃｏｎｄｕｃｔｉｏｎ）回路も開発されて
いる。本発明では、このようなり１−Ｍｌ５回路および
上記Ｂｉ−ＣＭＯ３回路を含めた上位概念としてＢｉ−
ＭＩＳ回路という表現を用いる。したがって、本発明の
適用はＢｉ−ＣＭＯ３回路にも及ぶのは当然である。

Ｂｉ−ＭＩＳ回路は論理演算の基本であるゲート回路と
してＬＳＩ内部に広く用いられるが、この場合、特にス
イッッチング時における電力消費やノイズの発生を抑え
たり、定常時の電力消費を抑えることが重要である。

〔従来の技術〕

従来のこの種のＢｉ−ＭＩＳゲート回路としては、例え
ば第６図に示すような反転ゲート回路がある。同図にお
いて、１はＰチャネルＭＯ３トランジスタ（以下、ＰＭ
Ｏ３という）、２はＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳという）で入力部を構成し、３はプルアッ
プ用のバイポーラトランジスタ、４はプルダウン用のバ
イポーラトランジスタで、いわゆる電圧フォロワー出力
部を構成し、さらに５．６は抵抗である。

入力が”Ｌ”からＨ”に立ち上がるときはＰＭＯ３Ｉが
オフ、ＮＭＯＳ２がオンすることにより、バイポーラト
ランジスタ３がオフ、バイポーラトランジスタ４がオン
となって出力が“Ｌ”レベルになる。このとき、スイッ
ッチング時の電力消費をＰＭＯ３Ｉにより抑えつつ、バ
イポーラトランジスタ４による高速応答性を確保してい
る。

−方、バイポーラトランジスタ３．４０ベース・エミッ
タ間にインピーダンス素子として抵抗５．６を介挿する
ことにより、バイポーラトランジスタ３．４のスイッッ
チングトランジェントが終了した後もこのインピーダン
ス素子を介して出力が緩やかに電源電位十ＶまたはＧＮ
Ｄレベルにまで達するようにして、定常時の電力消費を
抑えるとともに、次段の素子（例えば、ＭＯＳ）を完全
にオフしている。

〔発明が解決しようとする課題〕

しかしながら、このような従来のＢｉ−ＭＩＳゲート回
路にあっては、インピーダンス素子である抵抗５．６を
通して流れる電流が同時にバイポーラトランジスタ３．
４のベース電流をシャント（短絡）するものであるため
、例えばこの比率（ベース電流に対する抵抗を流れる電
流の割合）を大にすると（抵抗値を小さくして抵抗に流
れる電流を大きくすると）、第７図に示すように信号の
立ち上がりが遅くなって全体としてスイッッチング速度
が低下する。

詳しくは、バイポーラトランジスタ３がオンするとき抵
抗５の値が小さいと、パイポーラトランジスタ３のスイ
ッッチングトランジェントが遅れることとなり、第７図
に示す■の傾きが緩やかになる。そして、バイポーラト
ランジスタ３がオンした後、＋Ｖ（例えば＋５Ｖ）から
７０分だけ低下した所まで出力信号のレベルが上昇する
と、もはやバイポーラトランジスタ３自身では＋Ｖまで
出力レベルを引き上げられなくなり、その後は抵抗５を
通して出力レベルが＋■までプルアップされる。したが
って、■で示す傾きを速いものとするためには抵抗５の
値が大きい方がよ（、一方＋Ｖ−Ｖ□から＋■へ達する
部分の傾きを速いものとするためには抵抗５の値が小さ
い方がよいといえる。

逆に、上記比率を小さくすると（抵抗値を大きくすると
）、■で示す傾きは急激になりＶａｔ低下部分までは速
く立上がるものの、その後は抵抗５の値が大きいから極
めて緩やかに＋Ｖまで引き上げられることとなり、結局
、定常状態になるのが遅れて必要以上に次段において電
力を消費する。

また、完全に定常状態に移行する前に次のスイッッチン
グ信号が入力されるような場合には、信号の振幅が＠ま
たは■で示すように変動することから、タイミングのブ
レ、いわゆるジッタの原因になるという問題点があった
。なお、信号が立下がるときも、上記と同様に抵抗値の
大小によりｖ１低下分を放電する部分の傾きが変わる。

一方、インピーダンス素子が定抵抗であるという特質を
是正するため、例えばＭＯＳトランジスタを用いた回路
もあり、第８図（ａ）のように示される。この回路では
、インピーダンス素子として抵抗に代えて８ＭＯ３トラ
ンジスタ（以下、８ＭＯ３という）７．８を使用し、逆
側のバイポーラトランジスタがオンするときのベースチ
ャージの引き抜きを行っている。

しかしながら、この回路にあっても、出力が“ＨＩＩレ
ベルに立上がる際、出力信号の波形は第８図（ｂ）に示
すようになり、ＮＭＯ３８はしきい値電圧Ｖい（０，８
Ｖ程度でｖ、Ｅに近い）を越えるまでオンしない為１．
バイポーラトランジスタ３のスイッッチングトランジェ
ントが完了する迄の間にバイポーラトランジスタ３およ
びバイポーラトランジスタ４が共にオンする時間が存在
し、いわゆるオン−オン電流が流れ無駄な電力消費が生
ずる。また、出力が“Ｌ”レベルにダウンする際はバイ
ポーラトランジスタ４がオンするが、その前後にＮＭＯ
３８がオン状態となっているから、バイポーラトランジ
スタ４がオンする際のベース電流がＮＭＯ３８に食われ
てしまいスイッッチングトランジェントの速度が低下す
るという欠点がある。

したがって、この回路においても改善の余地がある。

そこで本発明は、簡単な構成でスイッッチング速度の向
上および電力消費の低減を図るとともに、ジッタを防止
することのできる半導体集積回路を提供することを目的
としている。

〔課題を解決するための手段〕

本発明による半導体集積回路は上記目的達成のため、Ｍ
ＩＳトランジスタによる入力部と、バイポーラトランジ
スタによる電圧フォロワー出力部と、を有する半導体集
積回路において、上位ポテンシャル側のバイポーラトラ
ンジスタのベースに電荷引き抜き用のＰチャネルＭＩＳ
トランジスタを、下位ポテンシャル側のバイポーラトラ
ンジスタのベースに電荷引き抜き用のＮチャネルＭＩＳ
トランジスタをそれぞれ接続するとともに、前記電圧フ
ォロワー出力部の出力信号を反転するインバータを設け
、該インバータの出力信号を前記電荷引き抜き用の各Ｍ
ＩＳトランジスタのゲートに供給して前記バイポーラト
ランジスタのベースノードをスイッッチングするように
している。

〔作　用〕

本発明では、各バイポーラトランジスタのベースに電荷
引き抜き用のＭＩＳトランジスタがそれぞれ接続され、
これらＭＩＳＩ−ランジスタのゲートには電圧フォロワ
ー出力部の出力信号がインバータにより反転して供給さ
れる。そして、実際の作動ではバイポーラトランジスタ
がオンのときは前記ＭＩＳトランジスタのインピーダン
スが大、オフのときはインピーダンスが小となり、さら
にスイッッチングトランジェントが終了するとインピー
ダンスが小となり、インピーダンス素子として理想的と
なる。

したがって、簡単な構成でスイッッチング速度の向上お
よび電力消費の低減が図られ、シックも有効に防止され
る。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜３図は本発明に係る半導体集積回路の第１実施例
を示す図である。まず、構成を説明する。

第１図において、従来例と同一符号は同一または相当部
分を示す。

本実施例では、ＰＭＯ３ＩＩ、ＮＭＯ３１２およびイン
バータ１３が追加して構成される。すなわち、バイポー
ラトランジスタ３は上位ポテンシャル側のバイポーラト
ランジスタに相当し、バイポーラトランジスタ３のベー
スには電荷引き抜き用のＰＭＯ３ＩＩが接続される。ま
た、バイポーラトランジスタ４は下位ポテンシャル側の
バイポーラトランジスタに相当し、バイポーラトランジ
スタ４のベースにも同様に電荷引き抜き用のＮＭＯ３１
２が接続される。２ＭＯ３１１およびＮＭＯ３１２（７
）ゲートにはインバータ１３を介して出力信号を反転し
たものが供給されるようになっている。

次に、第２図に示すタイミングチャートを参照して作用
を説明する。なお、第２図ではバイポーラトランジスタ
３．４をそれぞれＢＰＴ３、ＢＰＴ４と略して表示する
。

べＨ”に１　　＜ると このときはバイポーラトランジスタ３がオンしようとす
るときであるが、それ以前はＰＭＯ３ＩＩがオフ、ＮＭ
Ｏ３１２がオンとなっている。したがって、特にＮＮＯ
３１２のオンによりバイポーラトランジスタ４は定常状
態に達し電流が殆ど流れない状ｎ（以下、定常オフと表
現する）を保持している。この状態で入力のレベルが立
下がると、ＰＭＯ３Ｉがオン、ＮＭＯ３２がオフとなる
。これらの動作タイミングに差があるのは“Ｈ”〜“′
Ｌ”レベルの中間点でスイッッチングするのではなく、
電源５ｖに対して０．８　Ｖ離れた付近にしきい値があ
るからである。これにより、バイポーラトランジスタ３
に電源＋■からベース電流が流れ込む。

このとき、ＰＭＯ３ＬＬがオフとなっているから理想的
なインピーダンス素子として働き、ＰＭＯ３１を通過す
る電流は全てバイポーラトランジスタ３のベースに流れ
、速いスイッッチングで後段の負荷のみに電流が供給さ
れる。一方、このときバイポーラトランジスタ４は定常
オフから直ちにオフに移行するから、結局双方のバイポ
ーラトランジスタ３．４が共にオンとなる期間が存在せ
ず、バイポーラトランジスタ４を通してのラッシュカレ
ントは流れない、したがって、ノイズやスイッッチング
パワーの小さい理想的なスイッッチングが行われる。そ
の結果、（り返し入力が変化する場合にも次のスイッッ
チングにまたがるようなこともなく、ジッタも有効に防
止される。

スイッッチングトランジェントが終了すると、インバー
タ１３を通して出力信号の変化が少しのデイレ−後反転
してＰＭＯ３ＩＩ、１２のゲートへ伝達され、ＰＭＯ３
ＩＩがオン、ＮＭＯ３１２がオフに転する。これにより
、出力信号の“Ｈ”レベルは電源＋ＶまでＰＭＯ３ＩＩ
の、インピーダンスで持ち上げられる。このインピーダ
ンスは抵抗等に比べて十分に小さく、素早くプルアップ
ルされる。したがって、全体のスイッッチング速度が向
上する。なお、ＰＭＯ３ＩＩがオ・ンするのはバイポー
ラトランジスタ３がオンにスイッッチングしてアクティ
ブに働（期間の完全に事後のタイミングであり、２ＭＯ
３１１のインピーダンスを十分に小さくしても悪影響を
与えることは全くない。したがって、２ＭＯ３１１のイ
ンピーダンスを低くできることになる。

以上のことから、バイポーラトランジスタ３がオンする
ときはベースに接続されたインピーダンス素子としての
ＰＭＯ３ＩＩのインピーダンスが大で、バイポーラトラ
ンジスタ３がオフのときはインピーダンスが小で、さら
にスイッッチングトランジェントが終了した後はインピ
ーダンスが小となるような理想的な状態が実現され、前
述した問題点が全て解決される。

くＩＩＬ”に１　　＜る このときは、バイポーラトランジスタ４がオンしようと
するときがあるが、それ以前はＰＭＯ３１１がオン、Ｎ
ＭＯＳ１２がオフとなっており、以後は前述の場合と全
く逆の動作でスイッッチングが行われる。

ここで、出力波形について従来例と本実施例のものを対
比して示すと、第３図のようになり、Ａ、Ｂで示す部分
についてスイッッチング速度の向上が顕著である。また
、上記効果を得るに際し、追加素子はＭＯＳトランジス
タを４個（インバータ１３はＭＯＳ）ランラスタ２個で
構成できる）だけであり、簡単な構成でよい。

第４図は本発明に係る半導体集積回路の第２実施例を示
す図であり、本実施例は２人力のＮＡＮＤ回路への適用
例である。第４図において、入力部は２つに分かれ、第
１の入力（ＩＮＩ）はＰＭＯ３２１およびＮＭＯＳ２２
に供給され、第２の入力（ＩＮ２）はＰＭｏＳ２３およ
びＮＭＯＳ２４に供給される。また、ＮＭＯＳ２２、Ｐ
ＭＯ３２４は直列に接続、配置される。その他は第１実
施例と同様であり、同一番号が付されている。本実施例
では入力が２つあって、出力にはＮＡＮＤ出力が得られ
るが、その動作は第１実施例と同様であり、同様の効果
を得ることができる。

第５図は本発明に係る半導体集積回路の第３実施例を示
す図であり、前記各実施例に対して電圧フォロワー出力
部の構成が異なる。すなわち、第５図において、本実施
例ではプルダウントランジスタとしてＰＮＰ型のバイポ
ーラトランジスタ３０が用いられ、バイポーラトランジ
スタ３との間でコンブリメンタリイ電圧フォロワーを構
成する。

一方、入力部ではＰＭＯ３３１およびＮＭＯＳ３２に入
力信号が供給され、バイポーラトランジスタ３およびバ
イポーラトランジスタ３０のベースにはそれぞれＰＭＯ
３３３およびＮＭＯＳ３４が接続される。

そして、ＰＭＯ３３３およびＮＭＯＳ３４の各ゲートに
はインバータ１３を介して出力信号が供給される。

したがって、本実施例では第１実施例に対してＰＭＯ３
３３の介挿位置が異なるものの、ＰＭＯ３３３およびＮ
ＭＯＳ３４は電荷引き抜き用のＭＯＳトランジスタとし
て作動し、また、バイポーラトランジスタ３０の電流の
向きが異なるが、第１実施例と同様の効果を得ることが
できるのは勿論である。

〔効　果〕

本発明によれば、バイポーラトランジスタの電荷引き抜
き用のインピーダンス素子を理想のものにすることがで
き、簡単な構成でスイッッチング速度の向上および電力
消費の低減を図るとともに、ジッタを防止することがで
きる。

【図面の簡単な説明】

第１〜３図は本発明に係る半導体集積回路の第１実施例
を示す図であり、 第１図はその回路図、 第２図はそのタイミングチャート、 第３図はその効果を説明するための波形図、第４図は本
発明に係る半導体集積回路の第２実施例を示す回路図、 第５図は本発明に係る半導体集積回路の第３実施例を示
す回路図、 第６図は従来の第１のＢｉ−ＭＩＳゲート回路を示す回
路図、 第７図は従来の問題点を説明するための波形図、第８図
は従来の第２図のＢｉ−ＭＩＳゲート回路を説明するた
めの図である。 １・・・・・・ＰＭＯ３゜ ２・・・・・・ＮＭＯＳ。 ３・・・・・・バイポーラトランジスタ（上位ポテンシ
ャル側のトランジスタ）、 ４．３０・・・・・・バイポーラトランジスタ（下位ポ
テンシャル側のトランジスタ）、 １１．２１．２３．３１．３３・・・・・・ＰＭＯ３゜
１２．２２．２４．３２．３４−・・−・Ｎ　Ｍ　ＯＳ
　。 １３・・・・・・インバータ。 才１演〕乞剥の回置ト圀 第１図 １：ＰＭＯｓ −ＮＭＯ５ ３：バイポーラトランジスタ（上位ボテンン中ル側のト
ランジスタ） ４：バイポーラトランジスタ（下位ボ テンシ中ル側のトランジスタ） １１：Ｐ　Ｍ　ＯＳ １泳ＭＯ３ ’ｔ＋Ｘ方乙枦おタイミン７を一ト 第２図 才１裏より４０力米は訝、明する燻形図第３図 ／、５ 才２爽）１利の回路Ｑ 第４図 冴３ＸＪ、例の回倒ト圀 第５図 才１ｏ夜、＃ＰＪ　（７）Ｉ萌各図 第６図

Claims (1)

1. 【特許請求の範囲】 ＭＩＳトランジスタによる入力部と、 バイポーラトランジスタによる電圧フォロワー出力部と
   、を有する半導体集積回路において、上位ポテンシャル
   側のバイポーラトランジスタのベースに電荷引き抜き用
   のＰチャネルＭＩＳトランジスタを、 下位ポテンシャル側のバイポーラトランジスタのベース
   に電荷引き抜き用のＮチャネルＭＩＳトランジスタをそ
   れぞれ接続するとともに、 前記電圧フォロワー出力部の出力信号を反転するインバ
   ータを設け、 該インバータの出力信号を前記電荷引き抜き用の各ＭＩ
   Ｓトランジスタのゲートに供給して前記バイポーラトラ
   ンジスタのスイッッチングを行うようにしたことを特徴
   とする半導体集積回路。