DE19832101C2

DE19832101C2 - Realisierung Ternärer Grundschaltungen in CMOS Technologie

Info

Publication number: DE19832101C2
Application number: DE1998132101
Authority: DE
Inventors: Josef Von Stackelberg
Original assignee: Individual
Current assignee: Individual
Priority date: 1998-07-17
Filing date: 1998-07-17
Publication date: 2000-08-17
Anticipated expiration: 2018-07-18
Also published as: DE19832101A1

Description

Erfindung

Die Erfindung besteht in der Schaffung von mehr als zwei stabilen Zuständen durch Einsatz von paarweise in Reihe geschalteten selbstleitenden C-MOS-Transistoren, um die zwischen den beiden Extremwerten liegenden Spannungszustände stabil auf den Ausgang zu legen.

Stand der Technik

Derzeit werden ausschließlich binäre Schaltungen in C-MOS- Technologie realisiert. Die Realisierung höherwertiger Schaltungen geschieht durch Einsatz gewichteter Stromquellen oder durch Einsatz von Widerstandsnetzwerken.

Ternäre Logikschaltungen mit MOS-Transistoren sind z. B. aus der US-PS 4 518 875 bekannt.

Bei entsprechender Dimensionierung der Transistoren sind höherwertige als ternäre Realisierungen mit einfachen Mitteln ohne weiteres möglich.

Der Erfindung liegt die Aufgabe zugrunde, eine möglichst einfache ternäre Grundschaltung mit MOS- Transistoren zu schaffen.

Die Aufgabe wird gelöst mit den Merkmalen des Patentanspruchs 1.

Ternäre Grundschaltungen Begriffserläuterungen

In der Vorstellung ternärer Grundschaltungen verwende ich einige Begriffe und Symbole, deren Bedeutungen ich vorher etwas erläutern wollte:
bit₂: kleinste Informationseinheit in der binären Technik,
bit₃: kleinste Informationseinheit in der ternären Technik,
AND, OR, NOT etc.:
Großgeschriebene Funktionen bzw. Operationen in Englisch sind solche der binären Technik,
UND, ODER, NICHT, SCHALTER etc.: Großgeschriebene Funktionen bzw. Operationen in Deutsch sind solche der ternären Technik,
Null₂, Eins: Elemente der binären Technik,
Minus, Null, Plus: Elemente der ternären Technik.

Fette kursive Großbuchstaben bezeichnen Zahlenmengen:
N: Menge der natürlichen Zahlen,
Z: Menge der ganzen Zahlen,
B: Zahlenmenge der binären Technik, bestehend aus den Elementen Null₂ und Eins; B = {Null₂, Eins},
T: Zahlenmenge der ternären Technik, bestehend aus den Elementen Minus, Null, Plus; T = {Minus, Null, Plus},
U_b: Betriebsspannung,
gnd: Masse, Bezugspotential,
U_t: Schwellspannung beim Anreicherungs-MOS-Transistor,
U_p: Abschnürspannung beim Verarmungs-MOS-Transistor.

Die Zuordnung der Elemente bezüglich der verschiedenen Zahlenmengen geschieht nach folgenden Regeln:

Einführung

Der gedankliche Umgang mit ternären Systemen in der digitalen Schaltungstechnik ist nicht neu. Ein wesentlicher Punkt, sich damit auseinanderzusetzen, sind die Vorteile eines höherwertigen als des binären Systems in der Digitaltechnik.

Ein Element des ternären Systems kann drei verschiedene Zustände annehmen. Zur Bewältigung großer Datenmengen z. B. im Bereich von Speichermedien oder bei der Nachrichtenübertragung verkleinert sich die notwendige Wortlänge zur Erreichung eines geforderten Symbolumfanges doch beträchtlich:

Vergleicht man das ternäre mit dem binären System, verringert sich die notwendige Wortlänge um folgenden Faktor:

k = n . (ln 2)/(ln 3) ≈ n . 0,63093 Gl. 1

mit k = Exponent von 3
und n = Exponent von 2.

Bei einer Breite von 16 bit₂ bei binären Zahlen benötigt man also "nur" 11 bit₃, um den gleichen Symbolumfang mit ternären Zahlen zu erzielen.

Beim Versuch, ein höherwertiges System technisch zu realisieren, haben allerdings die damit verbundenen Nachteile dieser Systeme in Verbindung mit dem Entwicklungsweg unserer heutigen Digitaltechnik auf der Grundlage des Binärsystems bislang den Umgang mit einem ternären System auf den Status eines theoretischen Exempels beschränkt.

Bedingt durch das Grundprinzip, von der Basis eines Zahlensystems mit nur einer Polarität auszugehen, ergeben sich schon bei den Grundschaltungen recht umfangreiche Gebilde, die zudem dem fundamentalen Vorzug der Digitaltechnik nach einem immer eindeutig diskreten Zustand nicht mehr gerecht werden, da die Zwischenzustände durch Teilung des maximalen Grundzustandes dargestellt werden können.

Ich gehe von einem Zahlensystem aus, das aus einem negativen und einem positiven Element und der Null besteht (Minus, Null, Plus). Ein wesentlicher Grund liegt darin, daß ich den Vorzug der Digitaltechnik, nämlich unter allen Umständen die Darstellung eines definierten diskreten Zustandes, nicht aufgeben möchte zugunsten einer pseudoanalogen Lösung, wenn ich ausgehend von einem Fußpotential in (n - 1) diskreten Schritten meine Zustände darstellen möchte. Man denke z. B. an Datenübertragung mit den damit verbundenen Spannungsabfällen auf einer Leitung oder ähnlichen Verlusten, die diese Schwellen mehr und mehr verwischen. Sicherer bleibt die Trennung der Zustände, wenn das Bezugspotential in der Mitte liegt und der zweite und dritte Zustand durch die Polarität eindeutig identifizierbar bleibt. Des weiteren ist die Verwandtschaft eines Zahlensystems mit positiven und negativen Elementen mit den bei uns gebräuchlichen mathematischen Zahlenmengen, die auch aus positiven und negativen Elementen bestehen, leichter ersichtlich. Mathematische Verknüpfungen sind mit weniger Aufwand realisierbar; die Subtraktion zweier Binärzahlen führt über die Addition mit dem sogenannten Zweierkomplement des Subtrahenden mit dem Minuenden.

Grundfunktionen und -verknüpfungen

Diesem Zahlensystem ordne ich eine Reihe von Verknüpfungen zu, wobei ich mich hierbei an der Zahlenalgebra sowie an der in der Rechnertechnik verwendeten Boolschen Algebra orientiere:

Eine NICHT Operation nach folgender Vorschrift Tabelle 1

NICHT (Plus) = Minus
NICHT (Minus) = Plus
NICHT (Null) = Null

Die NICHT Operation entspricht der Multiplikation mit (-1) in der Zahlenalgebra. Das Element "Null" wird hierbei nicht verändert.

NICHT A_t = (-1) . A_d Gl. 2

A_t ε T
A_d ε Z

Eine UND Verknüpfung mit folgender Verknüpfungstabelle

Tabelle 2

Der Zusammenhang ist leicht erkennbar, das Ergebnis der Verknüpfung entspricht den Eingangszuständen, wenn alle Eingänge den gleichen Zustand aufzuweisen haben und ungleich Null sind. Die Funktion läßt sich algebraisch folgendermaßen darstellen, wobei ich auf einen mathematischen Beweis des Zusammenhanges verzichte:

A_it ε T
A_id ε Z
DIV: ganzzahlige Division ohne Rest.

Betrachtet man die UND Verknüpfung jeweils bezüglich einer Polarität, so ist die Herkunft aus der Boolschen Algebra erkennbar. Diese Funktion ist ohne weiteres auch anwendbar, wenn man mit herkömmlichen binären Signalen arbeitet.

Eine ODER Verknüpfung mit folgender Verknüpfungstabelle

Tabelle 3

Der Ergebniszustand für den Fall, daß die beiden Eingänge jeweils gleich sind bzw. wenn einer der beiden Eingänge "Null" ist, ergibt sich durch Anlehnung an die Boolsche Algebra. Das Ergebnis für den Fall, daß beide Eingänge jeweils entgegengesetzte Extremwerte annehmen, erhalten wir durch Anwendung der Zahlenalgebra:

(-1) + (+1) = 0

Bei der Konstruktion einer Verknüpfung für drei Eingänge, die gleichwertig ODER verknüpft werden sollen, komme ich auf folgenden Zusammenhang:

n ε N
A_it ε T
A_id ε Z
SGN ist Signumfunktion.

Gemäß dieser Formel wird die Summe der Eingänge gewichtet und der Ausgang entsprechend gesetzt. Dieser Zusammenhang gilt übrigens ebenso für die Boolsche ODER Verknüpfung wie auch für das binäre ODER.

Eine SCHALTER Funktion mit folgender Verknüpfungstabelle

Tabelle 4

Die SCHALTER Funktion ist keine Funktion im mathematischen Sinn, sondern wird zur Nulldetektion benötigt. Sie entsteht aus der Tatsache, daß die "Null" nicht mehr ein gleichwertiger Zustand wie "Plus" oder "Minus" ist; der Zustand "Null" gilt als Ruhezustand und führt in den Funktionen NICHT, UND und ODER nicht zu einem anderen eindeutig identifizierbaren Zustand, während bei der SCHALTER Verknüpfung ausschließlich die "Null" am Ausgang einen Zustand zuläßt, der über UND oder ODER wieder eindeutig ausgewertet werden kann.

Bezüglich der Binärtechnologie stellt der SCHALTER einen Negierer dar, wenn man an den Signaleingang "signal" ein "Plus" legt und den Zustand des Steuereinganges "gate" über den Ausgang auswertet bei Gleichsetzung der Zustände "Plus" und "Eins".

Grundschaltungen

Die technische Umsetzung der ternären Grundfunktionen geschieht in der Anwendung modifizierter CMOS Technologie. Der wesentliche Unterschied zu den binären CMOS Schaltungen liegt in der Nullverbindung, die sicherstellt, daß bei Sperrung der beiden äußeren Kanäle der Nullpunkt eindeutig am Ausgang liegt.

Alle Transistoren werden nur im Schalterbetrieb verwendet, die Schwell- bzw. Abschnürspannungen so gewählt, daß keine Überschneidungen und undefinierten Zustände entstehen können.

NICHT Glied

Die Transistoren M1 und M2 sind als komplementäre MOS Transistoren vom Anreicherungstyp mit Schwellspannungen von -1,4 . U_b bzw. 1,4 . U_b ausgelegt, die Transistoren M3 und M4 sind Verarmungstypen mit Abschnürspannungen von 0,4 . U_b bzw. -0,4 . U_b mit V_cc = U_b und V_ee = -U_b. Legt man an den Eingang a eine Rampe, die von -U_b bis +U_b reicht, so erhält man am Ausgang y das entsprechend den Zuständen "Plus", "Null" und "Minus" zugehörige Signal. Wenn die Eingangsspannung im Bereich von -U_b liegt, sind M2 und M4 gesperrt, M1 schaltet durch und legt +U_b auf den Ausgang. Im Bereich von 0 V läßt der Eingang die beiden Transistoren M1 und M2 gesperrt, die Reihenschaltung aus M3 und M4 ist niederohmig und legt das Nullpotential auf den Ausgang. Liegt die Eingangsspannung im Bereich von +U_b, sind M1 und M3 gesperrt, M4 ist niederohmig und legt -U_b auf den Ausgang. Die Schaltschwellen der Transistoren sind so gewählt, daß der Übergang von einem Zustand zum anderen nahtlos geschieht.

NICHTUND Glied

Beim NICHTUND ist die Verwandtschaft mit dem binären NAND ersichtlich: die Reihenschaltung der beiden Transistoren M1 und M2 bzw. M3 und M4 lassen das Verknüpfungsergebnis der Eingangssignale auf den Ausgangspunkt erst zu, wenn beide Eingangssignale entweder den logischen Zustand "Minus" oder "Plus" aufweisen; die Parallelschaltung der Transistoren M5 und M7 bzw. M6 und M8 hält den Ausgangspunkt solange am definierten Massepunkt, bis beide Eingänge das gleiche Signal << "Null" führen. Die Schaltschwellen werden hier entsprechend wie vorhin beim NICHT eingestellt.

NICHTODER Glied

Beim NICHTODER sind die beiden Transistoren M1 und M2 bzw. M3 und M4, die die jeweilige Betriebsspannung in Abhängigkeit von den Eingangsspannungen an den Ausgangspunkt legen, parallel geschaltet, da bereits ein Eingangssignal den Ausgang setzen soll. Daher werden die Transistoren M5, M6, M7 und M8 seriell geschaltet, um die Leitung zum Nullpotential jederzeit hochohmig zu schalten, sobald ein Eingang ein Signal << "Null" führt. Die Schwell- und Abschnürspannungen der Transistoren ergeben sich wie beim NICHT: M1 und M2 mit U_t = -1,4 . U_b, M3 und M4 mit U_t = 1,4 . U_b, M5 und M7 mit U_p = -0,4 . U_b und M6 und M8 mit U_p = 0,4 . U_b. Um die von der Funktionstabelle gestellte Anforderung für den Fall zu erfüllen, daß ein Eingang "Plus" und der andere "Minus" ist, werden die beiden Eingänge mit zwei antiseriell geschalteten Zenerdioden mit einer Kniespannung von jeweils 0,4 . U_b verbunden. Die beiden Widerstände sollen die Eingänge hochohmig halten und ein unkontrolliertes Durchbrechen der Zenerdioden verhindern. Durch die spannungsbegrenzende Verbindung der beiden Eingänge wird verhindert, daß gleichzeitig M1 und M4 bzw. M2 und M3 durchgeschaltet sein können, wenn an den beiden Eingängen jeweils einmal "Plus" und einmal "Minus" anliegt.

Dreifach NICHTODER

Soll ein Mehrfach NICHTODER mit mehr als zwei Eingängen realisiert werden, so müssen alle Eingänge mit jeweils einer Zenerstrecke miteinander verbunden werden. Beim Dreifach NICHTODER ergibt dies bereits sechs Zenerdioden, beim Vierfach NICHTODER liegt man bei zwölf Zenerdioden. Außerdem wird an die Höhe der Spannung an den einzelnen Eingängen die Anforderung gestellt, daß sie möglichst gleich groß sind, da sonst eine Verzerrung der Funktionstabelle die Folge sein könnte.

Tabelle 5

Diese Tabelle erfüllt die Gleichung Gl. 4 für ODER Funktionen.

NICHTSCHALTER Funktion

Die NICHTSCHALTER Funktion dient der Nulldetektion, d. h. nur wenn am Eingang "gate" das Signal "Null" anliegt, wird das Signal am Eingang "signal" auf den Inverter M1 -M4 gelegt; der Eingang "signal" wird invertiert am Ausgang dargestellt. Zur Realisierung wird das Signal "gate" an die Gates der Transistoren M5 bis M8 gelegt und schaltet in Verbindung mit dem Signal "signal", das am Drain der Verarmungstransistoren M6 und M8 und am Source der Anreicherungstransistoren M5 und M7 liegt, die Gates der Transistoren M1 bis M4 entsprechend der Verknüpfungsvorschrift. Das Signal "signal" liegt an den Transistoren M7 und M8 an den Drains, weil bei "signal = Minus" am Transistor M8 bzw. "signal = Plus" am Transistor M7 ein rückwärts fließender Drainstrom das vollständige Sperren der Transistoren verhindern würde.

Die Schwell- und Abschnürspannungen der Invertertransistoren entsprechen denen des NICHT. Die Transistoren im Bereich des "gate" Eingang sind nach folgender Tabelle eingestellt:

Tabelle 6

Die beiden Widerstände R1 und R2 sind mit jeweils 50 MΩ belegt. Sie dienen dazu, die Ladungen aus den Gates der Invertertransistoren wieder abfließen zu lassen, wenn die jeweils vorgeschalteten Transistoren vom niederohmigen in den hochohmigen Zustand wechseln; bei hochfrequenten Realisierungen werden diese Widerstände in ihren Werten entsprechend herabgesetzt.

Claims

Ternäre Logikschaltung mit:
- - einem ersten MOS-Transistor (M1) vom Anreicherungstyp, der zwischen eine erste Betriebsspannung (VCC) und einen Ausgang der Logikschaltung geschaltet ist,
- - einem zweiten, zum ersten MOS-Transistor (M1) komplementären MOS-Transistor (M2) vom Anreicherungstyp, der zwischen den Ausgang der Logikschaltung und eine zweite Betriebsspannung (VEE) geschaltet ist, wobei die Steueranschlüsse von erstem und zweitem MOS-Transistor mit einem Eingang der Logikschaltung verbunden sind, und
- - einem dritten MOS-Transistor (M3) und einem zum dritten MOS- Transistor komplementären vierten MOS-Transistor (M4) jeweils vom Verarmungstyp, wobei die Reihenschaltung aus drittem und viertem MOS-Transistor zwischen ein Bezugspotential (GND) und den Ausgang der Logikschaltung geschaltet ist und das Bezugspotential (GND) zwischen den beiden Betriebsspannungen (VCC, VEE) liegt, und wobei die Steueranschlüsse des dritten und des vierten MOS-Transistors mit dem Eingang der Logikschaltung verbunden sind.