DE3840948C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltung zur Erzeugung eines an einem Ausgangsanschluß eines Ausgangs-Inverters anstehenden logischen Pegels, der eindeutig den an N Eingangsanschlüssen anstehenden Eingangspegeln zugeordnet ist, die an den Eingangsanschlüssen von N gleichartigen Eingangs-Invertern anstehen.

Derartige Schaltungen, die allgemein auch als Logikschaltungen bezeichnet werden, werden beispielsweise in Addierern, Multiplizierern etc. eingesetzt.

Eine Schaltung, von der bei der Formulierung des Oberbegriffs des Anspruchs 1 ausgegangen wird, ist aus Bild 2.11 des Lehrbuchs "Elemente der Schaltungsalgebra" von Ulrich Weyh, Oldenburg Verlag, bekannt. Bei dieser Schaltung sind die Ausgangsanschlüsse der Eingangs-Inverter mit den Eingangsanschlüssen eines UND-Glieds verbunden. Damit hat die bekannte Schaltung gemäß dem Oberbegriff des Anspruchs 1 den Nachteil, daß unterschiedliche Bausteine verwendet werden.

Weitere Schaltungen zur Erzeugung eines an einem Ausgangsanschluß anstehenden logischen Pegels sind beispielsweise aus "Weste/Eshraghian, Principles of CMOS-VLSI-Design, 1985, S. 314", bekannt.

Zur Realisierung derartiger Schaltungen sind die unterschiedlichsten Konzepte vorgeschlagen worden, von denen jedes bestimmte Nachteile beispielsweise hinsichtlich Geschwindigkeit, Herstellkosten und/oder Leistungsaufnahme aufweist:

Bei der gegenwärtig immer stärkeren Verbreitungen findenden CMOS-Technik werden logische Schaltungen, vor allem in Form von statisch verlustlosen komplementären Anordnungen realisiert. Ferner sind Schaltungen vorgeschlagen worden, die mit Transmission-Gates, in Pseudo-nMOS-Logik oder in dynamischer Technik arbeiten.

Jedes dieser Konzepte hat spezifische Nachteile:

So benötigen Logik-Schaltungen, die durch ihren komplementären Aufbau keine statische Verlustleistung haben, eine vergleichsweise große Chip-Fläche.

Dynamische Lösungen haben zwar den Vorteil der hohen Integrationsfähigkeit, jedoch ist ihre Störsicherheit wesentlich geringer als die anderer Lösungen.

Schaltungen mit Transmission-Gates weisen beispielsweise keine zusätzliche Treiberfähigkeit auf, während Schaltungen in Pseudo-nMOS-Logik eine hohe Verlustleistung haben.

Bipolare Schaltungen, deren Verwendung anstelle von MOS- Schaltungen ebenfalls vorgeschlagen worden ist, haben die Nachteile einer geringen Integrationsdichte und eines hohen Leistungsverbrauchs.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung zur Erzeugung eines an einem Ausgangsanschluß anstehenden logischen Pegels gemäß dem Oberbegriff des Anspruchs 1 derart weiterzubilden, daß sie bei hoher Integrationsdichte störsicher und schnell arbeitet, ohne daß Bausteine unterschiedlicher Charakteristik verwendet werden müßten.

Eine erfindungsgemäße Lösung dieser Aufgabe ist mit ihren Weiterbildungen in den Patentansprüchen angegeben.

Die Erfindung geht von dem Grundgedanken aus, daß die Ströme aller gesteuerten Stromquellen in einem gemeinsamen Knoten analog unter Berücksichtigung des "Vorzeichens" aufsummiert werden.

Zur Realisierung dieses Grundgedankens weist die Schaltung N gleichartige Eingangs-Inverter auf, von denen jeder aus zwei komplementären gesteuerten Stromquellen mit gleicher Steilheit besteht. An den Eingangsanschlüssen der Inverter ist jeweils einer der Eingangspegel angelegt. Die Ausgangsanschlüsse sämtlicher Inverter, d. h. sämtlicher Stromquellen, sind in einem Verbindungsknoten verbunden, der mit dem Eingangsanschluß des Ausgangs-Inverters verbunden ist, an dessen Ausgangsanschluß das den logischen Pegel angebende Signal ansteht.

Zur Zuordnung eines eindeutigen Ausgangspegels entsprechend der realisierten logischen Funktion sind die logischen Eingangspegel derart mit Gewichtsfaktoren g(i) (i=1 . . . m) gewichtet, daß für beliebige Kombinationen von logischen Eingangspegeln E(i) gilt:

wobei /E(i) die Negation des Pegels E(i) bedeutet.

Die erfindungsgemäße Schaltung arbeitet damit sehr schnell, da das logische Ausgangssignal bereits nach zwei Inverter-Laufzeiten zur Verfügung steht. Bei bekannten Logik-Schaltungen mit gleicher Funktion, wie sie beispielsweise in der US-PS 45 92 007 beschrieben sind, steht das Ausgangssignal im ungünstigsten Fall jedoch erst nach der Laufzeit von drei Invertern und drei Datenselektoren zur Verfügung.

Darüber hinaus erfordert die erfindungsgemäße Schaltung eine im Vergleich mit bekannten Schaltungen geringere Chip-Fläche, so daß ein kompakteres Layout möglich wird.

Ferner ist die Eingangsbelastung geringer; auch sind alle Eingangsanschlüsse gleichberechtigt und damit gleich schnell.

Der geringe statische Leistungsverbrauch, den die erfindungsgemäße Schaltung verursacht, ist dabei insbesondere bei sehr "schnellen Schaltungen" gegenüber dem dann auftretenden dynamischen Leistungsverbrauch zu vernachlässigen.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Im Anspruch 2 ist eine besonders einfache Realisierung der erfindungsgemäßen Schaltungen angegeben, bei der die komplementären Stromquellen aus einem pMOS- bzw. einem nMOS- Feldeffekttransistor bestehen, an deren Gate-Anschluß jeweils ein Eingangspegel anliegt, und deren Source- und Drain-Anschlüsse in Serie zwischen einer Versorgungsspannung und dem Bezugspotential geschaltet sind, und deren Verbindungspunkt mit dem Verbindungsknoten sämtlicher Inverter verbunden ist.

Diese Ausbildung hat nicht nur den Vorteil des einfachen Aufbaus aus wenigen Elementen, sondern auch den Vorteil, daß sich durch eine entsprechende Wahl der W/L-Verhältnisse (W: Kanalbreite, L: Kanallänge der einzelnen MOS-Transistoren) leicht sowohl die Gleichheit der "Steilheiten" der komplementären Stromquellen eines Inverters als auch die gegebenenfalls erforderliche Gewichtung der verschiedenen Eingangspegel erreichen lassen.

Insbesondere ist es gemäß Anspruch 3 bevorzugt, wenn das W/L-Verhältnis des pMOS-Transistors ca. um den Faktor 2 größer ist als das W/L-Verhältnis des nMOS-Transistors, da dann die Steilheiten der beiden Transistoren gleich sind.

Mit der erfindunggemäßen Schaltung lassen sich die verschiedensten Logikschaltungen realisieren. Insbesondere eignet sich die erfindungsgemäße Schaltung zur Bildung des Übertrags bei Addierern in schnellen Rechenwerken.

Beispiele für derartige Schaltungen sind in den Ansprüchen 4 und 5 gekennzeichnet. Ausdrücklich wird jedoch an dieser Stelle darauf hingewiesen, daß die Bildung des Übertrags zwar eine bevorzugte Anwendung der erfindungsgemäßen Schaltung ist, daß aber selbstverständlich die verschiedensten Logikfunktionen verwirklicht werden können.

Der weitere Inverter, dessen Aufgabe unter anderem die Regeneration des Pegels ist, kann gemäß Anspruch 6 gleich wie die Eingangs-Inverter aufgebaut sein. Ferner ist es auch möglich, den weiteren Inverter als anders dimensionierten CMOS-Inverter, als Pegeldetektor oder Leseverstärker oder als BICMOS-Inverter (Anspruch 7) aufzubauen.

Der Nachteil der bei der erfindungsgemäßen Schaltung vorhandenen Verlustleistung kann durch Hinzufügen eines einzigen Transistors pro Inverter als Schalter ausgeglichen werden: Gemäß Anspruch 8 ist zwischen den Source-Anschlüssen der nMOS-Transistoren aller Eingangsinverter und Bezugspotential ein zusätzlicher nMOS-Transistor als Schalter und/oder zwischen den Source-Anschlüssen der pMOS- Transistoren aller Eingangsinverter und Bezugspotential ein zusätzlicher pMOS-Transistor als Schalter eingesetzt. Hierdurch erhält man eine dynamische Logikschaltung "ohne statischen Leistungsverbrauch".

Durch die im Anspruch 9 gekennzeichnete Maßnahme, gemäß der sämtliche Inverter auf einem Substrat integriert sind, ist sichergestellt, daß die herstellungsbeeinflußten Parameter sämtlicher Bauteile der Inverter, wie beispielsweise Stromverstärkung (Steilheit) gleich sind.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben, in der zeigt

Fig. 1a ein Prinzipschaltbild der erfindungsgemäßen Schaltung,

Fig. 1b den Aufbau jedes Eingangsinverters,

Fig. 2a ein Ausführungsbeispiel für die in Fig. 1 dargestellte Schaltung,

Fig. 2b eine Modifikation des in Fig. 2a dargestellten Ausführungsbeispiels,

Fig. 2c ein Ersatzschaltbild des in Fig. 2a dargestellten Ausführungsbeispiels für bestimmte Eingangspegel,

Fig. 2d ein Diagramm zur Erläuterung der Funktionsweise,

Fig. 3 eine dem Ausführungsbeispiel gemäß Fig. 2 funktionell entsprechende Schaltung gemäß dem Stand der Technik und

Fig. 4 ein weiteres Ausführungsbeispiel für eine erfindungsgemäße Schaltung.

In den folgenden Figuren sind gleiche Teile immer mit denselben Bezugszeichen versehen, so daß gegebenenfalls auf eine neuerliche Beschreibung bereits beschriebener Teile verzichtet wird.

Fig. 1a zeigt ein Prinzipschaltbild der erfindungsgemäßen Schaltung zur Erzeugung eines an einem Ausgangsanschluß (OUT) anstehenden logischen Pegels, der eindeutig N Eingangspegeln E(i), die jeweils den logischen Zustand 0 oder 1 angeben, zugeordnet ist. Die erfindungsgemäße Schaltung weist N gleichartig aufgebaute (Eingangs-)Inverter INV(1) . . . INV(N) auf. An dem Eingangsanschluß jedes Inverters INV(i) liegt jeweils ein Pegel E(i) an. Die Ausgangsanschlüsse der Inverter INV(1) sind in einem Knoten (P) verbunden, der mit dem Eingangsanschluß eines gemeinsamen Ausgangsinvertgers INV(N+1) verbunden ist, dessen Ausgangsanschluß mit dem Ausgangsanschluß (OUT) der Schaltung verbunden ist.

Fig. 1b zeigt den Aufbau eines jeden der Eingangsinverter. Jeder Inverter besteht aus komplementären Schaltkreisen, die beispielsweise pMOS- und nMOS-Transistoren sein können, und die als durch den jeweiligen Eingangspegel E(i) gesteuerte Stromquellen arbeiten.

Die Dimensionierung ist so vorzunehmen, daß für die Sättigungsströme

I_{n sat} = I_{p sat} = I_{o *} g(i)

gilt.

Die Größen g(i) stellen Gewichtsfaktoren dar, und müssen ganzzahlig und positiv sein. E(i) bezeichnet den logischen Zustand (0 oder 1) des an dem jeweiligen Eingangsanschluß i anstehenden Pegels, /E(i) bedeutet die Negation des Pegels E(i).

Die in den Knoten P theoretisch hineinfließenden bzw. aus ihm herausfließenden Summenströme I_{p ges} und I_{n ges} sind dann gegeben durch:

I_{p ges} = I_{o *} Σ /E(i) _* g(i)

I_{n ges} = I_{o *} Σ E(i) _* g(i)

Das Potential im Knoten P läßt sich genau dann einem eindeutigen logischen Zustand zuordnen, wenn bei keiner der möglichen Eingangskombinationen die rechnerisch ermittelten Ströme I_{n ges} und I_{p ges} gleich sind. Die Gewichtsfaktoren müssen daher für ein gegebenes N so gewählt werden, daß für beliebige Eingangszustände gilt:

Durch die Kirchhoffsche Knotenregel wird aber die Gleichheit von zufließendem und abfließendem Strom in P erzwungen; dies hat bei realen, nicht-idealen Stromquellen zur Folge, daß sich der Arbeitspunkt und damit das Potential in Richtung des zuvor rechnerisch größeren Stromes verschiebt. Der Inverter am Ausgang hat die Aufgabe, neben der Inversion den Pegel zu regenerieren.

Fig. 2a zeigt ein konkretes Ausführungsbeispiel einer erfindungsgemäßen Schaltung, das den Übertrag bei einem 1- Bit-Volladdierer bildet. Hierzu sind 3 Eingangsinverter INV(1) bis INV(3) vorgesehen, an deren Eingangsanschlüssen die Pegel A, B und C anstehen. Jeder der Eingangsinverter besteht aus einem pMOS-Transistor (Isolierschicht-Feldeffekt- Transistor M1 . . . M3) und einem nMOS-Transistor (Isolierschicht- Feldeffekt-Transistor M4 . . . M6), an deren Steueranschluß jeweils der entsprechende Eingangspegel anliegt, und deren Source- und Drain-Anschlüssen in Serie zwischen einer Versorgungsspannung V_cc und dem Bezugspotential geschaltet sind. Die Verbindungspunkte der Transistoren Mi sind mit dem Verbindungsknoten P sämtlicher Inverter INV(i) (i=1..3) verbunden.

Bei dem in Fig. 2a gezeigten Ausführungsbeispiel ist der Ausgangsinverter INV(4) gleich wie die Eingangsinverter INV(1..3) aufgebaut und weist ebenfalls zwei in Serie zwischen die Versorgungsspannung V_cc und das Bezugspotential geschaltete komplementäre pMOS- bzw. nMOS-Transistoren M7 und M8 auf, deren Verbindungspunkt mit dem Ausgangsanschluß C_out verbunden ist.

Die pMOS- und nMOS-Transistoren sind so ausgebildet, daß ihre Steilheitskonstanten, d. h. ihre Stromverstärkung gleich ist. Hierzu ist das W/L-Verhältnis (W: Kanalbreite, L: Kanallänge) der pMOS-Transistoren ca. um den Faktor 2 größer als das W/L-Verhältnis der NMOS-Transistoren.

Fig. 2b zeigt eine Modifikation des in Fig. 2a gezeigten Ausführungsbeispiels, die ebenfalls den Übertrag bei 1- Bit-Volladdierer bildet. Im Gegensatz zu der in Fig. 2a dargestellten Schaltung ist jedoch der Ausgangsinverter INV(4) nicht gleichartig wie die Eingangsinverter INV(1) bis INV(3) aufgebaut, sondern ist ein sog. BICMOS-Inverter, der zusätzlich zu den "Eingangstransistoren" M7 und M8 zwei Feldeffekttransistoren M9 und M10 sowie zwei weitere Transistoren Q1 und Q2 aufweist. Hinsichtlich des genauen Aufbaus des an sich bekannten BICMOS-Inverters wird auf Fig. 2b verwiesen.

Im folgenden soll die Funktionsweise der in Fig. 2a und 2b dargestellten Schaltungen unter Bezugnahme auf Fig. 2c näher erläutert werden.

Dabei wird zur Realisierung der Übertrags-Bildung bei 1- Bit-Volladdierern von folgender Überlegung ausgegangen:

Alle Eingangskombinationen der logischen Zustände lassen sich in zwei Gruppen aufteilen:

• a) An sämtlichen drei Eingangsanschlüssen liegen Signale mit dem gleichen logischen Pegel an. Dabei entspricht im folgenden der logische Pegel 1 (H-Pegel) einer Spannung von 5 V und der logische Pegel 0 (L-Pegel) 0 V.
  In diesem Falle wirken die drei Eingangsinvertger gleichsinnig, da parallel geschaltet; C_out hat den gleichen logischen Pegel, wie er an den Eingangsanschlüssen anliegt.
• b) An den drei Eingngsanschlüssen liegen unterschiedliche Pegel an; im folgenden soll exemplarisch angenommen werden, daß die Pegel A und B gleich 1, C gleich 0 sind.

Fig. 2c zeigt ein Ersatzschaltbild, der in den Fig. 2a dargestellten Eingangsinverter für den Fall, daß der Eingangspegel A und B den logischen Zustand 1 und der Eingangpegel C den logischen Zustand 0 hat, und die dann abgeschalteten Transistoren "entfernt worden sind".

Der Sättigungsstrom des pMOS-Transistors M3 teilt sich je zur Hälfte auf die nMOS-Transistoren M4 und M5 auf, die dadurch vom Sättigungsbereich in den linearen Bereich übergehen, so daß sich im Punkt P ein Potential von ca. 0,8 V-1 V einstellt. Dies ist in Fig. 2d erläutert, die IDS/VDS-Kennlinien für pMOS- und nMOS-Transistoren zeigt.

Da dieser Wert deutlich unterhalb der Umschaltschwelle von 2,5 V des Ausgangsinverters INV(4) liegt, steht am Ausgangsanschluß C_out der invertierte und volle CMOS-Pegel von 5 V an.

Für alle anderen Kombinationen gilt aus Symmetriegründen entsprechendes.

Das in Fig. 2 dargestellte Ausführungsbeispiel einer erfindungsgemäßen Schaltung realisiert damit die folgende logische Funktion

C_out = AB+AC+BC

C_out ist logisch 1 genau dann, wenn mindestens zwei der Eingangsvariablen logisch 1 sind; in den anderen Fällen ist der Ausgangspegel C_out 0. Diese Funktion ist identisch mit der Vorschrift für die Übertragsbildung bei 1-Bit- Volladdierern.

Bei den in Fig. 2 gezeigten Ausführungsbeispielen sind die W/L-Verhältnisse sind so dimensioniert, daß gilt:

I_{P sat} = I_{n sat}

Hierbei ist W die Kanalbreite und L die Kanallänge des jeweiligen Transistors.

Beispiele für Dimensionierungen sind:

pMOS: W/L = 30/3;  nMOS: W/L = 15/3
oder
L = 3 µm, W = 6 µm (nMOS), W = 3 µm (nMOS)

Für die Funktionssicherheit der Schaltung von wesentlicher Bedeutung ist zum einen die Existenz eines gleichartig aufgebauten Ausgangs-Inverters bzw. eines gleichartig aufgebauten komplementären Transistor-Paares am Eingang des BICMOS-Inverters. Zum anderen ist die gemeinsame Integration aller Bauelemente auf dem gleichen Chip in enger Nachbarschaft und ähnlicher Geometrie von großer Bedeutung. Dies gewährleistet, daß die Schaltung genügend stabil gegenüber technologisch bedingten Parameterschwankungen ist.

Fig. 3 zeigt zum Vergleich eine Schaltung zur Bildung des Übertrags bei 1-Bit-Volladdierern gemäß dem Stand der Technik, wie er beispielsweise in "Weste/Eshraghian, Principles of CMOS-VLSI-Design, 1985, S. 314", beschrieben ist. Fig. 3 ist zu entnehmen, daß bekannte Schaltungen wesentlich mehr Bauelemente, nämlich 12 MOS-Transistoren M1 . . . M12 und damit vier mehr als die erfindungsgemäße Schaltung erfordern. Dies bedingt, daß die bekannte Schaltung mehr Chip-Fläche erfordert und eine größere Leistungsaufnahme hat.

Fig. 4 zeigt als weiteres Ausführungsbeispiel für eine erfindungsgemäße Schaltung eine Schaltung, die den Übertrag bei einem 2-Bit-Addierer bildet. Diese Schaltung weist insgesamt fünf Eingangs-Inverter auf, von denen zwei den Gewichtsfaktor g=2 und drei den Gewichtsfaktor g=1 haben. Damit kann wiederum jedem Eingangszustand eindeutig ein Ausgangspegel zugeordnet werden. Wie bei den in Fig. 2 gezeigten Schaltungen sind alle Eingangs-Inverter in einem Knoten P verbunden, der wiederum mit dem Eingangsanschluß eines Ausgangsinverters verbunden ist, an dessen Ausgangsanschluß der logische Pegel ansteht. Im übrigen entspricht der Aufbau dem der Schaltungen gemäß Fig. 2, so daß auf eine detaillierte Beschreibung verzichtet und statt dessen auf die Zeichnung verwiesen werden kann.

Vorstehend ist die Erfindung anhand von Ausführungsbeispielen ohne Beschränkung des allgemeinen Erfindungsgedankens beschrieben worden, innerhalb dessen selbstverständlich die verschiedensten Modifikationen möglich sind:

Beispielsweise können anstelle der Übertragsbildung andere logische Funktionen realisiert werden.

Claims (9)

1. Schaltung zur Erzeugung eines an einem Ausgangsanschluß eines Ausgangs-Inverters anstehenden logischen Pegels, der eindeutig den an N Eingangsanschlüssen anstehenden Eingangspegeln zugeordnet ist, die an den Eingangsanschlüssen von N gleichartigen Eingangs-Invertern (INV(1) . . . INV(N)) anstehen, dadurch gekennzeichnet, daß jeder Eingangs-Inverter (INV(1) . . . INV(N)) aus zwei komplementären gesteuerten Stromquellen mit gleicher Steilheit besteht, an deren Eingangsanschlüssen jeweils einer der logischen Eingangspegel (E(i), i=1, . . ., N) ansteht, und deren Ausgangsanschlüsse mit den Ausgangsanschlüssen der anderen Stromquellen in einem Verbindungsknoten (P) verbunden sind, der direkt mit dem Eingangsanschluß des Ausgangs-Inverters (INV(N+1)) verbunden ist, an dessen Ausgangsanschluß (C_out) das den logischen Pegel angebende Signal ansteht, und daß zur Zuordnung eines eindeutigen Ausgangspegels entsprechend der realisierten logischen Funktion die logischen Eingangspegel derart mit Gewichtsfaktoren g(i) (i=1 . . . m) gewichtet sind, daß für beliebige Kombinationen von logischen Eingangspegeln E(i) gilt: wobei /E(i) die Negation des Pegels E(i) bedeutet.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die komplementären Stromquellen aus einem pMOS- bzw. einem nMOS-Feldeffekttransistor (Mi, i=1, . . .) bestehen, an deren Gate-Anschluß jeweils ein Eingangspegel anliegt, und deren Source- und Drain-Anschlüsse in Serie zwischen einer Versorgungsspannung und dem Bezugspotential geschaltet sind, und deren Verbindungspunkt mit dem Verbindungsknoten sämtlicher Inverter verbunden ist.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß das W/L-Verhältnis des pMOS- Transistors ca. um den Faktor 2 größer ist als das W/L- Verhältnis des nMOS-Transistors.

4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß bei einer Schaltung zur Erzeugung des Übertrags bei 1-Bit-Volladdierern N=3 und die Gewichtsfaktoren g_i gleich sind.

5. Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß bei einer Schaltung zur Erzeugung des Übertrags bei 2-Bit-Addierern N=5 und die Gewichtsfaktoren von zwei Invertern doppelt so groß wie die der anderen Inverter sind.

6. Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Eingangs-Inverter und der weitere Inverter gleich aufgebaut sind.

7. Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der weitere Inverter ein BICMOS-Inverter ist.

8. Schaltung nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß zwischen den Source-Anschlüssen der nMOS-Transistoren aller Einkgangsinverter und Bezugspotential ein zusätzlicher nMOS-Transistor als Schalter und/oder zwischen den Source-Anschlüssen der pMOS- Transistoren aller Eingangsinverter und Bezugspotential ein zusätzlicher pMOS-Transistor als Schalter eingesetzt ist.

9. Schaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß sämtliche Inverter auf einem Substrat integriert sind.