DE2803811A1

DE2803811A1 - Schaltung zur anpassung von logik-systemen

Info

Publication number: DE2803811A1
Application number: DE19782803811
Authority: DE
Inventors: Joel Serge Colardelle; Pierre Girard
Original assignee: Deutsche ITT Industries GmbH
Current assignee: TDK Micronas GmbH
Priority date: 1977-02-04
Filing date: 1978-01-28
Publication date: 1978-08-17
Also published as: FR2379945A1; FR2379945B1

Description

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Schaltung zur Anpassung von Logik-Systemen

Die Priorität der Anmeldung'Nr. 7703 140 vom 04. Februar 1977 in Frankreich wird beansprucht.

Die Erfindung betrifft eine Schaltung zur Anpassung eines Informationssignals an unterschiedliche Logik-Systeme, sie betrifft insbesondere die Steuerung von TTL-Schaltungen durch von MOS-Schaltungen stammende Signale.

Derartige Schaltungen zur gegenseitigen Anpassung von MOS- und TTL-Schaltungen können zur PegelverSchiebung mittels einer Vielzahl von integrierten oder diskreten Schaltungen realisiert werden. Gewisse MOS-Schaltungen sind mit TTL-Schaltungen ausgangskompatibel, wenn sie mit der gleichen Spannung wie die TTL-Schaltungen gespeist werden. Im allgemeinen jedoch ist die Speisespannung der MOS-Schaltungen höher als die der TTL-Schaltungen, und die Verwendung

einer zusätzlichen Spannungsquelle ergibt Probleme, insbesondere wenn die MOS-Schaltung eine integrierte Schaltung ist.

Aufgabe der Erfindung ist deshalb die Schaffung einer Ausgangsschaltung die nicht nur eine Steuerung der TTL-Schaltung durch Signale ermöglicht, die von in MOS-Technik realisierten Schaltungen erzeugt werden, sondern auch die oben erwähnten Probleme beseitigt. Die Aufgabe wird durch die im Anspruch 1 angegebene Erfindung gelöst.

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Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet und werden im folgenden anhand der Figuren der Zeichnung zusammen mit der Erfindung näher beschrieben.

Fig. 1 zeigt das Schaltbild eines herkömmlichen CMOS-Inverters,

Fig. 2 zeigt das Schaltbild einer Anpassungsschaltung nach der Erfindung und

Fig. 3 zeigt das Schaltbild einer besonders bevorzugten Ausbildungsform der Anpassungsschaltung nach der Erfindung.

Der CMOS-Inverter nach Fig. 1 stellt die Grundschaltung der CMOS-Schaltungstechnik dar. Er besteht aus einem p-Kanal-MOS-Transistor T1 und einem n-Kanal-MOS-Transistor T2, die zwischen dem Schaltungsnullpunkt und der positiven Speisespannung VDD in Reihe geschaltet sind und derer Gates am Eingang E liegen. Ist die Spannung am Eingang E gleich null, so entspricht die Gate-Source-Spannung des p-Kanal-MOS-Transistors T1 der Speisespannung VDD. In diesem Falle ist die Spannung am Ausgang S annähernd gleich der Versorgungsspannung VDD. Ist die Spannung am Eingang E gjeich VDD, so erhält man das umgekehrte Ergebnis: der p-Kanal-MOS-Transistor T1 ist gesperrt, während der n-Kanal-MOS-Transistor T2 leitet und somit die Spannung am Ausgang S auf einem Wert nahe null liegt. Damit kann die Spannung am Ausgang S zwei Werte annehmen, die in Abhängigkeit von der logischen Information am Eingang E jeweils nahe bei null oder nahe bei VDD liegen können.

In den meisten Anwendungsfällen liegt die Speisespannung in der Größenordnung von 10 Volt, so daß der Ausgangspegel mit

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dem Eingangspegel von TTL-Schaltungen nicht kompatibel ist. Die TTL-Schaltungspegel liegen nämlich bei 0 und 5 für die logischen Zustände Null und Eins. Die Erfindung schlägt jedoch eine in CMOS-Technik realisierte Anwendung vor, die, obwohl sie mit einer höheren Spannung als 5 Volt gespeist wird, den höheren Ausgangspegel auf einen Wert begrenzt, der mit dem Eingangspegel der TTL-Schaltungen kompatibel ist.

Die Schaltung nach Fig. 2 enthält wieder den Inverter aus den komplementären MOS-Transistoren T1, T2, jedoch sind diese nun in Reihe mit dem n-Kanal-MOS-Transistor T3 geschaltet. Dessen Gate liegt auf einem festen Spannungswert (Potential des Verbindungspunktes A), der durch den aus den Widerständen R4, R5 gebildeten Spannungsteiler bestimmt wird. Die Werte der Widerstände R4, R5 sind so gewählt, daß der Spannungswert am Verbxndungspunkt A mindestens um den Wert der Schwellspannung des Transistors T3 höher ist als der höhere Spannungspegel der TTL-Schaltungen. Befindet sich der Eingang E in diesem FaIj im Zustand Null, so ist der Transistor T2 gesperrt und der Transistor T1 leitet. Der Transistor T3 leitet, wenn die Poten-· tialdifferenz zwischen Gate und Source, also zwischen dem Punkt A und dem Ausgang S, größer ist als die Schwellspannung VT des Transistors T3. Der Ausgang S kann in diesem Fall an den Eingang eines TTL-Gatters angeschlossen werden, wie es in Fig. 2 gezeigt ist. Die Spannung am Ausgang S kann in keinem Fall die Spannung VS= VA-VT übersteigen, da für eine höhere Spannung der Transistor T3 gesperrt ist. Befindet sich der Eingang E der Anordnung nach Fig. 2 im logischen Zustand Eins, so ist der Transistor T1 gesperrt und die Transistoren T2, T3 sind leitend, wodurch nun am Ausgang S ebenfalls der niedrige logische Pegel Null erzeugt wird.

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Es ist anzumerken, daß die Schwellspannung VT eines MOS-Transistors von der Potentialdifferenz zwischen Source und Substrat abhängt. Bei einem p-Kanal-Transistor gilt für die Schwellspannung folgende Gleichung: VT=VTO-KB/"(VBS+T) ¹^²-Y¹^²JJ darin ist KB eine Funktion der Konzentration der Ladungsträger im Substrat, VBS die Potentialdifferenz zwischen Source und Substrat,ψ das Oberflächenpotential und VTO die Schwellspannung für VBS=O. Die Schwellspannung ist also am bestendem Wert VBS=O festgelegt, d.h. wenn Source und Substrat miteinander verbunden sind. Aus diesem Grunde wird das Substrat des n-Kanal-MOS-Transistors T3 an das Source-Potential anstatt wie üblich an das negativste Potential der Schaltung gelegt.

In Fig. 2 ist der Spannungswert am Verbindungspunkt A durch den Spannungsteiler R4, R5 festgelegt. Diese Widerstände können MOS-Widerstände sein, eine solche Lösung würde jedoch einen ständigen Leistungsverbrauch bedeuten. Die Schaltung nach Fig. vermeidet diesen Nachteil. Der Transistor T3 wird nur wirksam, wenn der Ausgang S sich im Zustand Eins befindet, d.h., der Eingang E sich im Zustand Null befindet. Ferner wird nach der bevorzugten Ausführungsform der Erfindung der Spannungswert am Verbxndungspunkt A durch zwei in Reihe geschaltete komplementäre MOS-Transistoren bestimmt. Schließlich liegt der p-Kanal-MOS-Transistor T4 zwischen dem Verbxndungspunkt A und der Speisespannung VDD und befindet sich somit ständig im leitendem Zustand, da sein Gate am Schaltungsnullpunkt angeschlossen ist. Der n-Kanal-MOS-Transistor T5 liegt zwischen dem Schaltungsnullpunkt und dem Verbindungspunkt A, sein Gate ist über den Inverter I mit dem Eingang E verbunden. Somit ist der Transistor T5 leitend, wenn der Eingang E sich im logischen Zustand Null befindet.

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Der Inverter I kann in üblicher Weise aus zwei komplementären MOS-Transistoren bestehen. Es läßt sich zeigen, daß der Widerstand eines MOS-Transistors eine Funktion der geometrischen Abmessungen des Kanals und der Spannung zwischen Source und Gate ist. Dieser Widerstand folgt angenähert der Gleichung

R= */ ^{darin sind K} eine von der Herstellungstechnik abhängige Konstante, W die Breite und L Länge des
Kanals. Der Spannungswert am Verbindungspunkt A kann deshalb durch entsprechende Dimensionierung der Transistoren T4, T5 festgelegt werden. Die Erfindung kann auch bei Steuerschaltungen vom η-Kanal- oder p-Kanal-MOS-Typ angewendet werden.

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Claims

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DEUTSCHE ITT INDUSTRIES GESELLSCHAFT MIT BESCHRÄNKTER HAFTUNG

FREIBURG I.BR.

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Patentansprüche

Π .) Schaltung zur Anpassung von Logiksystemen, bei der ein von einem ersten Logiksystem an ihren Eingang gelangendes Informationssignal an ein an ihrem Ausgang angeschlossenes zweites Logiksystem angepasst wird, wobei das erste Logiksystem zwischen einem ersten Spannungspegel und einem gegenüber diesem höheren Spannungspegel und das zweite Logiksystem zwischen dem ersten Spannungspegel und einem gegenüber dem zweiten Spannungspegel niedrigeren dritten Spannungspegel arbeitet, gekennzeichnet durch die folgenden zwischen dem ersten und zweiten Spannungspegel in Reihe liegenden Schaltungselemente:

ein elektrischer Schalte^ dessen Steuerelektrode am Eingang angeschlossen* ist und der zwischen dem ersten Spannungspegel und dem Ausgang liegt,

nr.ai/bk «09833/0772

26. Januar 1970 - 2 -

ORIGINAL INSPECTED

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ein Schwellspannungselement, dessen Steuerelektrode auf einem festen, zwischen dem ersten und zweiten Spannungspegel liegenden Spannungswert liegt und das sich solange in leitendem Zustand befindet, wie die Spannung am Ausgang niedriger ist als der um den Schwellspannungswert verminderte feste Spannungswert,

ein Lastelement, das zwischen dem Schwellspannungselement und dem zweiten Spannungspegel liegt und das mindestens dann leitend ist, wenn der elektrische Schalter nicht leitend ist.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der um den Schwellspannungswert verminderte feste Spannungswert gleich dem dritten Spannungspegel ist.
3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der elektrische Schalter und das Lastelement zwei komplementäre Transistoren (T1,T2) sind, deren Gates am Eingang (E) angeschlossen sind, und daß das Schwellspannungselement ein n-Kanal-MOS-Transistor (T3) ist.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß der feste Spannungswert am Verbindungspunkt (A) zweier MOS-Widerstände (R4,R5) abgegriffen wird, die zwischen dem ersten und zweiten Spannungspegel in Reihe geschaltet sind.

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5. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß der feste Spannungswert am Verbindungspunkt (A) zweier in Reihe geschalteter komplementärer MOS-Transistoren (T4,T5) abgegriffen wird, von denen der zwischen dem Verbindungspunkt (A) und dem zweiten Spannungspegel liegende MOS-Transistor(T5) ein dauernd leitender p-Kanal-MOS-Transistor ist und der zwischen dem Verbindungspunkt (A) und dem ersten Spannungspegel liegende MOS-Transistor (T4) ein n-Kanal-MOS-Transistor ist, dessen Gate über einen Inverter (I)am Eingang (E) liegt..
6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß der Inverter (I) ein CMOS-Inverter ist.

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