DE2139170A1

DE2139170A1 - Binares Addier und Subtrahierwerk

Info

Publication number: DE2139170A1
Application number: DE19712139170
Authority: DE
Inventors: Yasoji Kawasaki Suzuki (Japan)
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1970-07-31
Filing date: 1971-07-30
Publication date: 1972-02-03
Also published as: JPS5013068B1; FR2099407A5; CA942891A; NL7110634A; US3766371A; GB1364281A; NL177943B; DE2139170C3; DE2139170B2; NL177943C

Description

EIKENBERG & BRÜMMERSTEDT -.-_n

PATENTANWÄLTE IN HANNOVER 2 1 3 Q I / VJ

TOKYO SHIBAURA ELECTRIC CO., LTD. 2J55A5

Binäres Addier- und Subtrahierwerk

Es ist bekannt, ein binäres Addier- und Subtrahierwerk,· welches z.B. in der Form eines elektronischen Tischrechners aufgebaut ist, als integrierte Schaltung mit sogenannten IGFET-Transistoren (insulated gate field effect transistor) herzustellen. Dieser IGFET-Feldeffekttransistor wird auch als Metalloxid-Feldeffekttransistor (MOSFET) bezeichnet. In der vorliegenden Beschreibung wird er zur Vereinfachung allgemein als Feldeffekttransistor (FET) bezeichnet. Ein binäres Addier- und Subtrahierwerk mit bekannten Feldeffekttransistoren erfordert eine große Anzahl derartiger FETs. Bei der Herstellung eines solchen binären Addier- und Subtrahierwerkes als integrierte Schaltung bereiten die Anordnung sowie

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ORIGINAL INSPECTED

die Verbindungen zwischen den einzelnen FETs und die Verbindungen zwischen den FETs und den außen angeschlossenen Schaltungen beträchtliche Schwierigkeiten, wodurch die Schaltungsanordnung beträchtlich kompliziert wird. Außerdem bereitet
bei dem Entwurf der integrierten Schaltung die Anordnung der
entsprechenden FETs Schwierigkeiten, wodurch die Herstellungskosten und die geometrischen Abmessungen des elektronischen
Tischrechners in unerwünschter Weise erhöht werden.

Der Erfindung liegt die Aufgabe zugrunde, ein neues und verbessertes binäres Addier- und Subtrahierwerk mit einfachem fc Aufbau zu schaffen, welches nur eine geringe Anzahl von Feldeffekttransistoren erfordert und deshalb mühelos als billige
integrierte Schaltung geringer Abmessung herstellbar ist und
deshalb auch nur eine geringe Versorgungsleistung benötigt.

Die Erfindung besteht bei einem binären Addier- und
Subtrahierwerk in den folgenden Merkmalen:

a) Es. sind eine erste Logikeinheit mit einer ersten
EXKLUSIV-Logikschaltung, einer ersten Koinzidenzschaltung und einem ersten Inverter vorgesehen, welcher die Ausgangssignale der ersten EXKLUSIV-Logikschaltung und der Koinzidenzschaltung invertiert.

b) Die erste Logikschaltung wird mit binären digitalen Signalen gespeist, die einer Rechengröße und einer Rechenvorschrift entsprechen.

c) Es ist eine zweite Logikeinheit mit einer zweiten
EXKLUSIV-Logikschaltung und einer zweiten Koinzidenzschaltung vorgesehen, wobei die zweite Logikschaltung mit dem Ausgangssignal der ersten Logikeinheit und einem ersten positiven oder negativen Übertragssignal einer vorangehenden Stelle gespeist wird. .

d) Es ist eine mit UND-Gattern und ODER-Gattern versehene gemischte Gatter-Schaltung vorgesehen, die mit der
Rechengröße entsprechenden binären digitalen Signalen, mit

BAD ORIGINAL ~

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dem ersten positiven oder negativen Übertragssignal, mit dem Ausgangssignal der ersten Logikeinheit sowie mit einem Operationssignal gespeist wird, welches den Addier- oder Subtrahiervorgang startet, wodurch ein zweites positives oder negatives Übertragssignal der folgenden Stelle entsteht.

Die Erfindung wird im folgenden an Hand der Zeichnung erläutert. Darin zeigen

Fig. 1 ein Blockschaltbild eines bekannten binären Addier- und Subtrahierwerkes,

Fig. 2 und 3 Schaltbilder eines bekannten NOR-NAND-Gatters und eines bekannten NAND-NOR-Gatters,

Fig. 4 ein vereinfachtes Blockschaltbild eines binären Addier- und Subtrahierwerkes gemäß einer Ausführungsform der Erfindung,

Fig. 5 ein ausführliches Blockschaltbild des binären Addier- und Subtrahierwerkes gemäß Fig. 4,

Fig. 6 ein Schaltbild des in Fig. 5 dargestellten Inverters und

Fig. 7 ein Blockschaltbild eines anderen Ausführungsbeispieles der Erfindung.

Zum besseren Verständnis der Erfindung werden zunächst der Aufbau und die Wirkungsweise eines bekannten binären Addier- und Subtrahierwerkes an Hand der Fig. 1-3 erläutert. Die zur Zeit auf dem Markt verfügbaren binären Addier- und Subtrahier— werke mit integrierten Schaltungen sind entweder von dem Typ, bei dem die Logikschaltungen nur P-Kanal-FETs enthalten, oder von dem Typ, bei dem die Logikschaltungen komplementäre C-IG-FETs enthalten, welche P-Kanal und N-Kanal-FETs enthalten. Der erstgenannte Typ hat den Nachteil, daß die Ausgangsspannung

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durch die sogenannte"back gate bias verringert wird und es deshalb erforderlich ist, eine Spannungsquelle verhältnismäßig großer Amplitude zu verwenden. Diese Nachteile können jedoch durch den zuletzt genannten Typ vermieden werden.

In Fig. 1, die ein Blockschaltbild eines bekannten Addier- und Subtrahierwerkes darstellt, bedeutet das Symbol An ein zu addierendes oder zu subtrahierendes Signal, d.h. eine Rechengröße, mit der η-ten Stelle oder Größenordnung. Bn bedeutet ein Addier- oder Subtrahiersignal, d.h. ein Signal für eine bestimmte Rechenvorschrift der η-ten Stelle oder Größenordnung. Qz/bJ n-l bedeutet ein positives oder negatives ~ Übertragssignal einer der η-ten Stelle vorangehenden Stelle * oder der(n-l)sten Größenordnung. Ορη bedeutet ein Operationssignal zum Start des Subtrahiervorganges der η-ten Stelle^ {_A/s] η eine Antwort der Addier- oder Subtrahieroperation der η-ten Stelle u.nd fc/Bj η ein positives oder negatives Übertragssignal der n-ten Stelle.

Wenn die NAND-Gatter 1 - 13 in der Schaltung nach Fig. aus Logikschaltungen gemäß Fig. 2 (logisch negativ) und Fig. (logisch positiv) bestehen, ist es erforderlich, wenigstens vier FETS 14 - 17 und 18 - 21 für jedes NAND-Gatter in Reihe zu schalten, wie es in diesen Figuren dargestellte ist. Deshalb ist, wenn eine binäre Addier- und Subtrahierschaltung gemäß Fig. 1 aus bekannten C-FET-Logikschaltungen gemäß den Fig. 2 und ψ 3 augebaut ist, eine große Anzahl, z.B. von 62 Feldeffekttransistoren erforderlich.

Außerdem wird, wie Fig. 2 und 3 deutlich zeigen, deshalb, weil die N-Kanal-FETs 14,15,18,19 und die P-Kanal-FETs 16,17, 20,21 in Reihe oder parallel geschaltet sind, bei der Herstellung der Logikschaltungen als integrierte Schaltung der Flächenanteil der Logikschaltungen an dem Subtrat oder dem Chip der integrierten Schaltung beträchtlich erhöht, wodurch in unerwünschter Weise die physikalische Abmessung der integrierten

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Schaltung erhöht wird. Dieses erschwert nicht nur eine zufriedenstellende Anordnung der einzelnen Feldeffekttransistoren, sondern verkompliziert außerdem das Muster in der Anordnung der FET-Elemente sowie das Herstellungsverfahren. ^;

Durch die Erfindung werden diese beschriebenen Nachteile ■ vermieden.

In Fig. 4 wird ein binäres digitales Signal der n-ten Ordnung oder Stelle, welches einer Zahl oder einem Signal, das addiert oder subtrahiert werden soll, entspricht, einer ersten Logikeinheit 30 und einer gemischten Gatter-Schaltung 50 zugeführt. Ein binäres digitales Signal Bn der η-ten Stelle, welche einem Addier- oder Subtrahiervorgang entspricht, wird ebenfalls der Logikeinheit 30 und der gemischten Gatter-Schaltung 50 zugeführt. Die Ausgangsspannung der ersten Logikeinheit 30

• wird einer zweiten Logikeinheit 40 und außerdem der gemischten Gatter-Schaltung 50 zusammen mit einem positiven oder negativen Übertragssignal [c/BJ n-1 der vorangehenden (n-Dsten Stelle

■ zugeführt. Ein Antwortsignal/des Addier- oder Subtrahiervorganges der zweiten Logikschaltung 40 wird-mit einem Inverter, welcher später beschrieben wird, in ein Signal [a/sJ η umgewandelt. Außerdem wird ein Operationssignal Ορη oder Öpn für die Addition oder Subtraktion der gemischten Gatter-Schaltung 50 zugeführt, wodurch ein positives oder negatives Übertragssignal paTs~~Ergebnis der Rechenoperation erzeugt wird. Letzteres wird mit einem später zu beschreibenden Inverter in ein Signal £c/Bj η umgewandelt. Auf diese Weise erzeugt die zweite Logikeinheit 40 ein Antwortsignal des binären Addier- und Subtrahierwerkes, während die gemischte Gatter-Schaltung 50 ein positives oder negatives Übertragssignal für die folgende Stelle, nämlich die (n+l)ste Stelle erzeugt.

Fig. 5 zeigt die genaue Schaltungsausführung der in Fig. 4 dargestellten Schaltung. Zur Vereinfachung der Beschreibung werden die Elektroden des Transistors als Abfluß-

. elektrode und Quellelektrode bezeichnet. Da der Aufbau dieser

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Elektroden sich nicht wesentlich unterscheidet, irr. Gegensatz zu dem Kollektor und dem Emitter eines bipolaren Elementes, z.3. eines Transistors (mit Ausnahme von Transistoren für spezielle Zwecke), d.h. da der Feldeffekttransistor ein zweiseitig leitendes Element ist, wird die mit der Spannungsquelle verbundene Elektrode am Ausgang im allgemeinen als Abflußelektrode und diejenige am geerdeten Ende als Quellelektrode bezeichnet. Diese bekannte Definition läßt sich anwenden für Schaltungen, die nur P-Kanal-FETs oder N-Kanal-FETs enthalten. Da jedoch die dargestellte Schaltung vom gemischten Typ ist, also sowohl P-Kanal-FETs als auch N-Kanal-FETs enthält, wird in der Bezeichnung davon ausgegangen, daß die Elektrode am Ausgang die Abflußelektrode und die an der Seite der Spannungsquelle oder an der geerdeten Seite die Quellelektrode ist. Die Gatter-Elektroden der P-Kanal-IGFET sind geerdet und die Gatter-Elektroden der N-Kanal-IGFET sind mit der Betriebsspannungsquelle -E verbunden.

Wie in Fig. 5 dargestellt, enthält die erste Logikeinheit 30 eine Koinzidenzschaltung 30c, eine EXKLUSIV-Schaltung 3Oe und einen Inverter 85. Die N-Kanal-FETs 31 und 32 der Koinzidenzschaltung 30c und die P-Kanal-FETs 33 und 34 der EXKLUSIV-Schaltung 3Oe sind in Reihe geschaltet. Ein FET 51 der Gatter-Schaltung 50, welche noch näher beschrieben wird, ein N-Kanal-FET 35 und ein P-Kanal-FET 36 der Logikeinheit 30 sowie ein FET 56 der Gatter-Schaltung 50 sind ebenfalls in Reihe geschaltet, und der Verbindungspunkt zwischen den FETs 32 und 33 und der Verbindungspunkt zwischen den FETs 35 und 36 sind miteinander verbunden und bilden eine Ausgangsklercme 37. Die Quellelektrode des FET 31 nach der obigen Bezeichnungsdefinition ist mit der negativen Klemme -E einer Gleichspannungsquelle und die Abflußelektrode des FET 31 mit der Quellelektrode des FET 32 verbunden. Die Abflußelektrode des FET 32 ist mit der Abflußelektrode des FET 33 und die Quellelektrode des FET 33 mit der Abflußelektrode des FET 34

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verbunden, dessen Quellelektrode geerdet ist. Die Quellelektrode des FET 51 ist mit der negativen Klemme -E verbunden, während die Abflußelektrode des FET 51 mit der Quellelektrode des FET 35 verbunden ist, dessen Abflußelektrode mit der Abflußelektrode des FET 36 verbunden ist. Die Quellelektrode des FET 36 ist mit der Abflußelektrode des FET 56 verbunden, dessen Quellelektrode geerdet ist. Die Verbindung zwischen den Abflußelektroden der FETs 32 und 33 ist mit dem Verbindungspunkt der Abflußelektroden der FETs 35 und 36.verbunden, welche mit der Ausgangsklemme 37 verbunden sind. Die Gatter-Elektrode des FET 31 ist mit einer Eingangsklemme 71 verbunden, die das zu verarbeitende Signal An erhält, während die Gatter-Elektrode des FET 34 mit der Eingangsklemme 71 über einen Inverter 81 verbunden ist, dessen Ausgangsspannung als das invertierte Signal An des zu verarbeitenden Signals An dient. Die Gatter-Elektroden der FETs 32 und 33 sind mit einer Eingangsklemme verbunden, an die das Operationssignal Bn angelegt ist. Die Gatter-Elektroden der FETs 35,36 sind mit einer Eingangsklemme 72 über einen Inverter 82 verbunden, dessen Ausgangssignal als das invertierte Signal Bn des Operationssignals Bn dient. Die Ausgangsklemme 37 der Koinzidenzschaltung 30c oder der EXKLUSIV-Schaltung 3Oe ist mit den Eingangsklemmen der zweiten Logikeinheit 40 und der gemischten Gatter—Schaltung 50 direkt bzw_Q über den Inverter 85 verbunden. Die Ausgangsspannung des Inverters 85 stellt ein invertiertes Signal R zu dem Ausgangssignal R dar. .

Die zweite Logikeinheit 40 enthält eine Koinzidenzschaltung 40c, eine EXKLUSIV-Schaltung 4Oe und einen Inverter 86. Die N-Kanal-FETs 41 und 42 der Koinzidenzschaltung 40c und die P-Kanal-FETs 43,44 der EXKLUSIV-Schaltung 4Oe sind in Reihe geschaltet. Die N-Kanal-FETs 45,46 und die P-Kanal-FETs 47,48 sind ebenfalls in Reihe geschaltet. Der Verbindungspunkt zwischen den FETs 42,43 und der Verbindungspunkt zwischen

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den FETs 46 und 47 sind miteinander und mit einer Ausgangsklemme¹ 49 verbunden, welche über einen Inverter 86 mit einer Ausgangsklemme 75 verbunden ist. Die Klemme 75 erzeugt ein Antwortsignal. [a/S] n. ■ ... ί

Im einzelnen ist ferner die Quellelektrode des FET 41 mit der negativen Klemme -E der Spannungsquelle und die Abflußelektrode des FET 41 mit der Quellelektrode des FET 42 verbunden. Die Abflußelektrode des FET 42 ist mit der Abfluß- · elektrode des FET 43 verbunden. Die Quellelektrode des FET ist mit der Abflußelektrode des FET 44 verbunden, dessen Quell- ^ elektrode geerdet ist. Die Quellelektrode des FET 45 ist mit der Klemme -E der Spannungsquelle und die Abflußelektrode des FET 45 mit der Quellelektrode des FET 46 verbunden. Die Abflußelektrode des FET 46 ist mit der Quellelektrode des FET verbunden, dessen Quellelektrode mit der Abflußelektrode des FET 48 verbunden ist. Die Quellelektrode des letzteren ist geerdet. Die Verbindung zwischen den Abflußelektroden der FETs 42 und 43 und die Verbindung zwischen den Abflußelektroden der FETs 46 und 47 sind miteinander und mit einer Ausgangsklemme verbunden. Außerdem sind die Gatter-Elektroden der FETs 41 und 42 mit einer Eingangsklemme verbunden, welche ein positives oder negatives. Übertragssignal LC/bJ n-1 von der vorangehenden Stelle empfängt. Die Gatter-Elektroden der FETs 45 und 48 sind mit der Eingangsklemme 73 jeweils über Inverter 83 verbunden, deren Ausgangsspannung als das invertierte Signal £c/b] n-1 zu dem positiven oder negativen Übertrags signal £c/Bj| n-1 dient. Die Gatter-Elektroden der FETs 43 und 46 sind mit der Ausgangsklemme 37 der ersten Logikeinheit 30 und die Gatter-Elektroden der FETs 42 und 47 mit der Ausgangsklemme des Inverters 85 verbunden.

In der gemischten Gatterschaltung 50 sind die N-Kanal-FETs 51,52 und 53 und die P-Kanal-FETs 54,55,56 in Reihe geschaltet. Die N-Kanal-FETs 59 und 57, die FETs 53 und 54 und die P-Kanal-FETs 58 und 64 sind ebenfalls in Reihe geschaltet.

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Die Verbindung zwischen den FETs 52 und 53 "ist mit der Abflußelektrode des PET 57 verbunden. Ebenso ist .die Verbindung zwischen den PETs 54,55 mit der Abflußelektrode des FETs 58 verbunden. Außerdem sind der N-Kanal-FET 59, die N-Kanal-FETs 60,-61 in Reihe geschaltet, während die P-Kanal-FETs 62,B3,64 ebenfalls in :Reihe geschaltet sind. Auf ähnliche Weise sind die N-Kanal-FETs ^S, 6-6,, der PET 61 in Reihe geschaltet-, -während auch jäie P-KaHaI-I¹ETs 6-2^7,68 in Reihe geschaltet sind.. Die ■Verbindung zwischen den iPETs 60 und 61 ist -mit der Abfliißelekfcrocle des FET 66 verbunden. Außerdem ist die Verbind-ung zwischen den PETs 62 und £3 auch mit der Abfluß elektrode des FET 67 -yaxbunden. Di« Verbindung zwischen den FETs 53 und 54 mnd die Verbindung zwischen den "PETs 61 und 62 sind gemeinsam mit einer Ausgangsklerame 69 verbunden, die über einen Inverter 87 mit einer Ausgangsklemme 76 verbunden ist. An dieser Klemme entsteht ein positives oder negatives Übertrags signal [c/bJ η als Ergebnis der Rechenoperation.

Jm einzelnen ist die Quell-elektrode des FET 51 mit der Klemme -E der Spannungsquelle und die Abflußelektrode des FET 51 mit der Quellelektrode des PET 52 verbunden. Die Abflußelektrode des FET 52 ist mit der Quellelektrode des FET 53 verbunden, dessen Abflußelektrode mit der Abflußelektrode des FET 54 verbunden ist. Die Quellelektrode des FET 54 ist mit der Abflußelektrode des FET 55 verbunden, dessen Quellelektrode mit der Abflußelektrode des FET 56 verbunden ist. Die Quellelektrode des letzteren ist geerdet. Auf ähnliche Weise ist die Quellelektrode des FET 59 mit der Klemme -E der Spannungsquelle und die Abflußelektrode des FET 59 mit der Quellelektrode des FET 57 verbunden, dessen Abflußelektrode mit der Quellelektrode des FET 53 verbunden ist. Die Abflußelektrode des FET 53 ist mit der Abflußelektro'de des FET 54 verbunden, während die Quellelektrode des FET 54 mit der Abflußelektrode des FET 58 verbunden ist. Die Quellelektrode des letzteren ist

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mit der Abflußelektrode des FET 64 verbunden, dessen Quellelektrode geerdet ist. Die Verbindung zwischen der Abfiußelektrode des FET 52 und der Quellelektrode des FET 53 ist verbunden mit der Verbindung zwischen der Abflußelektrode des FET 57 und der Quellelektrode des FET 53. Auf ähnliche Weise ist die Verbindung zwischen der Quellelektrode des FET 54 und der Abflußelektrode des FET 55 mit der Verbindung zwischen der Quellelektrode des FET 54 und der Abflußelektrode des FET 58 verbunden. Die Quellelektrode des FET 59 ist mit der Klemme -E der Spannungsquelle und die Abflußelektrode des FET 59 mit der Quellelektrode des FET 60 verbunden, dessen Abflußelektrode ™ mit der Quellelektrode des FET 61 verbunden ist. Die Abflußelektrode des FET 61 ist mit der Abflußelektrode aes FET 62 verbunden, dessen Quellelektrode mit der Abflußelektrode des FET 63 verbunden ist. Die Quellelektrode des FET 63 ist mit der Abflußelektrode des FET 64 verbunden, dessen Quellelektrode geerdet ist. Die Quellelektrode des FET 65 ist mit der Klemme -E der Spannungsquelle verbunden, während die Abflußelektrode des FET 65 mit der Quellelektrode des FET 66 verbunden ist. Die Abflußelektrode des FET 66 ist mit der Quellelektrode des FET 61 verbunden, während die Abflußelektrode desselben mit der Abflußelektrode des FET 62 verbunden ist. Die Quellelektrode des FET 62 ist mit der Abflußelektrode des FET 67 verbunden, dessen Quellelektrode mit der Abflußelektrode des FET 68 verbunden ist. Beide Gatter-Elektroden der FET 56 und 65 sind mit der Eingangsklemme 71 verbunden, während beide Gatter-Elektroden der FETs 51 und 68 mit der Ausgangsklemme des Inverters -81 verbunden sind. Die entsprechenden Gatter-Elektroden der FETs 52,55,66 und 67 sind mit der Eingangski emme 72 und die Gatter-Elektroden der FETs 59 und 64 mit der Eingangsklemme 73 verbunden.· Beide Gatter-Elektroden der FETs 61 und 62 sind mit der Eingangsklemme 74 verbunden, die ein die Rechenvorschrift darstellendes Operationssignal Ορη

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erhält. Die entsprechenden Gatter-Elektroden der FETs 53 und 54 . sind mit der Eingangsklemme 74 über den Inverter 84 verbunden. ; Das AusgangsSignal vom Inverter 84 wirkt als das invertierte Signal Ορη des Operationssignals. Die Gatter-Elektroden der FETs 60 und 63 sind entsprechend mit der Ausgangsklemme 37 der ersten logischen Einheit 30 verbunden, während die Gatter-Elektroden der FETs 57 und 58 jeweils mit der Ausgangsklemme des Inverters 85 verbunden sind.

Wenngleich in der obigen Beschreibung die Grundschicht-Elektrode jedes einzelnen FET nicht naher beschrieben ist, so wird unterstellt, daß eine geeignete Vorspannung zur Stabili- " sierung der Arbeitsweise des Feldeffekttransistors an diese Grundschicht-Elektrode angelegt wird«. So ist z.B. die Grundschicht-Elektrode jedes N-Kanal-FET mit der Klemme -E der Spannungsquelle und diejenige eines jeden P-Kanal-FET mit Erde verbunden. Mehrere der Feldeffekttransistoren sind doppelt dargestellt. Dies bedeutet, daß im allgemeinen ein einziger FET verwendet wird. Ebenso können im Bedarfsfalle identische Schaltungselemente hinzugefügt werden»

Jeder der Inverter 81,82,83,84,85,86 und 87 ist eine komplementäre logische FET-Schaltung mit einem N-Kanal-FET 22 und einem P-Kanal-FET 23 gemäß Fig. 6.

Die logischen Gleichungen des binären Addier- und |

Subtrahierwerkes in Fig. 5 sind folgendermaßen; Unter der Annahme des Zustandes"logisch positiv" entspricht die Ausgangsspannung R an der Ausgangsklemme 37 der ersten Logikeihheit 30 einer Ausgangsspannung ODER am Ausgang der Koinzidenz- · . schaltung 30c und der Ausgangsspannung von der EXKLUSIV- ! Schaltung 3Oe, derart daß

IT = AnBn + AnBn ..... .(1)

ist. Demzufolge entspricht die Ausgangsspannung des Inverters · 25 der invertierten Ausgangsspannung R«,

ν- - 12 -

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Die Ausgangsspannung £c/Bj η an der Ausgangskleinme der gemischten Gatter-Schaltung -50 entspricht einem ODER Aus- : gangssignal an der Ausgangskiemme einer Schaltungseinheit mit N-Kanal-FETs und einer Ausgangsspannung von einer Schaltungseinheit mit P-Kanal-FETs, derart daß

[c/bJ η = όρη (AnBn + £c/b] n-1 R) + Opn( £c/b] n-1 R + AnBn) . ^ . . . (2)

ist.

Auf diese Weise ist das positive oder negative Überfc tragssignal [c/bJ η der gemischten Gatter-Schaltung 15 ein invertiertes Signal des Ausgangssignals [c/Bj ⁿ· ^Da^s Ausgangssignal [a/s] η an der Klemme 49 der zweiten Logikeinheit entspricht dem ODER-Ausgangssignal des Ausganges der Koinzidenzschaltung 40 und dem Ausgangssignal der EXKLUSIV-Schaltung 4Oe. Demzufolge ist

[Ä/s"J = [c/b] n-1 R +■ fc/ij n-1 R (3)

Auf diese Weise wird die Antwort des Addier- und Subtrahierwerkes dieser Einheit durch ein Signal dargestellt, welches durch Invertieren der Ausgangsspannung [a/SJ η mittels des Inverters 86 entsteht,

" Die Addier- und Subtrahieroperationen der Anordnung gemäß Fig. 5 werden nun unter Hinzuziehung der Gleichungen (1), (2) und (3) betrachtet sowie unter Berücksichtigung der unten stehenden Wertetabelle 1 des binären Addier- und Subtrahierwerkes α, In der Tabelle 1 wird, wenn das Operationssignal Ορη den Wert "1" hat, eins Addieroperation durchgeführt. Wenn das Signal Ορη den Wert "0" oder Ορη hat, wird eine Subtraktionsoperation durchgeführt.

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	1	Bn	O	Cn-I	1	Tabelle 1	0	[A/S]n	0	[C/B]n	0
An	O	O	1	O	1	Ορη	0	0	0	0	Ί •J.
O	1	O	1	O	1	1 .	0	1	1	0	1
1		1		O	1		1		0
O	1	O	1	O	1
1	O	1	1	1	0
O	O	1	1	0	1
1	1	1	1	0	1
O	1	1	1	1	1
1	O	O	1	0	0
O	O	O	0	1	0
1	1	O	0	1	1
O	1	O	0	0	0
1	O	1	0	1	1
O	0

Wenn nun Eingangssignale der logischen Daten an die entsprechenden Eingangsklemmen 71 - 74 angelegt werden, so ■werden die folgenden Operationen durchgeführt: Wenn im einzelnen das Signal An den Wert "0" hat, das Operatorsignal Bn

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den Wert "O" hat, das positive oder negative Übertragssignal £c/b] n-1 den Wert "0" hat und das Operationssteuersignal Ορη den Wert "1" hat (Addition), d.h. in anderen Worten, wenn Signaled mit den Werten "0" an die Eingangsklerranen 71,72 und angelegt sind und wenn ein Signal mit dem Wert "1" an die Klemme 74 angelegt ist, werden die FETs 33,35,42,43,44,45, 51,_ ■ 54,55,56,57,61,63,64,67 einzeln leitend, während die anderen FETs nichtleitend werden. Als Ergebnis davon nimmt das Antwortsignal £a/s] η an der Klemme 75 als Ergebnis der Operation den Wert "0" an, während das positive oder negative Übertragssignal £c/b] η an der Klemme 76 ebenfalls den Wert "0" annimmt.

In anderen Worten, wenn An "0" ist und Bn ebenfalls "0" ist, so wird in der Gleichung (1) R»"Q" und R="l". Wenn außerdem Opn*"l" und [C/bJ n-l*"0" wird, so wird in Gleichung (2) [c/b] η gleich "1" und [c/b] n="0". Außerdem wird in Gleichung (3) [K/S ] ns"l» und demzufolge das Antwortsignal "0". Da die Addier opera ti on nur durchgeführt wird, wenn An, Bn und [c/bJ n-l="0" sind und nur Opn*"l" ist, so v/erden sowohl [a/3J η als auch [^C/BJ ns"0". Dies zeigt, daß die Operationen der Schaltung mit den Gleichungen (1) - (3) und der Tabelle 1 übereinstimmen.

Wenn das Rechengrößansignal=.An "1", das Signal Bn=¹¹O", das positive oder negative Übertragssignal £c/b] n—l="0" und ™ das Signal Opns"l" ist, wenn in anderen Worten Signale mit dem Wert "1" an die Eingangsklemmen 71 und 74 und Signale mit dem Wert' "0" an die Eingangsklemmen 72 und 73 angelegt sind, so werden die FETs 33,34,35,44,45,46,47,54,55,58,60,61,64,65, 67,68 einzeln leitend, während die übrigen FETs nichtleitend werden. Demzufolge nimmt das Signal £a/sJ η an der Ausgangsklemme 75 den Wert "1" an und das Signal [c/b] η den Wert "0".

Wenn auf diese Weise An den Wert "1" und Bn den Wert "0" in Gleichung (1) hat, so wird IF gleich "1" und R gleich "0%

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Wenn außerdem [c/b] n-1 den Wert "O" und Ορη den Wert "1" in Gleichung (2) hat, so wird £c/B"] η gleich "1" und [c/b] η gleich "0", und in Gleichung (3) wird [a/s] η gleich "0" und demzufolge die Antwort der Addieroperation {_ A/S 3 η gleich "1". Da die Addieroperation durchgeführt wird, wenn sowohl An als auch Opns"l" und Bn und [c/B~\ n-1 in Tabelle U=¹¹O" sind, so wird das Antwortsignal der Addieroperation £a/sJ η gleich ■"!'* und das positive oder negative Übertragssignal [c/BJ η gleich "0". Dies bedeutet, daß die Operation der Schaltung übereinstimmt mit den Gleichungen (D - (3) und Tabelle 1.

Da die neue Schaltung eine komplementäre logische FET-Schaltung ist, in der N-Kanal-FETs der logischen Schaltungen 30,40 und 50 leitend werden, werden nicht dargestellte Kondensatoren zwischen den Ausgangsklemmen 37,49 und 69 und Erde so aufgeladen, daß die Spannungen an den Ausgangsklemmen 37,49 und 69 negativ werden. Diese aufgeladenen Kondensatoren werden entladen, wenn die P-Kanal-FETs leitend werden, und werden dann in entgegengesetzter Richtung aufgeladen, wodurch sie das Erdpotential an Ausgangsklemmen 37 „49 und 69 legen_o Auf diese Weise wird durch die Verwendung der komplementären FET-Logikschaltung erreicht, daß die Ströme durch die FETs nur während der Übergangsperioden fließen. Auf diese Weise wird es nämlich ermöglicht, den elektrischen Leistungsbedarf für die gesamte Anordnung beträchtlich zu reduzieren,,

Wenn An, Bn, |C/b] n~l und Ορη gleich "1" sind, werden die FETs 31,32,33,41,42,44,47,52,55,56,57,58,59,61,62,64,65, 66.und 67 jeweils leitend. Als Ergebnis wird in Fig„ 5

R gleich "O'^r, [c/bJ η auch "0" und ["A/S]ebenfalls "0". Auf diese Weise wird das positive Übertragssignal [c/B^ ⁿ des Addier- und Subtrahierwerkes gleich "1" und das Antwortsignal der Addieroperation [a/sJ η wird ebenfalls Ml«« Mährend diese Ergebnisse durch die'Gleichungen (1), (2) und (3) bestätigt werden, zeigt Gleichung (1), daß R gleich "0" wird=,

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Gleichung (2) zeigt, daß Qc/b] n="O" wird. Gleichung (3) zeigt, daß j_A/S ] ns"O" wird. Diese Ergebnisse stimmen überein mit der . Tabelle 1.

Subtrahieroperationen, d.h. andere Kombinationen von Eingangssignalen einschließlich des Falles von Ορη v/erden in derselben Weise durchgeführt. Demzufolge kann die Schaltung nach Fig. 5 Addier- und Subtrahieroperationen in der in Tabelle 1 gezeigten Weise durchführen. Wenngleich die obige Beschreibung sich auf den Fall"logisch positiv'bezieht, wo -E den Zustand "0" darstellt und 0 V den Zustand "1", so ist ersichtlich, daß bei"logisch negativ"durch Umkehrung dieser beiden Werte dieselben Verhältnisse vorliegen.

Es ist ersichtlich, daß die Erfindung ein neues Addier-Subtrahierwerk bildet, welches in derselben Weise wie ein bekanntes Addier- und Subtrahierwerk arbeitet, jedoch mit einem völlig unterschiedlichen Aufbau. Dabei wird bei der Erfindung die Zahl der benötigten Bauelemente beträchtlich verringert. Beispielsweise ist die Zahl der FETs mit 46 in dem dargestellten Beispiel um 12 kleiner als in der bekannten Schaltung nach Fig. 1. Dadurch wird nicht nur der Aufbau der Schaltung vereinfacht, sondern es wird auch ermöglicht, die Schaltung als integrierte Schaltung herzustellen.

Da ferner die Schaltung keinen Gleichspannungsweg ent-P hält, wird der Bedarf an elektrischer Leistung auf die Leistung beschränkt, die durch die Umladeströme beim-Umschalten der einzelnen FETs und durch die Kriechströme an den PN-Verbindungen der FETs.entstehen. Da alle Eingänge durch isolierte Gatter-Schaltungen gebildet werden, sind die Eingangswiderstände extrem hoch, so daß die Ausgangsspannungswerte im Verhältnis zu den Eingangswerten besonders gut stabilisiert werden.

Aus diesem Grunde wird bei der Anwendung der neuen erfindungsgemäßen Schaltung für einen elektronischen Tischrechner oder einen elektronischen Rechner für allgemeine Zwecke

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nicht nur die Zahl der Bauelemente beträchtlich verringert, sondern es wird auch ermöglicht, die Schaltung als integrierte Schaltung mit verringerten physikalischen Abmessungen für einen Rechner herzustellen. Der Bedarf an elektrischer Leistung wird _; dabei gering gehalten.

Da die Schaltung ohne Auswertung von Verhältnissen < (ratioless) arbeitet, ist es möglich, den Übertragungsleitwert der Einheit gleichmäßig zu gestalten. Dadurch ergibt sich weiter der Vorteil einer Miniaturisierung der integrierten Schaltung und einer Erhöhung der Rechengeschwindigkeit.

Fig. 7 zeigt ein weiteres Ausführungsbeispiel der Erfindung, in dem Bauteile, die mit denen in Fig. 5 identisch sind, mit denselben Bezugszeichen versehen sind. .Die erste Logikschaltung 30a enthält,eine nicht-Koinzidenzschaltung 30ae, eine Koinzidenzschaltung 30ac und einen Inverter 85. Die N—Kanal-FETs 111 und 112 der nicht-Koinzidenzschaltung 30ae und die P-Kanal-FETs 113 und 114 der Koinzidenzschaltung 30ac sind in Reihe zwischen die Klemme -E der Spannungsquelle und Erde geschaltet. Die N-Typ-FETs 115 und 116 der nicht-Koinzidenzschaltung 30ae und die P-Kanal-FETs 117 und 118 der Koinzidenzschaltung 30ac sind ebenfalls in Reihe geschaltet. Die Verbindungen zwischen den entsprechenden FETs beider Reihenschaltungen sind gegenseitig miteinander verbunden,und die Verbindung zwischen den FETs 112 und 113 und die zwischen den FETs 116 und 117 sind mit einer Ausgangsklemme 37 verbunden. Die Gatter-Elektroden der FETs 112 und 114 sind mit der Eingangsklemme 71 verbunden, während.die Gatter-Elektroden der FETs 111 und 113 mit der Ausgangsklemme des Inverters 81 verbunden sind. Die Gatter-Elektroden der FETs 116 und 117 sind mit der Eingangsklemme 72 verbunden, während die Gatter-Elektroden der FETs 115 und 118 mit der Ausgangsklemme des Inv.erters 82 verbunden sind.

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Die zweite Logikeinheit 40a enthält eine nicht-Koinzidenz-Schaltung 40ae und eine Koinzidenzschaltung 40ac, worin I.*- Kanal-FETs 121 und 122 und P-Kanal-FETs 123 und 124 in Reihe zwischen die Klemme -E und Erde geschaltet und N—Kanal-FE¹Ts

125 und 126 und P-Kanal-FETs 127 und 128 ebenfalls in Reihe geschaltet sind. Die Verbindungen zwischen entsprechenden FZTs dieser Reihenschaltungen sind miteinander verbunden. Die Verbindung zwischen den FETs 122 und 123 und die zwischen den FETs

126 und 127 sind mit der Klemme 49 verbunden, die ihrerseits mit der Ausgangsklemme 75 verbunden ist. Die Gatter—Elektroden der FETs 121 und 123 sind mit der Eingangsklemme 73 und die Gatter-Elektroden der FETs 122 und 124 mit der Ausgangskierr.rr.e des Inverters 83 verbunden. Die Gatter—Elektroden der FZTs Ί25 und 127 sind, mit der Ausgangsklemme 37 der ersten Logikeinheit 30' und die Gatter-Elektroden der FETs 125 und 128 mit der Ausgangsklemme des Inverters 85 verbunden.

Die gemischte Gatter-Schaltung 50a ist identisch zu der in Fig. 5 dargestellten, mit der Ausnahme, daß der Inverter 37 weggelassen ist. N-Kanal-FETs 131, 132,133 und 134 und P-Kanal-FETs 135,136,137 und 138 sind in Serie und N-Kanal-FETs 139,140, 141 und 142 und P-Kanal-FETs 143,144', 145 und 146 ebenfalls in Reihe geschaltet. Die Verbindungen zwischen entsprechenden FETs jeder dieser Reihenschaltungen sind miteinander verbunden. Die Verbindung zwischen den FETs 134 und 135 und die zwischen den FETs 142 und 143 sind mit der Ausgangsklemme 69 verbunden, die ihrerseits mit der Ausgangsklemme 75 verbunden ist. Ein :;-Kanal-FET 147 ist parallel zu der Reihenschaltung mit. den FETs 139 und 140 und ein N-Kanal-FET 148 parallel mit der Reihenschaltung mit den FETs 141 und 142 geschaltet. Ein P-Kanal-FET 149 ist parallel mit der Reihenschaltung mit den FETs 143 und 144 und ein P-Kanal-FET 150 ist parallel mit der Reihenschaltung mit den FETs 145 und 146 geschaltet. Die Gatter-Elektroden der FETs 133 und 138 sind mit der Eingangsklemme 71 und die Gatter-

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Elektroden der FETs 131 und 136 mit der Ausgangsklemme des Inverters 81 verbunden. Auf ähnliche Weise sind die Gatter-Elektroden der FETs 139, 141,144 und 146 mit der Ausgangsklemme des Inverters 82 und die Gatter-Elektroden der FE¹Ts 132,134,135 und 137 mit der Ausgangsklemme des Inverters 83 verbunden. Außerdem sind die Gatter-Elektroden der FETs 142 und 143 jeweils mit der Ausgangsklemme 37 der ersten Logikeinheit 30' und die Gatter-Elektroden der FETs 140 und 145 mit der Ausgangskienar.e des Inverters 85 verbunden. Die Gatter-Elektroden der FETs 139, 141,144 und 146 sind entsprechend mit der Ausgangskiemrce des Inverters 82 verbunden. Auf ähnliche Weise sind die Gatter-Elektroden der FETs 148 und 149 mit der Eingangsklemme 74 und die Gatter-Elektroden der FETs 147 und 150 mit der Ausgangsklemme des Inverters 84 verbunden. Die Wirkungsweise dieser abgewandelten Ausführung ist ähnlich zu der nach dem zuerst beschriebenen Ausführungsbeispiel gemäß Fig. 5.

Die Gleichungen für die logischen Operationen dieses abgewandelten Ausführungsbeispiels gemäß Fig. 7 sind folgendermaßen: Zuerst ist angenommen, daß der Ausgang "R an der Klemme 37 der ersten Logikeinheit 30a logisch positiv ist. Dann entspricht diese Ausgangs spannung einer ODER-Ausgangsspanr.ung an dem Ausgang der EXKLUSIV-Schaltung 30ae und der Ausgangsspannung der Koinzidenzschaltung 30ac. Auf diese V/eise ist

R = (An + Bn) (An + Bn) (4)

Der Ausgang [c/Bj η an der Klemme 69 der gemischten Gatter-Schaltung 50a entspricht einer ODER-Ausgangsspannung an dem Ausgang eines Teiles der Schaltung mit den N-Kanal-FETs und die Ausgangsspannung von einem Teil der Schaltung mit den P-Kanal-FETs. Demzufolge lautet die die wirkliche Addition und Subtraktion Operationen darstellende Gleichung

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BAD ORIGINAL

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[c/b] η = J(An + Bn) ( [c/b] n-1 + R)

+ Qpnl-fCAn + Bn) ( [c/bJ n-1 + R) + Ορη I (5 )

Die Ausgangs spannung [_A/S j "an der Klemme 49 der zweiten Logikeinheit 40a ist gegeben durch

Γα/si η = C [c/b] n-1 +R) ( [c/bJ n-1 + R) . .

Wenn z.B. An, Bn und öpn den Wert "1" annehmen und \_C/B_A n-1 den Wert "0", werden die FETs 112,116,113 und 118 der ersten Logikeinheit leitend, so daß R den Wert "1" annimmt. In der gemischten Gatter-Schaltung 50 werden die FETs 140,145,146, 148 und 149 leitend, so daß die Ausgangsspannung [c/b] π gleich "1" wird. In der zweiten Logikeinheit 40a werden die FSTs 122, 123,125 und 127 leitend, so daß die Ausgangsspannung £^A/s] ⁿ gleich ^Irl" wird. Dies bedeutet, daß diese Ergebnisse mit den Gleichungen (4), (5) und (6) sowie mit der Tabelle 1 übereinstimmen.

Andererseits stimmen auch für viele Kombinationen der Eingangssignale die Ergebnisse der Operationen vollkommen mit den Gleichungen (4), (5), (6) sowie mit Tabelle 1 überein. Die abgewandelte Schaltung gemäß Fig. 7 arbeitet also ebenfalls zufriedenstellend als ein binäres Addier- und Subtrahier-

Wenngieich in den Fig. 5 und 7 nicht dargestellt, so ist' die Rückseite, das Substrat oder die Grundschicht jedes N-Kanal-FETs mit der Klemme -E seiner Quellelektrode und die Grundschicht jedes P-Kanal-FETs mit Erde verbunden, um eine Zerstörung des FET zu vermeiden.

Wenngleich in den dargestellten Beispielen eine Quelle negativer Betriebsspannung verwendet wurde, so kann auch eine Quelle positiver Betriebsspannung bei Erzielung gleicher Ergebnisse verwendet werden. Im letzteren Fall müssen die

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P-Kanal-FETs und die N-Jtanax™FETs gegeneinander ausgetauscr; werden..

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Claims

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Patentansprüche

Binäres Addier- und Subtrahierwerk, gekennzeichnet eurer. folgende Merkmale:

a) Es ist eine erste Logikeinheit (30) mit einer ersten EXKLUSIV-Logikschaltung (3Oe), einer ersten Koinzidenzschaltung (30c) und einem ersten Inverter (85) vorgesehen, welcher die Ausgangssignale der ersten EXKLUSXV-Logikschaltung (3Oe) und der Koinzidenzschaltung (30c) invertiert.

b) Die erste Logikschaltung (3Oe) wird mit binären digitalen Signalen gespeist, die einer Rechengröße und einer Rechenvorschrift entsprechen.

c) Es ist eine zweite Logikeinheit (40) mit einer zweiten EXKLUSIV-Logikschaltung (4Oe) und einer zweiten Koinzidenzschaltung (40c) vorgesehen, wobei die zweite Logikschaltung mit dem Ausgangssignal der ersten Logikeinheir (30) und einem ersten positiven oder negativen Übertragssignal einer vorangehenden Stelle gespeist wird.

d) Es ist eine mit UND-Gattern und ODER-Gattem versehene gemischte Gatter-Schaltung (50) vorgesehen, die rr.iü der Rechengröße entsprechenden binären digitalen Signalen, mit dem ersten positiven oder negativen Übertragssignal, mit dem Ausgangssignal der ersten Logikeinheit (30) sowie mit einem Operationssignal gespeist wird, weiches den Addier— und Subtrahiervorgang startet, wodurch ein zweites positives oder negatives Übertragssignal der folgenden Stelle entsteht.
2. Addier- und Subtrahierwerk nach Anspruch 1, dadurch gekennzeichnet, daß die gemischte Gatter-Schaltung (50) folgende Teile enthält:

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a) ein erstes UND-Gatter mit drei in Reihe geschalteten Feldeffekttransistoren vom N-Typ, wobei dieses erste UND-Gatter ein UND-Ausgangssignal eines invertierten Operatorsignals, eines invertierten Rechengrößen-Signals und eines invertierten" Operationssignals erzeugt,

b) ein zweites UND-Gatter mit drei in Reihe geschalteten N-Kanal-Feldeffekttransistoren, wobei"dieses zweite UaD-Gatter ein UND-Ausgangssignal des ersten positiven oder negativen Übertragssignals, des Ausgangssignals der ersten Logikschaltung und eines invertierten Operationssignals erzeugt,

c) ein drittes UND-Gatter mit drei in Reihe geschalteten N-Kanal-Feldeffekttransistoren, wobei dieses dritte UND-Gatter ein UND-Ausgangssignal des ersten positiver, oder negativen Übertragssignals, eines invertierten Ausgangssignals der ersten Logikeinheit und des Operationssignals erzeugt,

d) ein viertes UND-Gatter mit drei in Reihe geschalteter. N-Kanal-Feldeffekttransistoren, wobei dieses vierte UIw-Gatter ein UND-Ausgangssignal des Rechengrößen-Sigr.als, des Operator-Signals und des Operationssignals erzeugt,

e) eine Logikeinheit mit N-Kanal-Feldeffekttransistoren rnif einem ersten ODER-Gatter, welches ein ODER-Ausgangssignal der Ausgangssignale des ersten und zweiten UND-Gatters erzeugt,mit einem zweiten ODER-Gatter, welches ein ODER-Ausgangssignal der Ausgangssignale des dritten und vierten UND-Gatters erzeugt, mit einem dritten ODER-Gatter, welches ein ODER-Ausgangssignal der Ausgangssignale des ersten und zweiten ODER»Ga.tters erzeugt, ferner mit einer zu der Logikeinheit mit den N-Kanal-' Feldeffekttransistoren komplementären Logikeinheit mit

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BAD ^; ■-:, 109 886/139 1

P-Kanal-Feldeffekttransistoren, ferner mit einem vi-erter* ODER-Gatter, welches ein ODER-Ausgangssignal der Ausgangssignale der Logikeinheit- mit den N-Kanal-FeldeififeÄttransistoren und der Logikeinheit mit den P-Kanal— Feldeffekttransistoren erzeugt, und' schließlich mit einem Inverter, welcher das Ausgangssignal des vierten ODSB-Gatters invertiert.

Addier- und Subtrahierwerk nach Anspruch 1, dadurch ce,T-:en:izeichnet, daß die gemischte Gatter-Schaltung eine Logiic— einheit mit N-Kanal-Feldeffekttransistoren enthält, die folgende Teile aufweist:

ein fünftes UND-Gatter, das ein UND-Ausgangssignal. eines invertierten Operationssignals, eines. Operatorsignals und eines invertierten positiven oder negativen Übertragssignals erzeugt,

ein sechstes UND-Gatter, das ein UND-Ausgangssignal eines invertierten Operationssignals, eines invertierten Operatorsignals und eines invertierten Ausgangssignals der ersten Logikeinheit erzeugt,

ein siebtes UND-Gatter, das ein UND-Ausgangssignal eines invertierten Operationssignals, eines Rechengrößen-Signals und eines invertierten Ausgangssignals der ersten Logikeinheit erzeugt,

ein achtes UND-Gatter, das ein UND-Ausgangssignal eines invertierten Operationssignals, eines invertierten Operatorsignals und eines invertierten ersten positiven oder negativen Übertragssignals erzeugt,

ein neuntes UND-Gatter, das ein UND-Ausgangssignal eines invertierten Rechengrößen-Signals und eines invertierten ersten positiven oder negativen Übertragssignals erzeugt,

BAD ORIGINÄL25 _ 109886/1391

ein zehntes UND-Gatter, das ein UND-Ausgangssignal eines .invertierten RechengröBen—Signals und eines invertierten ■gangssignals der ersten Logikeinheit erzeugt,

•aiii elftes UND-Gatter, das -.ein UND-Ausgangssignal eines invertierten Operatorsignals.und eines invertierten ersten positiven oder negativen Übertragssignals erzeugt,

ein zwölftes UND-Gatter, das ein UND—Ausgangssignal ei^os invertierten <Opex.ators.igna.ls und eines invertierten Ausc^r.gssignals der ersten Logik einheit erzeugt.,

daß außerdem die Ausgangssignale des neunten, zehnten, elften -und zwölften UND-Gatters das Operationssignal bilden, daß ferner eine komplementäre Logikeinheit aus P-Kana2-FeIdeffekttransistoren vorgesehen ist, welche als Komplementäreinheit für die genannte Logikeinheit mit W-Kanal-Feldeffekttransistoren arbeitet, und daß schließlich ein fünftes ODER-Gatter vorgesehen ist, das ein ODER-Ausgangssignal des Ausgangssignals der Logikeinheit mit den N-Kanal-Feldeffekttransistoren und des Ausgangssignals d^s Logikeinheit mit den P-Kanal-Feldeffekttransistoren erzeugt.

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