DE2139170C3 - Binäres Addier- und Substrahierwerk - Google Patents

Description

Die Erfindung betrifft ein binäres Addier- und Subtrahierwerk gemäß dem Oberbegriff des Anspruchs 1.

Es ist bekannt, ein binäres Addier- und Subtrahierwerk, welches z. B. in der Form eines elektronischen Tischrechners aufgebaut ist, als integrierte Schaltung mit sogenannten IGFET-Transistoren (insulated gate field effect transistors) herzustellen. Dieser IGFET-FeI-deffekttransistor wird auch als Metalloxid-Feldeffekttransistor (MOSFET) bezeichnet In der nachfolgenden Beschreibung wird er zur Vereinfachur,,? allgemein als Feldeffekttransistor (FET) bezeichnet. Die bekannten, mit Feldeffekttransistoren ausgerüsteten binären Addier- und Subtrahierwerke erfordern eine große Anzahl derartiger FETs. Bei der Herstellung eines solchen binären Addier- und Subtrahierwerkes als integrierte Schaltung bereiten die Verbindungen zwischen den einzelnen FETs und die Verbindungen zwischen den FETs und den außen angeschlossenen Schaltungen beträchtliche Schwierigkeiten, die um so größer sind je größer die Zahl der verwendeten FETs ist. Bei einer großen Anzahl von Feldeffekttransistoren bereitet außerdem der Entwurf der integrierten Schaltung und die Anordnung der entsprechenden FETS Schwierigkeiten, durch die die Herstellungskosten und die geometrischen Abmessungen des elektronischen Tischrechners in unerwünschter Weise erhöht werden. Je höher die Anzahl der Feldeffekttransistoren ist, um so größer sind auch Signalverzögerungen und der EnergieverbraucL

Durch die DE-OS 19 33 873 ist zwar eine logische Schaltung entsprechend dem Oberbegriff des Anspruchs 1 bekannt. Die bekannte Schaltung enthält also ebenfalls eine erste und eine zweite Logikschaltung sowie eine gemischte Tor-Schaltung. Jedoch bestehen die beiden Logikschaltungen lediglich aus je einem EXKLUSIV-ODER-Glied und unterscheiden sich somit dadurch von den bei der Erfindung vorgesehenen beiden Logikschaltungen, daß diese eine Äquivalenzschaltung und ein NICHT-Glied enthalten. Auch die gemischte Tor-Schaltung ist bei der bekannten Schaltung wesentlich anders aufgebaut als bei der Erfindung. Während nämlich die bekannte Tor-Schaltung nicht nur UND-Glieder und ODER Glieder, sondern daneben auch nodi EXKLUSIV-ODER-Glieder enthält, sind bei der vorliegenden Erfindung ausschließlich normale UND- und ODER-Glieder vorgesehen. Deshafb kann durch Mehrfach-Ausnutzung der Feldeffektransistoren deren Anzahl verringert werden. Insgesamt eignet sich somit die erfindung!»gemäße Schaltung besser für einen integrierten Aufbau als die bekannte Schaltung, wobei insbesondere auch Signalverzögerungen und Energieverbrauch niedrig gehalten werden können.

Der Erfindung liegt die Aufgabe zugrunde, ein binäres Addier- und Subtrahierwerk der eingangs genannten Art zu schaffen, welches nur eine geringe Anzahl von Feldeffekttransistoren erfordert und sich durch geringe Signalverzögerung und geringen Energieverbrauch auszeichnet und das ohne Schwierigkeiten als integrierte Schaltung mit geringen Abmessungen herstellbar ist.

Die gestellte Aufgabe wird durch die im Anspruch I iingegcbenen Merkmale gelöst. I ine weitere Lösung ist im Anspruch 2 gekennzeichnet.

Ausführungsbeispiele der Erfindung werden im folgenden an Hand der Zeichnung näher erläutert. Darin zeigt

Fig. I ein Blockschaltbild eines bekannten binären Addier- und Subtrahierwerkes.

F i g. 2 und 3 Schaltbilder eines bekannten NOR-NAND-Gliedes und eines bekannten NAND-NOR-Gliedes,

F i g. 4 ein vereinfachtes Blockschaltbild eines binären Addier- und Subtrahierwerkes gemäß einer Ausführungsform der Erfindung.

Fig. 5 ein ausführliches Blockschaltbild des binären Addier- und Subtrahierwerkes gemäß F i g. 4,

Fig. 6 ein Schaltbild des in F i g. 5 dargestellten NICHT-Gliedesund

Fig. 7 ein Blockschaltbild eines anderen Ausliihrungsbeispiels der Erfindung.

Zum besseren Verständnis der Erfindung werden zunächst der Aufbau und die Wirkungsweise eines bekannten binären Addier- und Subtrahierwerkes an Hand der F i g. I bis 3 erläutert. Die zur Zeit auf dem Markt verfügbaren binären Addier- und Subtrahierwerke mit integrierten Schaltungen sind entweder von dem Typ, t-ci dem die Logikschaltungen nur P-Kanal-FETs enthalten, oder von dem Typ, bei dem die Logikschaltungen komplementäre C-IG-FETs enthalten, welche P-Kanal- und N-Kanal-FETs enthalten. Der erstgenannte Typ hat den Nachteil, daß die Ausgangsspannung durch die sogenannte »back gate bias« verringert wird und es deshalb erforderlich ist, eine Spannungsquelle verhältnismäßig großer Amplitude zu verwenden. Diese Nachteile können jedoch durch den zuletzt genannten Typ vermieden werden.

In Fig. L die ein Blockschaltbild eines bekannten Addier- und Subtrahierwerkes darstellt, bedeutet das Symbol An ein zu addierendes oder zu subtrahierendes Signal, d. h. eine Rechengröße, mit der n-ten Stelle oder Größenordnung. Bn bedeutet ein Addier- oder Subtrahiersignal, d. h. ein Signal für eine bestimmte Rechenvorschrift der n-ten Stelle oder Größenordnung. [OB] n- 1 bedeutet ein positives oder negatives Übertragssignals einer der n-ten Stelle vorangehenden Stelle oder der (n — l)-sten Größenordnung. Ορη bedeutet ein Operationssignal zum Start des Subtrahiervorganges der η-ten Stelle, [A/S]n eine Antwort der Addier- oder Subtrahieroperation der n-ten Stelle und [C/BJn ein positives oder negatives Übertragssignal der n-ten Stelle.

Wenn die NAND-Glieder 1-13 in der Schaltung nach F i g. 1 aus Logikschaltungen gemäß F i g. 2 (logisch negativ) und Fig.3 (logisch positiv) bestehen, ist es erforderlich, wenigstens vier FETs 14—17 und 18-21 für jedes NAND-Glied in Reihe zu schalten, wie es in diesen Figuren dargestellt ist. Deshalb ist. wenn eine binäre Addier- und Subtrahierschaltung gemäß Fig. 1 aus bekannten C-FET-Logikschaltungen gemäß den F i g. 2 und 3 ausgebaut ist. eine große Anzahl, z. B. von 52 Feldeffekttransistoren erforderlich.

Außerdem wird, wie Fig. 2 und 3 deutlich zeigen, deshalb, weil die N-Kanal-FETs 14, 15, 18, 19 und die P-Kanal-FETs 16, 17, 20, 21 in Reihe oder parallel geschaltet sind, bei der Herstellung der Logikschaltungen als integrierte Schaltung der Flächenanteil der Logikschaltungen an dem Substrat oder dem Chip der integrierten Schaltung beträchtlich erhöht, wodurch in

unerwünschter Weise die physikalische Abmessung de integrierten Schaltung erhöht wird. Dieses erschwer nicht nur eine zufriedenstellende Anordnung dei einzelnen Feldeffekttransistoren, sondern verkompli ziert außerdem das Muster in der Anordnung dei FET-Elemente sowie das Herstellungsverfahren.

Durch die Erfindung werden diese beschriebener Nachteile vermieden.

In Fig. 4 wird ein binärer, digitales Signal der n-ter Ordnung oder Stelle, welches einer Zahl oder einerr Signal. das addiert oder subtrahiert werden soll entspricht, einer ersten Logikeinheit 30 und cinei gemischten Tor-Schaltung 50 zugeführt. Lin binäre digitales Signal Bn der n-ten Stelle, welches einen Addier- oder Subtrahiervorgang entspricht, wire ebenfalls der Logikschaltung 30 und der gemischter Tor-Schaltung 50 zugeführt. Die Ausgangsspannung dei ersten Logikeinheit 30 wird einer zweiten Logikeinhei 40 und außerdem der gemischten Tor-Schaitung 51 zusammen mit einem positiven oder negativen Über tragssignal [C/B] n- I der vorangehenden, (n- l)-ster Stelle zugeführt. Ein Antwortsignal [AIS] η des Addier oder Subtrahiervorganges der zweiten Logikschaltunj 40 wird mit einem NICHT-Glied, welches spatel beschrieben wird, in ein Signal [AIS] η umgewandelt Außerdem wird ein Operationssignal Ορη oder Opnfüi die Addition oder Subtraktion der gemischten Tor Schaltung SO zugeführt, wodurch ein positives odei negatives Übertragssignal [CIB] η als Ergebnis dei Rechenoperation erzeugt wird. Letzteres wird mi einem später zu beschreibenden NILHT-Glied in eir Signal [CIB] η umgewandelt. Auf diese Weise erzeug die zweite Logikeinheit 40 ein Antwortsignal de: binären Addier- und Subtrahierwerkes, während di( gemischte Tor-Schaltung 50 ein positives oder negative Übertragssignal für die folgende Stelle, nämlich die (n + l)-ste Stelle erzeugt.

Fig. 5 zeigt die genaue Schaltungsausführung der ir Fig.4 dargestellten Schaltung. Zur Vereinfachung dei Beschreibung werden die Elektroden des Transistors al Abflußelektrode und Quellelektrode bezeichnet. Da dei Aufbau dieser Elektroden sich nicht wesentlich unter scheidet, im Gegensatz zu dem Kollektor und derr Emitter eines bipolaren Elements, z. B. eines Transistor: (mit Ausnahme von Transistoren für spezielle Zwecke) d. h. da der Feldeffekttransistor ein zweiseitig leitende Element ist, wird die mit der SpannungsquelU verbundene Elektrode am Ausgang im allgemeinen al· Abflußelektrode und diejenige am geerdeten Ende al: Quellelektrode bezeichnet. Diese bekannte Definitio' läßt sich anwenden für Schaltungen, die nur P-Kanai FETs oder N-Kanal-FETs enthalten. Da jedoch di< dargestellte Schaltung vom gemischten Typ ist, alsc sowohl P-Kanal-FETs als auch N-Kanal-FETs enthält wird in der Bezeichnung davon ausgegangen, daß dif Elektrode am Ausgang die Abflußelektrode und die ai der Seite der Spannungsquelle oder an der geerdetei Seite die Quellelektrode ist Die Tor-Elektroden dei P-Kanal-IGFET sind geerdet, und die Tor-EIektrodei der N-Kanal-IGFET sind mit der Betriebsspannungs quelle — E verbunden.

Wie in F i g. 5 dargestellt, enthält die erste Logikein heit 30 eine Äquivalenzschaltung 30g eine EXKLUSIV Schaltung 3Oe und ein NICHT-Glied 85. Die N-Kanal FETs 31 und 32 der Äquivalenzschaltung 30c und du P-Kanal-FETs 33 und 34 der EXKLUSIV-Schaltung 3Oi sind in Reihe geschaltet. Ein FET 51 der Tor-Schaltunj 50. welche noch näher beschrieben wird, ein N-Ka

η.ιΙΓΓ.Ι 15 und ein I' Kanal I ! I Jh der l.ogikcinlieit 10 sow ie ein Il I 56 der Tm St haltung 50 sind ebenfalls in Reihe geschaltet, und der Vcrbmdungspunkt /wischen den Ills J2 und U und der Verhindiingspunkt /wischen den ITTs 35 und lh sind niilciniinder \ erblinden und bilden eine Atisgangsklemme 17. Die Qtiellelektiode des ITI 51 nach der obigen Ikveich nungsdeiiiiiiion ist mit der negativen Klemme — /einer Gleichspanmingsquclle und die Abflußelcklrode ties lit 11 mil der Qiicllelcklrodc des CRT 32 verbunden Die Abflußelektrode des I TT 12 isi mit der Anilußelck node des III H und die Qiielleleklrodc des ITl 11 mn tier Abfliißelekttode ties I TT 14 verbunden, dessen Quellelektrode geerdet ist. Die Quellclektrode des ITT 51 ist mit tier negativen Klemme —/: verbunden, wahrend die Abflußelcktrodc des F-TT 51 mit tier Quelleiektrotte des FTI 15 verbunden ist. dessen Abflußelekirode mit der Abflußelektrotle des III lh \ erblinden ist. Die Quellelektrode des F-'FiT 1β ist mil tier Abflultelekirode des ITT 5β verbunden, dessen Quellelektmde gecrdel ist. Die Verbindung /wischen den <\bflußelektroden der ITTs 12 und I'i ist mn dem Verbindungspunk! der AbflulJeleklroden der ITTs 15 und 36 \ erbunden. welche mit der Ausgangsklemmc 17 verbunden sind. Die Torelektrode des FTT 11 ist mit einer F.ingangsklemmc 71 verbunden, die das zu \ erarbeitende Signal An erhiilt. während die Tor-Kiek· trode ties FTT 34 mil der Fingangsklemme 71 über ein ■M( I IT-Cilied 81 verbunden ist. dessen Ausgangsspannung als das invertierte Signal Andes /ti verarbeitenden Signals /Λη dient. Die Tor-Filektroden der FTTs 12 und 11 sind mit einer Eingangsklcmme verbunden, an die das Operationssignal Bn angelegt ist. Die Tor-Elektroden der FTTs 35. 16 sind mit einer Eingangsklemme 72 über einen Inverter 82 verbunden, dessen Ausgangssignal als das invertierte Signal Bn des Operationssignals Bn dient. Die Ausgangsklemme 37 der Aquivalenzschaltung 30c oder der EXCLUSIV-Schaltung 30c ist mit den Eingangsklcmmen der zweiten Logikeinheit 40 und der gemischten Tor-Schaltung 50 direkt bzw. über das NICFTT-Glied 85 verbunden. Die Ausgangsspannung des NICHT-Gliedes85 stellt ein invertiertes Signal R zu dem Ausgangssignal ifdar.

Die zweite Logikeinheit 40 enihält eine Äquivalenzschaltung 40c eine EXCLUSIV-Schaltung 4Oe und ein NICHT-Glied 86. Die N-Kanal-FETs 41 und 42 der Aquivalenzschaltung 40c und die P-Kanal-FETs 43. 44 der F.XKLUSIV-Schaltung40esind in Reihe geschaltet. Die N-Kanal-FETs 45. 46 und die P-Kanal-FETs 47. 48 sind ebenfalls in Reihe geschaltet. Der Verbindungspunkt zwischen den FETs 42. 43 und der Verbindungspunkt zwischen den FETs 46 und 47 sind miteinander und mit einer Ausgangsklemme 49 verbunden, welche über ein NICHT-Glied 86 mit einer Ausgangsklemme 75 verbunden ist. Die Klemme 75 erzeugt ein Antwortsignal [A/SJn.

Im einzelnen ist ferner die Quellelektrode des FET 41 mit der negativen Klemme — F der Spannungsquelle und die Abflußelektrode des FET 41 mit der Quellelektrode des FET 42 verbunden. Die Abflußelektrode des FET 42 ist mit der Abflußelektrode des FET 43 verbunden. Die Quellelektrode des FET 43 ist mit der Abflußelektrode des FET 44 verbunden, dessen Quellelektrode geerdet ist. Die Quellelektrode des FET 45 ist mit der Klemme — Eder Spannungsqueüe und die Abflußelektrode des FET 45 mit der Quellelektrode des FET 46 verbunden. Die Abflußelektrode des FET 46 ist mit der Quellelektrode des FET 47 verbunden, dessen Quelleiektrode mit der Abflußelektrotle des ITT 48 verbunden ist. Die Quellelektrode ties lel/tcren ist geerdet. Die Verbindung /wischen den Abflußelektro den ties ITIs 42 und 41 und die Verbindung /wischen den Abflußeleklroden tier ITTs 46 und 47 sind mil.inander und nut der Alisgangsklemme 49 verbunden. Außerdem simi die Toi-t.lekttoden der F-TTs 41 und 42 mit einer Eingangsklemme verbunden, welche ein positives oder negatives Übertragssignal [C/B]η - I von der vorangehenden Stelle empfängt. Die Tor Elektroden tier FTTs 45 und 48 sind mil der F'.ingangsklem mc 71 jeweils über Inverter 81 verbunden, tieren Ausgangsspannung als das invertiertes Signal [C B] η 1 zu dem positiven oder negativen Übertragssignal [C'B] η - I tlient. Die Tor-Eleklroden der ITTs 41 und 46 sind mit der Ausgangsklemme 17 der eisten l.ogikeinheit 10 und die Tor-Elektroden der Ills 42 und 47 mit der Alisgangsklemme des Inverters 85 verbunden.

In der gemischten Tor Schaltung 50 sind die N-Kanal-FETs 51. 52 und 51 und die P-Kanal-ITTs 54. 55, 56 in Reihe geschaltet. Die N-Kanal-FETs 59 und 57. die FFiTs 51 und 54 und die P-Kanal-FETs 58 und 64 sind ebenfalls in Reihe geschaltet.

Die Verbindung zwischen den FETs 52 und 51 ist mit der Abflußelektrode des FET 57 verbunden. Ebenso ist die Verbindung zwischen den FETs 54, 55 mit der Abflußelektrode des FETs 58 verbunden. Außerdem sind der N-Kanal-FET 59. die N-Kanal-FETs 60, 61 in Reihe geschaltet, während die P-Kanal-FETs 62, 63, 64 ebenfalls in Reihe geschaltet sind. Auf ähnliche Weise sind die N-Kanal-FETs 65, 66. der FET 61 in Reihe geschaltet, während auch die P-Kanal-FETs 62, 67, 68 in Reihe geschaltet sind. Die Verbindung zwischen den FETs 60 und 61 ist mit der Abflußelektrode des FET 66 verbunden. Außerdem ist die Verbindung zwischen den FETs 62 und 63 auch mit der Abflußelektrode des FET 67 verbunden. Die Verbindung zwischen den FETs 53 und 54 und die Verbindung zwischen den FETs 61 und 62 sind gemeinsam mit einer Ausgangsklemme 69 verbunden, die über einen Inverter 87 mit einer Ausgangsklemme 76 verbunden ist. An dieser Klemme entsteht ein positives oder negatives Übertragssignal [C/B]nah Ergebnis der Rechenoperation.

Im einzelnen ist die Quellelektrode des FET 51 mit der Klemme — E der Spannungsquelk: und die Abflußeiektrode des FET 51 mit der Quellelektrode des FET 52 verbunden. Die Abflußelektrode des FET 52 ist mit der Quellelektrode des FET 53 verbunden, dessen Abflußelektrode mit der Abflußelektrode des FET 54 verburden ist. Die Quelleiektrode des FET 54 ist mit der Abflußelektrode des FET 55 verbunden, dessen Quelleiektrode mit der Abflußelektrode des FET 56 verbunden ist. Die Quelleiektrode des letzteren ist geerdet. Auf ähnliche Weise ist die Quellelektrode des FET 59 mit der Klemme — E der Spannungsquelle und die Abflußelektrode des FET 59 mit der Quellelektrode des FET 57 verbunden, dessen Abflußelektrode mit der Quellelektrode des FET 53 verbunden ist. Die Abflußelektrode des FET 53 ist mit der Abflußelektrode des FET 54 verbunden, während die Quellelektrode des FET 54 mit der Abflußelektrode des FET 58 verbunden ist. Die Quellelektrode des letzteren ist mit der Abflußelektrode des FET 64 verbunden, dessen Queüelektrode geerdet ist. Die Verbindung zwischen der Abflußelektrode des FET 52 und der Quellelektrode des FET 53 ist verbunden mit der Verbindung zwischen der Abflußelektrode des FET 57 und der Ouelleiektrode

ίο

des ITT 51. Auf ähnliche Weise ist die Verbindung JOf.derart dall zwischen der Quellelektrode des FFT ^:i4 und der Abflußelektrode des FET 55 mit der Verbindung zwischen der Quellelektrode des FKT ^r>4 und der Abflußelektrode des F KT 58 verbunden. Die Quellelektrode des FET 59 ist mit der Klemme — /.' der .Spannungsquelle und die Abflußelektrocie des FET 59 mit der Quellelektrude des FKT 60 verbunden, dessen Abflußelekirode mit der Quellelektrode des FFT 61 verbunden ist. Die Abflußelektrode des FET 61 ist mit der Abflußelektrode des FET 62 verbunden, devsen Quellelektrode mit der Xbflußelektrode des FKT 6J verbunden ist. Die Quellelektrode des FET 63 ist mit der Abflußelektrode des FKT64 verbunden, dessen Quellelektrode geerdet ist. Die Quellelektrode des FKT 6!» ist mit der Klemme — /T der Spannungsquelle verbunden, wahrend die Abflußelekirode des FFT 65 mit der Quellelektrode des FKT 66 verbunden ist. Die Abtiulielektrode des 1-tl f>6 ist mit der Quelleleklmde des FET 61 verbunden, während die Abflußelektmde desselben mit der Abflußelektrode des FFT 62 verbunden ist. Die Quellelektrode des FKT 62 ist mit der Abflußelektrode des FET 67 verbunden, dessen Quellelektrode mit der Abflußelektrode des FFT 68 verbunden ist. Beide Tor-Elektroden der FET 56 und 65 sind mit der Eingangsklemme 71 verbunden, während beide Ti r-Elektroden der FETs 51 und 68 mit der Ausgangsklemme des Inverters 81 verbunden sind. Die entsprechenden Tor-Elektroden Jer FETs 52,55,66 und 67 sind mit der Eingangsklemme 72 und die Tor-Elektroden der FETs 59 und 64 mit der Eingangsklemme 73 verbunden. Beide Tor-Elektroden der FETs 61 und 62 sind mit der Eingangsklemme 74 verbunden, die ein die Rechenvoi schrift darstellendes Operationssignal Ορη erhält. Die entsprechenden Tor-Elektroden der FETs 53 und 54 sind mit der Eingangsklemme 74 über das NICHT-Glied 84 verbunden. Das Ausgangssignal vom NICFIT-Glied 84 wirkt als das invertierte Signal Ορη des Operationssignals. Die Tor-Elektroden der FETs 60 und 63 sind entsprechend mit der Ausgangsklernme 37 der ersten logischen Einheit 30 verbunden, während die Tor-Elektroden der FETs 57 und 58 jeweils mit der Ausgangsklemme des NICHT-Gliedes 85 verbunden sind.

Wenngleich in der obigen Beschreibung die Grundschicht-Elektrode jedes einzelnen FET nicht näher beschrieben ist, so wird unterstellt, daß eine geeignete Vorspannung zur Stabilisierung der Arbeitsweise des Feldeffekttransistors an diese Grundschicht-Elektrode angelegt wird. So ist z. B. die Grundschicht-Elektrode 50 jedes N-Kanal-FET mit der Klemme — £ der Spannungsquelle und diejenige eines jeden P-Kanal-FET mit Erde verbunden. Mehrere der Feldeffekiransistoren sind doppelt dargestellt. Dies bedeutet, daß im allgemeinen ein einziger FET verwendet wird. Ebenso 55 können im Bedarfsfalle identische Schaltungselemente hinzugefügt werden.

Jedes der NICHT-Glieder 81,82,83,84,85,86 und 87 ist eine komplementäre logische FET-Schaltung mit einem N-Kanal-FET 22 und einem P-Kanal-FET 23 60 gemäß F i g. 6.

Die logischen Gleichungen des binären Addier- und Subtrahierwerkes in F i g. 5 sind folgendermaßen: Unter der Annahme des Zustandes »logisch positiv« entspricht die Ausgangsspannung R an der Ausgangsklemme 37 65 der ersten Logikeinheit 30 einer Ausgangsspanfiung ODER am Ausgang der Äquivalenzschaltung 30c und der Ausgangsspannung von der EXKLUSIV-Schaltung

R = AnBn f ÄnBit Il I

ist. Demzufolge entspricht die Ausgangsspannung des NK Fl I'-Gliedes 25 der invertierten Ausgar.gsspanniing R.

Die Ausgangsspannung [CIB] η an der Ausgangsklemme 69 der gemischten Torschaltung 50 entspricht einem ODER-Ausgangssignal an der Ausgangsklemme einer Schalüingseinheii mit N-Kanals-FFTs und einer Ausgangsspannung von einer Schaltungseinheil mit P Kanal-FKTs,derart daß

[ClB] η ■--- ΟριαAnBn f [C B] n- I R)

f Ορη [[C B] η I R + AnBn) |2|

Aul diese Weise ist das positive oder negative :» llbertragssignal [ClB] η Jer gemischten Gatter Schal lung_ 15 ein invertiertes Signaldes Ausgangssignals [CIB]n. Das Ausgangssignal [AIS] η an der Klemme der zweiten l.ogikeinheit 40 entspricht dem ODER-Auspanj-'ssignal des Ausganges der Äquivalen/sclialtung ·. und dem Ausgangssignal der EXKLUSIV-Schaltung 4Oe. Demzufolge ist

[/i/S] = [CIB] /ι- I R + [CIB] n~\~R 1.1)

in Auf diese Weise wird die Antwort des Addier- und .Subtrahierwerkes dieser Einheit durch ein Signal dargestellt, welches durch Invertieren der Ausgangsspannung [Ä/S]n mittels des NICHT-Gliedes entsteht.

π Die Addier- und Subtrahieroperationen der Anordnung gemäß F i g. 5 werden nun unter Hinzuziehung der Gleichungen (1). (2) und (3) betrachtet sowie unter Berücksichtigung der unten stehenden Wertetabelle des binären Addier- und Subtrahierwerkes. In der Tabelle

4o wird, wenn das Operationssignal Ορη den Wert »1« hat, eine Addieroperation durchgeführt. Wenn das Signal Ορη den Wert »0« oder Ορη hat. wird eine Subtraktionsoperation durchgeführt.

,-, Tabelle

An	Bn	Cn-I	Ορη	[A/S] η	fC/BJn
0	0	0	1	0	0
1	0	0	1	1	0
0	1	0	1	1	0
1	1	0	i	0	1
0	0	1	1	1	0
1	0	1	1	0	1
0	1	1	1	0	I
1	1	1	1	1	I
0	0	0	0	0	0
1	0	0	0	1	0
0	1	0	0	1	1
1	1	0	0	0	0
0	0	1	0	1	1
1	0	1	0	0	0
0	I	1	G	0	1
1	1	1	0	1	1

Il

Wenn min Eingangssignale der logischen Daten an ilie entsprechenden Eingangsklcmmen 71 — 74 angelegt w. rden, so werden die folgenden Operationen durchgeiuhrt: Wenn im ein/einen das Signal /Widen Wert ·>ί)<. hat. das Operationssignal Hn den Wert »0« hat. das positive oder negative Übenragssignal [CVH] η - I den Wert »0« hat und das Operationssteuersignal Ορη den Wert »I« hat (Addition), d. h. in anderen Worten, wenn Signale mit den Werten »0« an die F.ingangsklemmen 71, 72 und 73 angelegt sind und wenn ein Signal mit dem Wert »I« an die Klemme 74 angelegt isi. werden die HTs 3 3, 35,42,41, 44,45, 51, 54, 55, 56, 57,61, 63,64,67 ein/ein leitend, während die anderen FETs nichtleitend werden. Als Ergebnis davon 'limmt das Antwortsignal [A/.Sf η an der Klemme 75 als Ergebnis der Operation den Wert »0« an. während das positive oder negative Übertragssignal/Oß/nander Klemme 76 ebenfalls den Wert »0« annimmt.

In anderen Worten, wenn /\/?»0« ist und Bn ebenfalls »0« ist, so wird in der Gleichung (I) R = »0« und R — »1«. Wenn außerdem Ορη = »I« und [C/1)] η - I = »0« wird, so wird in Gleichung (2)[C/B]n gleich »1« und [C/ B] η - »0«. Außerdem wird in Gleichung (3) [AIS] n=»l« und demzufolge das Antwortsignal »0«. Da die Addieroperation nur durchgeführt wird, wenn An. Bnund[CVB]η — I = »0« sind und nur Ορη = »I« ist. so werden sowohl [A/S] η als auch [CIB] η =»0«. Dies zeigt, daß die Operationen der Schaltung mit den Gleichungen (I) - (3) und der Tabelle i übereinstimmen.

Wenn das Rechcngrößensignal = An »I«. das Signal ß/7 = »0«, das positive oder negative llbertragssignal [C/B]n- I = »0« und das Signal Opn=»\« ist. wenn in anderen Worten Signale mit dem Wert »I« an die F.ingangsklemmen 71 und 74 und Signale mit dem Wert »0« an die Eingangsklemmen 72 und 73 angelegt sind, so werden die FETs 33, 34, 35, 44, 45, 46, 47, 54, 55, 58, 60, 61, 64, 65, 67, 68 einzeln leitend, während die übrigen FETs nichtleitend weiden. Demzufolge nimmt das Signal [Al S] η an der Ausgangsklemme 75 den Wert »I« an und das Signal [Cl B]In den Wert »0«.

Wenn auf diese Weise An den Wert_»l« und Bn den Wert »0« in Gleichung (I) hat, so wird R gleich »I« und Rgleich »0«. Wenn außerdem[C/BJn- I den Wert »0« und Ορη den Wert »1« in Gleichung (2) hat, so wird [CIB] η gleich »1« und [CIB] η gleich »0«, und in Gleichung (3) wird [AlS] η gleich >>0«_ und demzufolge die Antwort der Addieroperation [AlS]η gleich »1«. Da die Addieroperation durchgeführt wird, wenn sowohl An als auch Opn=»\« und Bn und [C/B] n-\ in der Tabelle 1 =»0« sind, so wird das Antwortsignal der Addieroperation [AlS] η gleich »1« und das positive oder negative Übertragssignal [C/B] η gleich »0«. Dies bedeutet, daß die Operation der Schaltung übereinstimmt mit den Gleichungen (1)—(3) und der Tabelle.

Da die neue Schaltung eine komplementäre logische FET-Schaltung ist, in der N-Kanal-FETs der logischen Schaltungen 30, 40 und 50 leitend werden, werden nicht dargestellte Kondensatoren zwischen den Ausgangsklemmen 37,49 und 69 und Erde so aufgeladen, daß die Spannungen an den Ausgangsklemmen 37, 49 und 69 negativ werdi n. Diese aufgeladenen Kondensatoren werden entladen, wenn die P-Kanal-FETs leitend werden, und werden dann in entgegengesetzter Richtung aufgeladen, wodurch sie das Erdpotential an Ausgangsklemmen 37,49 und 69 legen. Auf diese Weise wird durch die Verwendung der komplementären FET-Logikschaltung erreicht, daß die Ströme durch die FETs nur während der Übergangsperioden fließen. Auf

diese Weise wird es nämlich ermöglicht, den elektrischen l.eistungsbedarf für die gesamte Anordnung beträchtlich zu reduzieren.

Wenn An. Bn. [CVB] n-\ und Ορη gleich »I« sind, werden die FETs 31, 32, 33, 41, 42, 44, 47, 52, 55, 56. 5'/, 58, 59, 61, 62, 64, 65, 66 und 67 jeweils, leitend. Als Ergebnis wird in F i g. 5 R gleich »0«, [C/B] η auch »0« und [AIS] ebenfalls »0«. Auf diese Weise wird das positive Übenragssignal [CIB] η des Addier- und Subtrahicrwcrkcs gleich »I«. und das Antwortsignal der Addieroperalion [AIS] η wird ebenfalls »I«. Während diese Ergebnisse durch die Gleichungen (I), (2) und (3) bestätigt werden, zeigt Gleichung (I), daß $ gleich »0« wird. Gleichung (2) zeigt, daß [CIB] n=»0« wird. Gleichung (3) zeigt, daß [AlS] n = »0« wird. Diese Ergcbn.sse stimmen iiberein mit der Tabelle.

Subtrahieroperationen, d. h. andere Kombinationen von Eingangssignalen einschließlich des Falles von Ορη werden in derselben Weise durchgeführt. Demzufolge kann die Schaltung nach F i g. 5 Addier- und Subtrahieroperationen in der in Tabelle I gezeigten Weise durchführen. Wenngleich die obige Beschreibung sich auf der Fall »logisch positiv« bezieht, wo — F. den Zustand »0« darstellt und OV den Zustand »I«. so ist ersichtlich, daß bei »logisch negativ« durch Umkehrung dieser beiden Werte dieselben Verhältnisse vorliegen.

Es ist ersichtlich, daß die Erfindung ein neues Addier· Subtrahierwerk bildet, welches in derselben Weise wie ein bekanntes Addier- und Subtrahierwerk arbeitet jedoch mit einem völlig unterschiedlichen Aufbau. Dabei wird bei der Erfindung die Zahl der benötigten Bauelemente beträchtlich verringert. Beispielsweise ist die Zahl der FETs mit 46 in dem dargestellten Beispiel um 12 kleiner als in der bekannten Schaltung nach Fig. I. Dadurch wird nicht nur der Aufbau der Schaltung vereinfacht, sondern es wird auch ermöglicht, die Schaltung als integrierte Schaltung herzustellen.

Da ferner die Schaltung keinen Gleichspannungsweg enthält, wird der Bedarf an elektrischer Leistung auf die Leistung beschränkt, die durch die Umladeströme beim Umschalten der einzelnen FETs und durch die Kriechströme an den PN-Verbindungen der F.':Ts entstehen. Da alle Eingänge durch isolierte Tor-Schaltungen gebildet werden, sind die Eingangswiderstände extrem hoch, so daß die Ausgangsspannungswerte im Verhältnis zu den Eingangswerten besonders gut stabilisiert werden.

Aus diesem Grunde wird bei der Anwendung der neuen erfindungsgemäßen Schaltung für einen elektronischen Tischrechner oder einen elektronischen Rechner für allgemeine Zwecke nicht nur die Zahl der Bauelemente beträchtlich verringert, sondern es wird auch ermöglicht, die Schaltung als integrierte Schaltung mit verringerten physikalischen Abmessungen für einen Rechner herzustellen. Der Bedarf an elektrischer Leistung wird dabei gering gehalten.

Da die Schaltung ohne Auswertung von Verhältnissen (ratioless) arbeitet, ist es möglich, den Übertragungsleitwert der Einheit gleichmäßig zu gestalten. Dadurch ergibt sich weiter der Vorteil einer Miniaturisierung der integrierten Schaltung und einer Erhöhung der Rechengeschwindigkeit.

Fig. 7 zeigt ein weiteres Ausführungsbeispiel der Erfindung, in dem Bauteile, die mit denen in Fig. 5 identisch sind, mit denselben Bezugszeichen versehen sind. Die erste Logikschaltung 30a enthält eine Antivalenzschaltung 30ae, eine Äquivalenzschaltung

30.-IC und ein NICHT-GJied 85. Die N-Kanai-FETs 111 und 112 der Antivalenzschaltung 30ae und die P-Kanal-FETs 113 und 114 der Äquivalenzschaltung 30ac sind in Reihe zwischen die Klemme — E der Spannungsquelle und Erde geschaltet. Die N-Typ-FETs

115 und 116 der Antivalenzschaltung 30ae und die P-Kanal-FETs 117 und 118 der Äquivalenzschaltung 30ac sind ebenfalls in Reihe geschaltet. Die Verbindungen zwischen den entsprechenden FETs beider Reihenschaltungen sind gegenseitig miteinander verbunden, und die Verbindung zwischen den FETs 112 und 113 und die zwischen den FETs 116 und 117 sind mit einer Ausgangsklemme 37 verbunden. Die Tor-Elektroden der FETs 112 und 114 sind mit der Eingangsklemme 71 verbunden, während die Tor-Elektroden der FETs 111 und 113 mit der Ausgangsklemme des NICHT-GIiedes 81 verbunden sind. Die Tor-Elektroden der FETs

116 und 117 sind mit der Eingangsklemme 72 verbunden, während die Tor-Elektroden der FETs 115 und 118 mit der Ausgangsklemme des NICHT-Gliedes 82 verbunden sind.

Die zweite Logikeinheit 40a enthält eine Antivalenzschaltung 40ae und eine Äquivalenzschaltung 40ac worin N-Kanal-FETs 121 und 122 und P-Kanal-FETs 123 und 124 in Reihe zwischen die Klemme — £ und Erde geschaltet und N-Kanal-FETs 125 und 126 und P-Kanal-FETs 127 und 128 ebenfalls in Reihe geschaltet sind. Die Verbindungen zwischen entsprechenden FETs dieser Reihenschaltungen sind miteinander verbunden. Die Verbindung zwischen den FETs 122 und 123 und die zwischen den FETs 126 und 127 sind mit der Klemme 49 verbunden, die ihrerseits mit der Ausgangsklcmmc 75 verbunden ist. Die Tor-Elektroden der FETs 121 und 123 sind mit der Eingangsklemmc 73 und die Tor-Elektroden der FETs 122 und 124 mit der Ausgangsklemme des NICHT-Gliedes 83 verbunden. Die Tor-Elektroden der FETs 126 und 127 sind mit der Ausgangsklemme 37 der ersten Logikeinheit 30' und die Tor-Elektroden der FETs 125 und 128 mit der Ausgangsklemme des NICHT-Gliedes verbunden.

Die gemischte Tor-Schaltung 50a ist identisch zu der in Fig. 5 dargestellten, mit der Ausnahme, daß das NICHT-Glied 87 weggelassen ist. N-Kanal-FETs 131. 132, 133 und 134 und P-Kanal-FETs 135, 136, 137 und 138 sind in Serie und N-Kanal-FETs 139, 140, 141 und

142 und P-Kanal-FETs 143,144,145 und 146 ebenfalls in Reihe geschaltet. Die Verbindungen zwischen entsprechenden FETs jeder dieser Reihenschaltungen sind miteinander verbunden. Die Verbindung zwischen den FETs 134 und 135 und die zwischen den FETs 142 und

143 sind mit der Ausgangsklemme 69 verbunden, die ihrerseits mit der Ausgangsklemme 75 verbunden ist. Ein N-Kanal-FET 147 ist parallel zu der Reihenschaltung mit den FETs 139 und 140 und ein N-Kanal-FET 148 parallel mit der Reihenschaltung mit den FETs 141 und 142 geschaltet. Ein P-Kanal-FET 149 ist parallel mit der Reihenschaltung mit den FETs 143 und 144 und ein P-Kanal-FET 150 ist parallel mil der Reihenschaltung mit den FETs 145 und 146 geschaltet. Die Tor-Elektroden der FRTs 133 und 138 sind mil der Kingangsklcmmc 71 und die Tor-Elektroden der FETs 131 und 136 mit der Ausgangsklemme des NICHT-Gliedcs 81 verbunden. Auf ähnliche Weise sind die Tor-Elektroden der ITiTs 139, 141, 144 und 146 mit der Ausgangsklcmmc des NICHT-Gliedcs 82 und die Tor-Elcktrodcn der I IiTs 132. 134, 135 und 137 mit der Ausgangsklcmmc des NICHT-Gliedes 83 verbunden. Außerdem sind die Tor-Iileklroden der FIiTs 142 und 143 jeweils mit der

Ausgangsklemme 37 der ersten Logikeinheit 30' und die Tor-Elektroden der FETs 140 und 145 mit der Ausgangsklemme des NICHT-Gliedes 85 verbunden. Die Tor-Elektroden der FETs 139,141,144 und 146 sind entsprechend mit der Ausgangsklemme des NICHT-Gliedes 82 verbunden. Auf ähnliche Weise sind die Tor-Elektroden der FETs 148 und 149 mil der Eingangsklemme 74 und die Tor-Elektroden der FETs 147 und 150 mit der Ausgangsklemme des NICHT-Gliedes 84 verbunden. Die Wirkungsweise dieser abgewandelten Ausführung ist ähnlich zu der nach dem zuerst beschriebenen Ausführungsbeispiel gemäß F i g. 5.

Die Gleichungen für die logischen Operationen dieses abgewandelten Ausführungsbeispiels gemäß Fi g. 7 sind folgendermaßen: Zuerst ist angenommen, daß der Ausgang R an der Klemme 37 der ersten Logikeinheit 30a logisch positiv ist. Dann entspricht diese Ausgangsspannung einer ODER-Ausgangsspannung an dem Ausgang der EXKLUSIV-Schaltung 30ae und der Ausgangsspannung der Aquivalenzschallung 30ac Auf diese Weise ist

R = {An + Bn) {An + Bn).

(4)

Der Ausgang [C/B]η an der Klemme 69 der gemischten Tor-Schaltung 50a entspricht einer ODER-Ausgangsspannung ä.n dem Ausgang eines Teils der Schaltung mit den N-Kanal-FETs und die Ausgangsspannung von einem Teil der Schaltung mit den P-Kanal-FETs. Demzufolge lautet die die wirkliche Addition und Subtraktion Operationen darstellende Gleichung

[CIB] η = {{An + Bn) ([C/ß] /ι- 1 +R) + Ορη)

{{An + Bn){[CIR]n-\ +R) + Opn\ (5)

Die Ausgangsspannung [AIS]an der Klemme 49 der /weilen l.ogikeinhcil 40a ist gegeben durch

[AIS])I = ([C/ß]/!-l + R)I[ClB] n-1 + R) (6)

Wenn /.. B. An. Bn und Ορη den Wert »I« annehmen und [C/B]n- I den Wert »0«, werden die FETs 112,116, 113 und 118 der ersten Logikeinheit leitend, so daß R den Wert »I« annimmt. In der gemischten Tor-Schaltung 50 werden die FETs 140, 145, 146,148 und 149 leitend, so daß die Ausgangsspannung [OB]η gleich »I« wird. In der zweiten Logikeinheit 40a werden die FETs 122,123,125 und 127 leitend, so daß die Ausgangsspannung [AIS]η gleich »I« wird. Dies bedeutet, daß diese Ergebnisse milden Gleichungen(4).(5)und(6)sowie mit der Tabelle übereinstimmen.

Andererseits stimmen auch für viele Kombinationen der Eingangssignale die Ergebnisse der Operationen vollkommen mil den Gleichungen (4), (5). (b) sowie mit der Tabelle iibcrcin. Die abgcwandch .· Schaltung gemäß F i g. 7 arbeitet also ebenfalls zufriedenstellend als ein binäres Addier- und Sublrahierwcrk.

Wenngleich in den Fig. 5 und 7 nicht dargestellt, so ist die Rückseite, das Substrat oder die Grunclschiclit jedes N-Kanal-FETs mil der Klemme —/' seiner

15 16

Qucllelektrode und die Grundschicht jedes P-Kamil- so kann auch eine Quelle positiver Betriebsspannung bei

[^rET.s mit Erde verbunden, um eine Zerstörung des RT Erzielung gleicher Ergebnisse verwendet werden. Im

zu vermeiden. letzteren Fall müssen die P-Kanal-FETs und die

Wenngleich in den dargestellten Beispielen eine N-Kanal-FETs gegeneinander ausgetauscht werden.

Quelle negativer Betriebsspannung verwendet wurde. ".

I lier/u 4 BUiU Zeichnungen

Claims (2)

Patentansprüche;

1. Binäres Addier- und Subtrahierwerk mit einer ein erstes EXKLUSI V-ODER-Glied enthaltenden ersten Logikschaltung, die mit den Rechengrößen und einer Rechenvorschrift entsprechenden binären digitalen Signalen gespeist wird, mit einer zweiten, ein zweites EXKLUSIV-ODER-Glied enthaltenden Logikschaltung, die mit dem Ausgangssignal der ersten Logikschaltung und einem ersten positiven oder negativen Obeirtragssignal einer vorangehenden Stelle gespeist wird, ferner mit einer UND- und ODER-Glieder enthaltenden gemischten Tor-Schaltung, die mit der Rechengröße entsprechenden binären digitalen Signalen, mit dem ersten positiven oder negativen Übertragssignal, mit dem Ausgangssignal der ersten logischen Schaltung sowie mit einem Operationssignal gespeist wird, welches einen Addier- oder ^ubtmhiervorgang startet, wodurch ein zweites positives oder negatives Cberiragssignai der folgenden Stelle entsteht, dadurch gekennzeichnet, daß die erste Logikschaltung (30) eine erste Äquivalenzschaltung (3OqJ zur Verknüpfung der zwei Rechengrößen und ein erstes NICHT-GIied (85) enthält, das die Ausgangssignale des ersten EXKLUSIV-ODER-Gliedes {30eJund der Äquivalenzschaltung (30c) invertiert, daß die zweite Logikschaltung (40) eine zweite Äquivalenzschaltung (40c;und ein zweites NICHT-GIied (86) enthält, jo das die Ausgang-signale des zweiten EXKLUSIV-ODER-Gliedes (40e/ und der zwiten Äquivalenzschaltung (4OcJ invertiert, und daß die gemischte Tor-Schaltung (50) folgende Teile en'häh:

J5

a) ein erstes UND-Glied mit drei in Reihe geschalteten N-Kanal-Feldeffekttransistoren (51, 52, 53), wobei das UND-Glied ein UND-Ausgangsiignal eines Operator-Signals (BnX eines invertierten Rechengrößensignals (An) und eines invertierten Operationssignals (öpn) erzeugt und wobei der von dem invertierten Rechengrößensignal (An) angesteuerte Feldeffekttransistor (51) zugleich Bestandteil der ersten Äquivalenzschaltung (3OcJ ist.

b) ein zweites UND-Glied mit drei in Reihe geschalteten N-Kanal-Feldeffekttransistoren (53,57,59) von denen einer zugleich im ersten UND-Glied wirksam ist, wobei dieses zweite UND-Glied ein UND-Ausgangssignal des ersten positiven ocler negativen Übertragssignals ([CZBJn-1)» des Ausgangssignals (R)der ersten Logikeinheit (30) und eines invertierten OperationssignalsfOp/Verzeugt,

c) ein drittes UND-Glied mit drei in Reihe geschalteten M-Kanal-Feldeffekutransistoren (59,60,61) von denen einer zugleich im zweiten UND-Glied wirksam ist, wobei dieses dritte UND-Glied ein UND-Ausgangssignal des er- μ sten positiven oder negativen Obeirtragssignals

rl//j- I), eines invertierten Ausgangssignals der ersten Logikeinheit (30) und des Operationssignals (Ορη) erzeugt,

d) ein viertes UND-Glied mit drei in Reihe (,% geschalteten N-Kanal-Feldeffekttransistoren (61,65, M), von denen einer zugleich im dritten UND-Glied wirksam ist. wobei dieses vierte UND-Glied ein UND-Ausgangssignal des ReehengröOen-Signals (An), des Operator-Signais (Bn)vmd des Operations-Signals (Ορη) erzeugi,

e) eine Logikschaltung mit N-Kanal-Feldeffekttransistoren mit einem ersten ODER-Glied (52, 57), welches ein ODER-Ausgangssignal der Ausgangssignale des ersten und zweiten UND-Gliedes erzeugt, mit einem zweiten ODER-Glied (60, 66), welches ein ODER-Ausgangssignal des dritten und vierten UND-Gliedes erzeugt, und mit einem dritten ODER-Glied (53, 61), welches ein ODER-Ausgangssignal des ersten und zweiten ODER-Gliedes erzeugt,

f) ein fünftes UND-Glied mit drei in Reihe geschalteten P- Kanal-Feldeffekttransistoren (54, 55, 56), wobei das UND-Glied ein UND-Ausgangssignal eines Operator-Signals (Bn), eines Rechengrößen-Signals (An) _und eines invertierten Operations-Signals (Ορη) erzeugt und wobei der von dem Rechengrößen-Signa! (An) angesteuerte Feldeffekttransistor (56) zugleich Bestandteil des ersten EXKLUSIV-ODER-Gliedes (30e/ist,

g) ein sechstes UND-Glied aus drei in Reihe geschalteten P-Kanal-Feldeffekttransistoren (54,58,64), von denen einer zugleich im fünften UND-Glied wirksam ist, wobei dieses sechste UND-Glied ein UND-Ausgangssignal des ersten positiven oder negativen Übertragssignals ([CZBJn-\)d?s Ausgangssignals (R)der ersten Logikschaltung (30) und eines invertierten Operations-Signals (Öpn) erzeugt,

lh) ein siebtes UND-Glied mit drei in Reihe geschalteten P-Kanal-Feldeffekttransistoren (62, 63, 64), von denen einer zugleich im sechsten UND-Glied wirksam ist, wobei dieses siebte UND-Glied ein UND-Ausgangssignal des ersten positiven oder negativen Übertrags-Signals ([CZB] n— 1), eines invertierten Ausgangs-Signals (R) der ersten Logikeinheit (30) und des Operations-Signals (Ορη)erzeugt,

i) ein achtes UND-Glied mit drei in Reihe geschalteten P-Kanal- Feldeffekttransistoren (62,67,68), von denen einer zugleich im siebten UND-Glied wirksam ist, wobei dieses achte UND-Glied ein UND-Ausgangssignal des invertierten Rechengrößensignals (An), des Operator-Signals (Bn) und des Operations-Signals (Ορη) erzeugt,

k) eine Logikeinheit mit P-Kanal-Feldeffekttransistoren mit einem vierten ODER-Glied (55, 58), welches ein ODER-Ausgangssignal der Ausgangssignale des fünften und sechsten UND-Gliedes erzeugt, mit einem fünften ODER-Glied (63, 67), welches ein ODER-Ausgangssignal des siebten und achten UND-Gliedes erzeugt, und mit einem sechsten ODER-Glied (54,62), welches ein ODER-Ausgangssignal des vierten und fünften ODER-Gliedes erzeugt,

I) ein siebtes ODER-Glied (6), welches als Übertragsausgangssignal ([CZB] η) ein ODER-Ausgangssignal der Logikeinheit mit den N-KanaUFeldeffekttransistoren und der Logikeinheit mi! den P-Kanal-Feldeffekttransistoren erzeugt,

ni) einen Inverter (87), welcher das Ausgangssignal des siebten ODER-Gliedes invertiert.

2. Binäres Addier- und Subtrahierwerk gemäß

Oberbegriff des Anspruchs I, dadurch gekennzeichnet, daß

a) die erste Logikschaltung (3OaJ eine erste Antivalenzschaltung (30aeJ mit N-Kanal-Fe|deffekttransistoren (111, 112, 115, 116) und eine Äquivalenzschaltung (30ac) mit P-Kanal-Feldeffekttransistoren (113, 114, 117, 118) zur Verknüpfung der Rechengrößen enthält, deren gemeinsames Ausgangssignal von einem NICHT-Glied (85) invertiert wird;

b) die zweite Logikschaitung (4OaJ eine mit N-Kanal-Feldeffekttransistoren (121, 122, 125, 126) aufgebaute Antivalenzschaltung und eine mit P-Kanal-FeldefFekttransistoren (123, 124, 127, 128) aufgebaute Äquivalenzschaltung aufweist, welche das Übertragssignal der vorangehenden Stelle und das Ausgangssignal der ersten logischen Schaltung miteinander zum Addier- oder Subtrahierergebnis verknüpfen;

c) die gemischte Torschaltung folgende Teile enthält:

el) eine erste Reihenschaltung von mit N-Kanal-Feldeffektransistoren aufgebauten vier ODER-Gliedern zur aufeinanderfolgenden Verknüpfung der Größen »invertiertes erstes Rechengrößensignal« und »invertiertes _ zweites Rechengrößensignal« (An + Bn), »invertiertes Übertragssignal der vorangehenden Stelle« und Ausgangs_- signal der ersten Logikschaltung ([CZB] n— I + R), »erstes Rechengrößensignal und invertiertes zweites Rechengrößensignal (An + Bn), »invertiertes Übertragssignal der vorangehenden Stelle« und invertiertes Ausgangssignal der ersten Logikschaltung ([CZB] n-\ + R), wobei parallel zu den ersten zwei ODER-Gliedern ein^on dem invertierten Operationssignal (Öpn) angesteuerter N-Kanal-Feldeiiekttransistor (147) geschaltet ist und daß parallel zu den beiden weiteren ODER-Gliedern ein von dem Ope/ationssignal (Ορη) angesteuerter N-Kanal-Feldeffekttransistor geschaltet ist;

c2) eine zweite Reihenschaltung von mit P-Kanal-Feldeffekttransistoren aufgebauten vier ODER-Gliedern zur aufeinanderfolgenden Verknüpfung der Größen »invertiertes Übertragssignal der vorangehenden Stelle« und »invertiertes Aus- gangssignal der ersten Logikschaltung« ([CzB]/7-1 + R), »invertiertes erstes Rechengrößensignal« und »invertiertes zweites Rechr-.ngrößensignal« (An + Bn), »invertiertes Übertragssignal der vorange- henden Stelle« und Ausgangssignal der ersten Logikschaltung ([CZBjn-1 + R) und »erstes Rechengrößensignal« und »invertiertes zweites Rechengrößensignal« (An + Bn), wobei parallel zu den ersten w zwei ODER-Gliedern ein von dem Operationssignal (Ορη) angesteuerter P-Kanal-Feldeffekttransistor (149) geschaltet ist, und daß parallel zu den beiden weiteren ODER-Gliedern ein von dem invertierten Operationssignal (Ορη) angesteuerter P-Kanal-Feldertekttransistor (150) geschaltet ist;

c3) an der gemeinsamen Verbindung der beiden Reihenschaltungen gemäß el) und c2) ist das positive oder negative Überiragungssignal ([CZB]η abgreifbar.