JPH05304455A - 選択回路 - Google Patents
選択回路Info
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- JPH05304455A JPH05304455A JP13425092A JP13425092A JPH05304455A JP H05304455 A JPH05304455 A JP H05304455A JP 13425092 A JP13425092 A JP 13425092A JP 13425092 A JP13425092 A JP 13425092A JP H05304455 A JPH05304455 A JP H05304455A
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- transistor
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Abstract
(57)【要約】
【目的】 遅延時間はスイッチング手段の１個分の遅延
時間だけとし、選択動作の高速化を図る。 【構成】 例えば、選択入力信号ＳＡ，ＳＢは変化せ
ず、入力信号Ａがローレベルからハイレベルに変化する
時、トランジスタ５ａはＯＮ状態に変化するが、トラン
ジスタ５ｂは既にＯＮ状態になっていて、ｇｎｄからの
信号は既にトランジスタ５ｂを通過している。これによ
ってトランジスタ５ａがＯＮ状態に変化する時、ｇｎｄ
からの信号はトランジスタ５ａを通過するだけで、出力
信号ＯＢのラインに伝えられる。したがって、本回路の
遅延時間は、トランジスタの１個分の遅延時間となる。
時間だけとし、選択動作の高速化を図る。 【構成】 例えば、選択入力信号ＳＡ，ＳＢは変化せ
ず、入力信号Ａがローレベルからハイレベルに変化する
時、トランジスタ５ａはＯＮ状態に変化するが、トラン
ジスタ５ｂは既にＯＮ状態になっていて、ｇｎｄからの
信号は既にトランジスタ５ｂを通過している。これによ
ってトランジスタ５ａがＯＮ状態に変化する時、ｇｎｄ
からの信号はトランジスタ５ａを通過するだけで、出力
信号ＯＢのラインに伝えられる。したがって、本回路の
遅延時間は、トランジスタの１個分の遅延時間となる。
Description
【０００１】
【産業上の利用分野】この発明は、１つ以上の選択入力
信号によって複数の入力信号のうちから１つを選択し、
その反転信号を出力する選択回路に関するものである。
信号によって複数の入力信号のうちから１つを選択し、
その反転信号を出力する選択回路に関するものである。
【０００２】
【従来の技術】図５は従来の選択回路の電気回路図であ
る。図５において、Ａ，Ｂは入力信号、ＳＡ，ＳＢは選
択入力信号、ＯＢは出力信号である。１ａ，１ｂ，…，
１ｆは信号線、２ａ，２ｂはＣＭＯＳトランジスタ、３
は論理反転を行なうインバータである。この選択回路に
おいて、選択入力信号ＳＡと選択入力信号ＳＢは互いに
反転信号であることが仮定されている。
る。図５において、Ａ，Ｂは入力信号、ＳＡ，ＳＢは選
択入力信号、ＯＢは出力信号である。１ａ，１ｂ，…，
１ｆは信号線、２ａ，２ｂはＣＭＯＳトランジスタ、３
は論理反転を行なうインバータである。この選択回路に
おいて、選択入力信号ＳＡと選択入力信号ＳＢは互いに
反転信号であることが仮定されている。
【０００３】次に動作について説明する。信号の電圧の
“高（ハイレベル）”，“低（ローレベル）”をそれぞ
れ“１”，“０”で表すこととする。ＳＡ＝１，ＳＢ＝
０ならば、トランジスタ２ａはＯＮ，トランジスタ２ｂ
はＯＦＦの状態となり、信号線１ｅには信号線１ｂの値
（入力信号Ａ）が採用され、信号線１ｃの値（入力信号
Ｂ）は捨てられる。信号線１ｅの値はインバータ３によ
り反転し、信号線１ｆに与えられるので、信号線１ｆの
値は入力信号Ａの反転となる。よって、出力信号ＯＢは
入力信号Ａの反転となる。ＳＡ＝０，ＳＢ＝１のときは
同様に、出力信号ＯＢは入力信号Ｂの反転となる。
“高（ハイレベル）”，“低（ローレベル）”をそれぞ
れ“１”，“０”で表すこととする。ＳＡ＝１，ＳＢ＝
０ならば、トランジスタ２ａはＯＮ，トランジスタ２ｂ
はＯＦＦの状態となり、信号線１ｅには信号線１ｂの値
（入力信号Ａ）が採用され、信号線１ｃの値（入力信号
Ｂ）は捨てられる。信号線１ｅの値はインバータ３によ
り反転し、信号線１ｆに与えられるので、信号線１ｆの
値は入力信号Ａの反転となる。よって、出力信号ＯＢは
入力信号Ａの反転となる。ＳＡ＝０，ＳＢ＝１のときは
同様に、出力信号ＯＢは入力信号Ｂの反転となる。
【０００４】図６は他の従来の選択回路の電気回路図で
ある。図６において、Ａ，Ｂは入力信号、ＳＡ，ＳＢは
選択入力信号、ＯＢは出力信号である。４ａ，４ｂ，４
ｃ，４ｄはＰチャネル型ＭＯＳトランジスタ、５ａ，５
ｂ，５ｃ，５ｄはＮチャネル型ＭＯＳトランジスタであ
る。図５の従来例の場合と同様、選択入力信号ＳＡと選
択入力信号ＳＢは互いに反転信号であることが仮定され
る。
ある。図６において、Ａ，Ｂは入力信号、ＳＡ，ＳＢは
選択入力信号、ＯＢは出力信号である。４ａ，４ｂ，４
ｃ，４ｄはＰチャネル型ＭＯＳトランジスタ、５ａ，５
ｂ，５ｃ，５ｄはＮチャネル型ＭＯＳトランジスタであ
る。図５の従来例の場合と同様、選択入力信号ＳＡと選
択入力信号ＳＢは互いに反転信号であることが仮定され
る。
【０００５】次に動作について説明する。ＳＡ＝１，Ｓ
Ｂ＝０とすると、トランジスタ４ｃ，５ｂがＯＮ，トラ
ンジスタ４ｄ，５ｄがＯＦＦの状態となる。この時、こ
の回路は、入力信号をＡ、出力信号をＯＢとするインバ
ータと同様の動作を行うので出力信号ＯＢは入力信号Ａ
の反転となる。ＳＡ＝０，ＳＢの場合は同様に、出力信
号ＯＢは入力信号Ｂの反転となる。
Ｂ＝０とすると、トランジスタ４ｃ，５ｂがＯＮ，トラ
ンジスタ４ｄ，５ｄがＯＦＦの状態となる。この時、こ
の回路は、入力信号をＡ、出力信号をＯＢとするインバ
ータと同様の動作を行うので出力信号ＯＢは入力信号Ａ
の反転となる。ＳＡ＝０，ＳＢの場合は同様に、出力信
号ＯＢは入力信号Ｂの反転となる。
【０００６】
【発明が解決しようとする課題】従来の選択回路は以上
のように構成されているので、選択入力信号ＳＡ，ＳＢ
が変化しないで入力信号Ａ，Ｂのみが変化する場合など
に、遅延時間が長いという問題点があった。
のように構成されているので、選択入力信号ＳＡ，ＳＢ
が変化しないで入力信号Ａ，Ｂのみが変化する場合など
に、遅延時間が長いという問題点があった。
【０００７】このことを図５，図６を用いて説明する。
ＳＡ＝０，ＳＢ＝１の状態で、入力信号Ｂが１から０へ
変化する時を考える。ここで、入力信号Ａはどの様な信
号でも良い。図５の回路の場合には、ＳＡ＝０，ＳＢ＝
１であることからＣＭＯＳトランジスタ２ａがＯＦＦ，
ＣＭＯＳトランジスタ２ｂがＯＮの状態で、入力信号Ｂ
が１から０に変わることになる。このとき、この入力信
号ＢはＣＭＯＳトランジスタ２ｂを介して信号線１ｅに
伝わり、インバータ３によって反転させられ、出力信号
ＯＢとなる。よって、この回路の遅延時間は、トランジ
スタ１個分の遅延時間とインバータ１個分の遅延時間の
和となる。
ＳＡ＝０，ＳＢ＝１の状態で、入力信号Ｂが１から０へ
変化する時を考える。ここで、入力信号Ａはどの様な信
号でも良い。図５の回路の場合には、ＳＡ＝０，ＳＢ＝
１であることからＣＭＯＳトランジスタ２ａがＯＦＦ，
ＣＭＯＳトランジスタ２ｂがＯＮの状態で、入力信号Ｂ
が１から０に変わることになる。このとき、この入力信
号ＢはＣＭＯＳトランジスタ２ｂを介して信号線１ｅに
伝わり、インバータ３によって反転させられ、出力信号
ＯＢとなる。よって、この回路の遅延時間は、トランジ
スタ１個分の遅延時間とインバータ１個分の遅延時間の
和となる。
【０００８】図６の回路の場合には、入力信号Ｂが１か
ら０に変わることにより、トランジスタ４ａがＯＦＦの
状態からＯＮの状態に、トランジスタ５ｃがＯＮの状態
からＯＦＦの状態に変わる。よって、電源Ｖｄｄからの
信号がトランジスタ４ａと既にＯＮの状態になっている
トランジスタ４ｄを介して伝わり、出力信号ＯＢは１に
変化する。これにより、この回路の遅延時間はトランジ
スタの２個分の遅延時間に相当することが分かる。
ら０に変わることにより、トランジスタ４ａがＯＦＦの
状態からＯＮの状態に、トランジスタ５ｃがＯＮの状態
からＯＦＦの状態に変わる。よって、電源Ｖｄｄからの
信号がトランジスタ４ａと既にＯＮの状態になっている
トランジスタ４ｄを介して伝わり、出力信号ＯＢは１に
変化する。これにより、この回路の遅延時間はトランジ
スタの２個分の遅延時間に相当することが分かる。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、選択入力信号ＳＡ，ＳＢが変化
しないで入力信号Ａ，Ｂが変化する場合などに、スイッ
チング手段（トランジスタ）の１個分の遅延時間で動作
する選択回路を提供することを目的とする。
ためになされたもので、選択入力信号ＳＡ，ＳＢが変化
しないで入力信号Ａ，Ｂが変化する場合などに、スイッ
チング手段（トランジスタ）の１個分の遅延時間で動作
する選択回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る選択回路
は、与えられた入力信号Ａがローレベルである場合に導
通状態（ＯＮ状態）となる第１のスイッチング手段（Ｐ
チャネル型ＭＯＳトランジスタ４ｂ）と、上記与えられ
た入力信号Ａを選択すべき場合に与えられた選択入力信
号ＳＢによって導通状態となる第２のスイッチング手段
（Ｐチャネル型ＭＯＳトランジスタ４ａ）とが直列に接
続され、この直列に接続されて構成された回路の一方端
がハイレベル電源（電源Ｖｄｄ）に接続され、他方端が
選択結果の出力（出力信号ＯＢのライン）となるように
構成され、更に、与えられた入力信号Ａがハイレベルで
ある場合に導通状態となる第３のスイッチング手段（Ｎ
チャネル型ＭＯＳトランジスタ５ａ）と、上記与えられ
た入力信号Ａを選択すべき場合に与えられた選択入力信
号ＳＡによって導通状態となる第４のスイッチング手段
（Ｎチャネル型ＭＯＳトランジスタ５ｂ）とが直列に接
続され、この直列に接続されて構成された回路の一方端
がローレベル電源（グラウンドｇｎｄ）に接続され、他
方端が選択結果の出力となるように構成されたものであ
る。
は、与えられた入力信号Ａがローレベルである場合に導
通状態（ＯＮ状態）となる第１のスイッチング手段（Ｐ
チャネル型ＭＯＳトランジスタ４ｂ）と、上記与えられ
た入力信号Ａを選択すべき場合に与えられた選択入力信
号ＳＢによって導通状態となる第２のスイッチング手段
（Ｐチャネル型ＭＯＳトランジスタ４ａ）とが直列に接
続され、この直列に接続されて構成された回路の一方端
がハイレベル電源（電源Ｖｄｄ）に接続され、他方端が
選択結果の出力（出力信号ＯＢのライン）となるように
構成され、更に、与えられた入力信号Ａがハイレベルで
ある場合に導通状態となる第３のスイッチング手段（Ｎ
チャネル型ＭＯＳトランジスタ５ａ）と、上記与えられ
た入力信号Ａを選択すべき場合に与えられた選択入力信
号ＳＡによって導通状態となる第４のスイッチング手段
（Ｎチャネル型ＭＯＳトランジスタ５ｂ）とが直列に接
続され、この直列に接続されて構成された回路の一方端
がローレベル電源（グラウンドｇｎｄ）に接続され、他
方端が選択結果の出力となるように構成されたものであ
る。
【００１１】
【作用】例えば、選択入力信号ＳＡ，ＳＢは変化せず、
入力信号Ａがローレベルからハイレベルに変化する時、
第３のスイッチング手段（Ｎチャネル型ＭＯＳトランジ
スタ５ａ）は導通状態に変化するが、第４のスイッチン
グ手段（Ｎチャネル型ＭＯＳトランジスタ５ｂ）は既に
導通状態になっていて、ローレベル電源（グラウンドｇ
ｎｄ）からの信号は既に第４のスイッチング手段を通過
している。これによって、第３のスイッチング手段が導
通状態に変化する時、ローレベル電源からの信号は第３
のスイッチング手段を通過するだけで、出力信号ＯＢの
ラインに伝えられる。したがって、本回路の遅延時間は
スイッチング手段の１個分の遅延時間となる。
入力信号Ａがローレベルからハイレベルに変化する時、
第３のスイッチング手段（Ｎチャネル型ＭＯＳトランジ
スタ５ａ）は導通状態に変化するが、第４のスイッチン
グ手段（Ｎチャネル型ＭＯＳトランジスタ５ｂ）は既に
導通状態になっていて、ローレベル電源（グラウンドｇ
ｎｄ）からの信号は既に第４のスイッチング手段を通過
している。これによって、第３のスイッチング手段が導
通状態に変化する時、ローレベル電源からの信号は第３
のスイッチング手段を通過するだけで、出力信号ＯＢの
ラインに伝えられる。したがって、本回路の遅延時間は
スイッチング手段の１個分の遅延時間となる。
【００１２】
【実施例】実施例１．図１はこの発明の一実施例に係る
選択回路の電気回路図である。図１において、４ｂ，４
ｄは与えられた入力信号Ａ，Ｂが０（ローレベル）であ
る場合にＯＮ状態（導通状態）となる第１のスイッチン
グ手段としてのＰチャネル型ＭＯＳトランジスタ、４
ａ，４ｃは入力信号Ａ，Ｂを選択すべき場合に与えられ
た選択入力信号ＳＢ，ＳＡによってＯＮ状態となる第２
のスイッチング手段としてのＰチャネル型ＭＯＳトラン
ジスタである。Ｐチャネル型ＭＯＳトランジスタ４ａと
Ｐチャネル型ＭＯＳトランジスタ４ｂは直列接続され、
Ｐチャネル型ＭＯＳトランジスタ４ｃとＰチャネル型Ｍ
ＯＳトランジスタ４ｄは直列接続されている。これらの
直列接続されている回路の一方端はハイレベル電源であ
る電源Ｖｄｄに接続され、他方端は選択結果の出力（出
力信号ＯＢのライン）に接続されている。また、図１に
おいて、５ａ，５ｃは与えられた入力信号Ａ，Ｂが１
（ハイレベル）である場合にＯＮ状態となる第３のスイ
ッチング手段としてのＮチャネル型ＭＯＳトランジス
タ、５ｂ，５ｄは入力信号Ａ，Ｂを選択すべき場合に与
えられた選択入力信号ＳＡ，ＳＢによってＯＮ状態とな
る第４のスイッチング手段としてのＮチャネル型ＭＯＳ
トランジスタである。Ｎチャネル型ＭＯＳトランジスタ
５ａとＮチャネル型ＭＯＳトランジスタ５ｂは直列接続
され、Ｎチャネル型ＭＯＳトランジスタ５ｃとＮチャネ
ル型ＭＯＳトランジスタ５ｄは直列接続されている。こ
れらの直列接続されている回路の一方端はローレベル電
源であるグラウンドｇｎｄに接続され、他方端は選択結
果の出力（出力信号ＯＢのライン）に接続されている。
なお、選択入力信号ＳＡと選択入力信号ＳＢは互いに反
転信号であることが仮定されている。
選択回路の電気回路図である。図１において、４ｂ，４
ｄは与えられた入力信号Ａ，Ｂが０（ローレベル）であ
る場合にＯＮ状態（導通状態）となる第１のスイッチン
グ手段としてのＰチャネル型ＭＯＳトランジスタ、４
ａ，４ｃは入力信号Ａ，Ｂを選択すべき場合に与えられ
た選択入力信号ＳＢ，ＳＡによってＯＮ状態となる第２
のスイッチング手段としてのＰチャネル型ＭＯＳトラン
ジスタである。Ｐチャネル型ＭＯＳトランジスタ４ａと
Ｐチャネル型ＭＯＳトランジスタ４ｂは直列接続され、
Ｐチャネル型ＭＯＳトランジスタ４ｃとＰチャネル型Ｍ
ＯＳトランジスタ４ｄは直列接続されている。これらの
直列接続されている回路の一方端はハイレベル電源であ
る電源Ｖｄｄに接続され、他方端は選択結果の出力（出
力信号ＯＢのライン）に接続されている。また、図１に
おいて、５ａ，５ｃは与えられた入力信号Ａ，Ｂが１
（ハイレベル）である場合にＯＮ状態となる第３のスイ
ッチング手段としてのＮチャネル型ＭＯＳトランジス
タ、５ｂ，５ｄは入力信号Ａ，Ｂを選択すべき場合に与
えられた選択入力信号ＳＡ，ＳＢによってＯＮ状態とな
る第４のスイッチング手段としてのＮチャネル型ＭＯＳ
トランジスタである。Ｎチャネル型ＭＯＳトランジスタ
５ａとＮチャネル型ＭＯＳトランジスタ５ｂは直列接続
され、Ｎチャネル型ＭＯＳトランジスタ５ｃとＮチャネ
ル型ＭＯＳトランジスタ５ｄは直列接続されている。こ
れらの直列接続されている回路の一方端はローレベル電
源であるグラウンドｇｎｄに接続され、他方端は選択結
果の出力（出力信号ＯＢのライン）に接続されている。
なお、選択入力信号ＳＡと選択入力信号ＳＢは互いに反
転信号であることが仮定されている。
【００１３】このように構成された選択回路の動作を、
ＳＡ＝１，ＳＢ＝０の場合と、ＳＡ＝０，ＳＢ＝１の場
合とに分けて、以下に説明する。
ＳＡ＝１，ＳＢ＝０の場合と、ＳＡ＝０，ＳＢ＝１の場
合とに分けて、以下に説明する。
【００１４】（ア）ＳＡ＝１，ＳＢ＝０の場合。このと
き、Ｐチャネル型トランジスタ４ａとＮチャネル型トラ
ンジスタ５ｂがＯＮの状態、Ｐチャネル型トランジスタ
４ｃとＮチャネル型トランジスタ５ｄがＯＦＦの状態と
なる。よって、この回路は、入力信号をＡ、出力信号を
ＯＢとするインバータと論理的に同等な動作をする。よ
り詳しく説明すると、Ａ＝１ならば、Ｎチャネル型トラ
ンジスタ５ａがＯＮの状態となり、グラウンドｇｎｄか
らの信号がＮチャネル型トランジスタ５ｂ，５ａを介し
て出力（出力信号ＯＢのライン）に伝わる。その結果、
出力信号ＯＢは０となる。Ａ＝０ならば、同様に、電源
Ｖｄｄからの信号がＰチャネル型トランジスタ４ａ，４
ｂを介して出力（出力信号ＯＢのライン）に伝わり、出
力信号ＯＢは１となる。よって、Ａ＝１，Ａ＝０にかか
わらず、出力信号ＯＢは入力信号Ａの反転信号となる。
き、Ｐチャネル型トランジスタ４ａとＮチャネル型トラ
ンジスタ５ｂがＯＮの状態、Ｐチャネル型トランジスタ
４ｃとＮチャネル型トランジスタ５ｄがＯＦＦの状態と
なる。よって、この回路は、入力信号をＡ、出力信号を
ＯＢとするインバータと論理的に同等な動作をする。よ
り詳しく説明すると、Ａ＝１ならば、Ｎチャネル型トラ
ンジスタ５ａがＯＮの状態となり、グラウンドｇｎｄか
らの信号がＮチャネル型トランジスタ５ｂ，５ａを介し
て出力（出力信号ＯＢのライン）に伝わる。その結果、
出力信号ＯＢは０となる。Ａ＝０ならば、同様に、電源
Ｖｄｄからの信号がＰチャネル型トランジスタ４ａ，４
ｂを介して出力（出力信号ＯＢのライン）に伝わり、出
力信号ＯＢは１となる。よって、Ａ＝１，Ａ＝０にかか
わらず、出力信号ＯＢは入力信号Ａの反転信号となる。
【００１５】次に、遅延時間について説明する。入力信
号Ａが０から１に変化する時、Ｎチャネル型トランジス
タ５ａはＯＮの状態に変化するが、Ｎチャネル型トラン
ジスタ５ｂは既にＯＮの状態になっていて、グラウンド
ｇｎｄからの信号は既にＮチャネル型トランジスタ５ｂ
を通過している。よって、Ｎチャネル型トランジスタ５
ａがＯＮの状態に変化する時、グラウンドｇｎｄからの
信号はＮチャネル型トランジスタ５ａを通過するだけで
出力（出力信号ＯＢのライン）に伝えられる。したがっ
て、この場合のこの回路の遅延時間はトランジスタ１個
分の遅延時間となる。入力信号Ａが１から０に変化する
時も同様に、電源Ｖｃｃからの信号はＰチャネル型トラ
ンジスタ４ｂを通過するだけで出力（出力信号ＯＢのラ
イン）に伝わり、遅延時間はトランジスタの１個分の遅
延時間である。よって、ＳＡ＝１，ＳＢ＝０の場合のこ
の回路の遅延時間はトランジスタの１個分の遅延時間で
ある。
号Ａが０から１に変化する時、Ｎチャネル型トランジス
タ５ａはＯＮの状態に変化するが、Ｎチャネル型トラン
ジスタ５ｂは既にＯＮの状態になっていて、グラウンド
ｇｎｄからの信号は既にＮチャネル型トランジスタ５ｂ
を通過している。よって、Ｎチャネル型トランジスタ５
ａがＯＮの状態に変化する時、グラウンドｇｎｄからの
信号はＮチャネル型トランジスタ５ａを通過するだけで
出力（出力信号ＯＢのライン）に伝えられる。したがっ
て、この場合のこの回路の遅延時間はトランジスタ１個
分の遅延時間となる。入力信号Ａが１から０に変化する
時も同様に、電源Ｖｃｃからの信号はＰチャネル型トラ
ンジスタ４ｂを通過するだけで出力（出力信号ＯＢのラ
イン）に伝わり、遅延時間はトランジスタの１個分の遅
延時間である。よって、ＳＡ＝１，ＳＢ＝０の場合のこ
の回路の遅延時間はトランジスタの１個分の遅延時間で
ある。
【００１６】（イ）ＳＡ＝０，ＳＢ＝１の場合。この場
合も（ア）の場合と同様に出力信号ＯＢは入力信号Ｂの
反転信号となり、遅延時間は、トランジスタの１個分の
遅延時間であることが分かる。
合も（ア）の場合と同様に出力信号ＯＢは入力信号Ｂの
反転信号となり、遅延時間は、トランジスタの１個分の
遅延時間であることが分かる。
【００１７】実施例２．図２はこの発明の他の実施例の
選択回路を示す電気回路図である。図２において、４
ａ，４ｂ，…，４ｆはＰチャネル型ＭＯＳトランジス
タ、５ａ，５ｂ，…，５ｆはＮチャネル型トランジスタ
である。Ａ，Ｂ，Ｃは入力信号、ＳＡ，ＳＡＢ，ＳＢ，
ＳＢＢ，ＳＣ，ＳＣＢは選択入力信号、ＯＢは出力信号
である。ここで、選択入力信号ＳＡとＳＡＢ、選択入力
信号ＳＢとＳＢＢ、選択入力信号ＳＣとＳＣＢは互いに
反転信号であり、選択入力信号ＳＡ，ＳＢ，ＳＣのうち
の１つが１、他の２つが０であることが仮定されてい
る。したがって、選択入力信号ＳＡＢ，ＳＢＢ，ＳＣＢ
のうちの１つが０である。
選択回路を示す電気回路図である。図２において、４
ａ，４ｂ，…，４ｆはＰチャネル型ＭＯＳトランジス
タ、５ａ，５ｂ，…，５ｆはＮチャネル型トランジスタ
である。Ａ，Ｂ，Ｃは入力信号、ＳＡ，ＳＡＢ，ＳＢ，
ＳＢＢ，ＳＣ，ＳＣＢは選択入力信号、ＯＢは出力信号
である。ここで、選択入力信号ＳＡとＳＡＢ、選択入力
信号ＳＢとＳＢＢ、選択入力信号ＳＣとＳＣＢは互いに
反転信号であり、選択入力信号ＳＡ，ＳＢ，ＳＣのうち
の１つが１、他の２つが０であることが仮定されてい
る。したがって、選択入力信号ＳＡＢ，ＳＢＢ，ＳＣＢ
のうちの１つが０である。
【００１８】この回路の動作は上記実施例で説明したの
と同様に説明できる。 （ア）ＳＡ＝１よって、ＳＡＢ＝０，ＳＢ＝０，ＳＢＢ
＝１，ＳＣ＝０，ＳＣＢ＝１ならば、出力信号ＯＢは入
力信号Ａの反転信号である。 （イ）ＳＢ＝１ならば、出力信号ＯＢは入力信号Ｂの反
転信号である。 （ウ）ＳＣ＝１ならば、出力信号ＯＢは入力信号Ｃの反
転信号である。 また、選択入力信号ＳＡ，ＳＡＢ，ＳＢ，ＳＢＢ，Ｓ
Ｃ，ＳＣＢが変化しないで、入力信号Ａ，Ｂ，Ｃが変化
する場合のこの回路の遅延時間はトランジスタの１個分
の遅延時間となる。
と同様に説明できる。 （ア）ＳＡ＝１よって、ＳＡＢ＝０，ＳＢ＝０，ＳＢＢ
＝１，ＳＣ＝０，ＳＣＢ＝１ならば、出力信号ＯＢは入
力信号Ａの反転信号である。 （イ）ＳＢ＝１ならば、出力信号ＯＢは入力信号Ｂの反
転信号である。 （ウ）ＳＣ＝１ならば、出力信号ＯＢは入力信号Ｃの反
転信号である。 また、選択入力信号ＳＡ，ＳＡＢ，ＳＢ，ＳＢＢ，Ｓ
Ｃ，ＳＣＢが変化しないで、入力信号Ａ，Ｂ，Ｃが変化
する場合のこの回路の遅延時間はトランジスタの１個分
の遅延時間となる。
【００１９】実施例３．図３はこの発明の他の実施例の
選択回路を示す電気回路図である。図３において、４
ａ，４ｂ，…，４ｆ，５ａ，５ｂ，…，５ｆ，Ａ，Ｂ，
Ｃ，ＳＡ，ＳＡＢ，ＳＢ，ＳＢＢ，ＳＣ，ＳＣＢ，ＯＢ
は上記実施例２におけるものと同等のものである。実施
例２と同様、選択入力信号ＳＡとＳＡＢ、選択入力信号
ＳＢとＳＢＢ、選択入力信号ＳＣとＳＣＢが互いに反転
信号であること、選択入力信号ＳＡ，ＳＢ，ＳＣのうち
の１つが１であることが仮定されている。この回路の論
理的動作は実施例２の回路と同等である。この回路は、
信号ＳＡ，ＳＡＢ，Ｂ，Ｃが変化せず、信号Ａ，ＳＢ，
ＳＢＢ，ＳＣ，ＳＣＢが変化する時の遅延時間をトラン
ジスタの１個分とするように構成されている。
選択回路を示す電気回路図である。図３において、４
ａ，４ｂ，…，４ｆ，５ａ，５ｂ，…，５ｆ，Ａ，Ｂ，
Ｃ，ＳＡ，ＳＡＢ，ＳＢ，ＳＢＢ，ＳＣ，ＳＣＢ，ＯＢ
は上記実施例２におけるものと同等のものである。実施
例２と同様、選択入力信号ＳＡとＳＡＢ、選択入力信号
ＳＢとＳＢＢ、選択入力信号ＳＣとＳＣＢが互いに反転
信号であること、選択入力信号ＳＡ，ＳＢ，ＳＣのうち
の１つが１であることが仮定されている。この回路の論
理的動作は実施例２の回路と同等である。この回路は、
信号ＳＡ，ＳＡＢ，Ｂ，Ｃが変化せず、信号Ａ，ＳＢ，
ＳＢＢ，ＳＣ，ＳＣＢが変化する時の遅延時間をトラン
ジスタの１個分とするように構成されている。
【００２０】実施例４．図４はこの発明の他の実施例の
選択回路を示す電気回路図である。図４において、４
ａ，４ｂ，…，４ｈはＰチャネル型ＭＯＳトランジス
タ、５ａ，５ｂ，…５ｈはＮチャネル型ＭＯＳトランジ
スタである。信号Ａ，Ｂ，Ｃ，ＳＡ，ＳＡＢ，ＳＢ，Ｓ
ＢＢ，ＳＣ，ＳＣＢ，ＯＢは上記実施例におけるものと
同等のものであり、選択入力信号ＳＡとＳＡＢ、選択入
力信号ＳＢとＳＢＢ、選択入力信号ＳＣとＳＣＢが互い
に反転信号であることが仮定されているが、選択入力信
号ＳＡ，ＳＢ，ＳＣの間に制限は付けない。この回路
は、選択入力信号ＳＡ，ＳＡＢ，ＳＢ，ＳＢＢ，ＳＣ，
ＳＣＢが変化せず、入力信号Ａ，Ｂ，Ｃが変化する場合
にトランジスタ１個分の遅延時間で動作するように構成
されている。論理的動作については省略する。
選択回路を示す電気回路図である。図４において、４
ａ，４ｂ，…，４ｈはＰチャネル型ＭＯＳトランジス
タ、５ａ，５ｂ，…５ｈはＮチャネル型ＭＯＳトランジ
スタである。信号Ａ，Ｂ，Ｃ，ＳＡ，ＳＡＢ，ＳＢ，Ｓ
ＢＢ，ＳＣ，ＳＣＢ，ＯＢは上記実施例におけるものと
同等のものであり、選択入力信号ＳＡとＳＡＢ、選択入
力信号ＳＢとＳＢＢ、選択入力信号ＳＣとＳＣＢが互い
に反転信号であることが仮定されているが、選択入力信
号ＳＡ，ＳＢ，ＳＣの間に制限は付けない。この回路
は、選択入力信号ＳＡ，ＳＡＢ，ＳＢ，ＳＢＢ，ＳＣ，
ＳＣＢが変化せず、入力信号Ａ，Ｂ，Ｃが変化する場合
にトランジスタ１個分の遅延時間で動作するように構成
されている。論理的動作については省略する。
【００２１】実施例５．上記実施例においては、入力信
号の数が３以下となっているが、入力信号の数が４以上
の場合も同様に構成できることは明らかである。
号の数が３以下となっているが、入力信号の数が４以上
の場合も同様に構成できることは明らかである。
【００２２】実施例６．なお、上記実施例においては、
スイッチング手段としてＭＯＳ型トランジスタを用いた
ものを示したが、電気信号によってＯＮ，ＯＦＦが決定
されるスイッチング手段ならどのような回路を用いる場
合であっても同様の効果を奏する。
スイッチング手段としてＭＯＳ型トランジスタを用いた
ものを示したが、電気信号によってＯＮ，ＯＦＦが決定
されるスイッチング手段ならどのような回路を用いる場
合であっても同様の効果を奏する。
【００２３】以上説明したように、１つの選択入力信号
により１つの入力信号を選択している場合、この入力信
号を入力とし、この反転信号を出力とするインバータと
論理的に同等の動作をする。また、選択入力信号によっ
てＯＮまたはＯＦＦが決定されるスイッチング手段の回
路ではなく、入力信号によってＯＮまたはＯＦＦが決定
されるスイッチング手段の回路の一端を出力となるよう
に構成された場合は、選択入力信号が変化しない場合に
高速に動作する選択回路が実現できる。
により１つの入力信号を選択している場合、この入力信
号を入力とし、この反転信号を出力とするインバータと
論理的に同等の動作をする。また、選択入力信号によっ
てＯＮまたはＯＦＦが決定されるスイッチング手段の回
路ではなく、入力信号によってＯＮまたはＯＦＦが決定
されるスイッチング手段の回路の一端を出力となるよう
に構成された場合は、選択入力信号が変化しない場合に
高速に動作する選択回路が実現できる。
【００２４】
【発明の効果】以上のように本発明によれば、特定の一
部の入力信号及び選択入力信号が不変な場合に、高速に
動作する選択回路が得られるという効果が得られる。即
ち、本発明によれば、例えば入力信号がローレベルから
ハイレベルに変化する時、第３のスイッチング手段は導
通状態に変化するが、第４のスイッチング手段は既に導
通状態になっていて、ローレベル電源からの信号は既に
第４のスイッチング手段を通過しており、これにより第
３のスイッチング手段が導通状態に変化する時、ローレ
ベル電源からの信号は第３のスイッチング手段を通過す
るだけで、出力に伝えられ、したがって、本回路の遅延
時間はスイッチング手段の１個分の遅延時間となり、本
回路は高速に動作できる。
部の入力信号及び選択入力信号が不変な場合に、高速に
動作する選択回路が得られるという効果が得られる。即
ち、本発明によれば、例えば入力信号がローレベルから
ハイレベルに変化する時、第３のスイッチング手段は導
通状態に変化するが、第４のスイッチング手段は既に導
通状態になっていて、ローレベル電源からの信号は既に
第４のスイッチング手段を通過しており、これにより第
３のスイッチング手段が導通状態に変化する時、ローレ
ベル電源からの信号は第３のスイッチング手段を通過す
るだけで、出力に伝えられ、したがって、本回路の遅延
時間はスイッチング手段の１個分の遅延時間となり、本
回路は高速に動作できる。
【図１】この発明の一実施例を示す選択回路の電気回路
図である。
図である。
【図２】この発明の他の実施例を示す選択回路の電気回
路図である。
路図である。
【図３】この発明の他の実施例を示す選択回路の電気回
路図である。
路図である。
【図４】この発明の他の実施例を示す選択回路の電気回
路図である。
路図である。
【図５】従来の選択回路の電気回路図である。
【図６】従来の選択回路の電気回路図である。
４ｂ，４ｄ Ｐチャネル型ＭＯＳトランジスタ（図１で
第１のスイッチング手段） ４ａ，４ｃ Ｐチャネル型ＭＯＳトランジスタ（図１で
第２のスイッチング手段） ５ａ，５ｃ Ｎチャネル型ＭＯＳトランジスタ（図１で
第３のスイッチング手段） ５ｂ，５ｄ Ｎチャネル型ＭＯＳトランジスタ（図１で
第４のスイッチング手段） ４ｂ，４ｄ，４ｆ Ｐチャネル型ＭＯＳトランジスタ
（図２で第１のスイッチング手段） ４ａ，４ｃ，４ｅ Ｐチャネル型ＭＯＳトランジスタ
（図２で第２のスイッチング手段） ５ａ，５ｃ，５ｅ Ｎチャネル型ＭＯＳトランジスタ
（図２で第３のスイッチング手段） ５ｂ，５ｄ，５ｆ Ｎチャネル型ＭＯＳトランジスタ
（図２で第４のスイッチング手段） ４ｂ，４ｃ，４ｅ Ｐチャネル型ＭＯＳトランジスタ
（図３で第１のスイッチング手段） ４ａ，４ｄ，４ｆ Ｐチャネル型ＭＯＳトランジスタ
（図３で第２のスイッチング手段） ５ａ，５ｄ，５ｆ Ｎチャネル型ＭＯＳトランジスタ
（図３で第３のスイッチング手段） ５ｂ，５ｃ，５ｅ Ｎチャネル型ＭＯＳトランジスタ
（図３で第４のスイッチング手段） ４ｂ，４ｅ，４ｈ Ｐチャネル型ＭＯＳトランジスタ
（図４で第１のスイッチング手段） ４ａ，４ｃ，４ｄ，４ｆ，４ｇ Ｐチャネル型ＭＯＳト
ランジスタ（図４で第２のスイッチング手段） ５ａ，５ｃ，５ｆ Ｎチャネル型ＭＯＳトランジスタ
（図４で第３のスイッチング手段） ５ｂ，５ｄ，５ｅ，５ｇ，５ｈ Ｎチャネル型ＭＯＳト
ランジスタ（図４で第４のスイッチング手段） Ｖｄｄ 電源（ハイレベル電源） ｇｎｄ グラウンド（ローレベル電源）
第１のスイッチング手段） ４ａ，４ｃ Ｐチャネル型ＭＯＳトランジスタ（図１で
第２のスイッチング手段） ５ａ，５ｃ Ｎチャネル型ＭＯＳトランジスタ（図１で
第３のスイッチング手段） ５ｂ，５ｄ Ｎチャネル型ＭＯＳトランジスタ（図１で
第４のスイッチング手段） ４ｂ，４ｄ，４ｆ Ｐチャネル型ＭＯＳトランジスタ
（図２で第１のスイッチング手段） ４ａ，４ｃ，４ｅ Ｐチャネル型ＭＯＳトランジスタ
（図２で第２のスイッチング手段） ５ａ，５ｃ，５ｅ Ｎチャネル型ＭＯＳトランジスタ
（図２で第３のスイッチング手段） ５ｂ，５ｄ，５ｆ Ｎチャネル型ＭＯＳトランジスタ
（図２で第４のスイッチング手段） ４ｂ，４ｃ，４ｅ Ｐチャネル型ＭＯＳトランジスタ
（図３で第１のスイッチング手段） ４ａ，４ｄ，４ｆ Ｐチャネル型ＭＯＳトランジスタ
（図３で第２のスイッチング手段） ５ａ，５ｄ，５ｆ Ｎチャネル型ＭＯＳトランジスタ
（図３で第３のスイッチング手段） ５ｂ，５ｃ，５ｅ Ｎチャネル型ＭＯＳトランジスタ
（図３で第４のスイッチング手段） ４ｂ，４ｅ，４ｈ Ｐチャネル型ＭＯＳトランジスタ
（図４で第１のスイッチング手段） ４ａ，４ｃ，４ｄ，４ｆ，４ｇ Ｐチャネル型ＭＯＳト
ランジスタ（図４で第２のスイッチング手段） ５ａ，５ｃ，５ｆ Ｎチャネル型ＭＯＳトランジスタ
（図４で第３のスイッチング手段） ５ｂ，５ｄ，５ｅ，５ｇ，５ｈ Ｎチャネル型ＭＯＳト
ランジスタ（図４で第４のスイッチング手段） Ｖｄｄ 電源（ハイレベル電源） ｇｎｄ グラウンド（ローレベル電源）
【手続補正書】
【提出日】平成４年９月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】次に動作について説明する。ＳＡ＝１，Ｓ
Ｂ＝０とすると、トランジスタ４ｃ，５ｂがＯＮ，トラ
ンジスタ４ｄ，５ｄがＯＦＦの状態となる。この時、こ
の回路は、入力信号をＡ、出力信号をＯＢとするインバ
ータと同様の動作を行うので出力信号ＯＢは入力信号Ａ
の反転となる。ＳＡ＝０，ＳＢ＝１の場合は同様に、出
力信号ＯＢは入力信号Ｂの反転となる。
Ｂ＝０とすると、トランジスタ４ｃ，５ｂがＯＮ，トラ
ンジスタ４ｄ，５ｄがＯＦＦの状態となる。この時、こ
の回路は、入力信号をＡ、出力信号をＯＢとするインバ
ータと同様の動作を行うので出力信号ＯＢは入力信号Ａ
の反転となる。ＳＡ＝０，ＳＢ＝１の場合は同様に、出
力信号ＯＢは入力信号Ｂの反転となる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】以上説明したように、１組の選択入力信号
により１つの入力信号を選択している場合、この入力信
号を入力とし、この反転信号を出力とするインバータと
論理的に同等の動作をする。また、選択入力信号によっ
てＯＮまたはＯＦＦが決定されるスイッチング手段の回
路ではなく、入力信号によってＯＮまたはＯＦＦが決定
されるスイッチング手段の回路の一端を出力となるよう
に構成された場合は、選択入力信号が変化しない場合に
高速に動作する選択回路が実現できる。
により１つの入力信号を選択している場合、この入力信
号を入力とし、この反転信号を出力とするインバータと
論理的に同等の動作をする。また、選択入力信号によっ
てＯＮまたはＯＦＦが決定されるスイッチング手段の回
路ではなく、入力信号によってＯＮまたはＯＦＦが決定
されるスイッチング手段の回路の一端を出力となるよう
に構成された場合は、選択入力信号が変化しない場合に
高速に動作する選択回路が実現できる。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (1)
- 【請求項１】 １つ以上の選択入力信号によって複数の
入力信号の内から１つの入力信号を選択し、この入力信
号の反転信号を出力する選択回路において、与えられた
入力信号がローレベルである場合に導通状態となる第１
のスイッチング手段と、上記与えられた入力信号を選択
すべき場合に与えられた選択入力信号によって導通状態
となる第２のスイッチング手段とが直列に接続され、こ
の直列に接続されて構成された回路の一方端がハイレベ
ル電源に接続され、他方端が選択結果の出力となるよう
に構成され、更に、与えられた入力信号がハイレベルで
ある場合に導通状態となる第３のスイッチング手段と、
上記与えられた入力信号を選択すべき場合に与えられた
選択入力信号によって導通状態となる第４のスイッチン
グ手段とが直列に接続され、この直列に接続されて構成
された回路の一方端がローレベル電源に接続され、他方
端が選択結果の出力となるように構成されたことを特徴
とする選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13425092A JPH05304455A (ja) | 1992-04-27 | 1992-04-27 | 選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13425092A JPH05304455A (ja) | 1992-04-27 | 1992-04-27 | 選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304455A true JPH05304455A (ja) | 1993-11-16 |
Family
ID=15123908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13425092A Pending JPH05304455A (ja) | 1992-04-27 | 1992-04-27 | 選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304455A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100825187B1 (ko) * | 2005-12-22 | 2008-04-24 | 산요덴키가부시키가이샤 | 전압 선택 회로 |
| US9515665B1 (en) | 2015-05-20 | 2016-12-06 | Socionext, Inc. | Selector circuit, equalizer circuit, and semiconductor integrated circuit |
-
1992
- 1992-04-27 JP JP13425092A patent/JPH05304455A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100825187B1 (ko) * | 2005-12-22 | 2008-04-24 | 산요덴키가부시키가이샤 | 전압 선택 회로 |
| US9515665B1 (en) | 2015-05-20 | 2016-12-06 | Socionext, Inc. | Selector circuit, equalizer circuit, and semiconductor integrated circuit |
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