JPS589355A - ダイナミツクデコ−ダ回路 - Google Patents
ダイナミツクデコ−ダ回路Info
- Publication number
- JPS589355A JPS589355A JP56106733A JP10673381A JPS589355A JP S589355 A JPS589355 A JP S589355A JP 56106733 A JP56106733 A JP 56106733A JP 10673381 A JP10673381 A JP 10673381A JP S589355 A JPS589355 A JP S589355A
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- JP
- Japan
- Prior art keywords
- pull
- gate
- channel
- depletion type
- voltage
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
- H03K19/09487—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using only depletion transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、相補型ゲート絶縁型電界効果トランジスタを
用い九ダイナミックデコーダ回路に関するものである。
用い九ダイナミックデコーダ回路に関するものである。
０−Ｍ０８１ＦＩＣＴ（相補ｆｆ１１ＭＯ８構造の電界
効果トランジスタ）を用いたダイナミックデコーダ回路
の例を第１図に示す、このダイナミックデコーダはアド
レス入力信号をＮチャンネルＭＯ８ｒＥＴのケート入力
とし、同期信号φ１が■レベルφ箇がＬレベルかつ、ア
ドレス信号が全て■レベルとなった時、Ｃに■レベルが
出力される。［７かしこの回路でｔｌ、初期状態がφ１
が■レベル。
効果トランジスタ）を用いたダイナミックデコーダ回路
の例を第１図に示す、このダイナミックデコーダはアド
レス入力信号をＮチャンネルＭＯ８ｒＥＴのケート入力
とし、同期信号φ１が■レベルφ箇がＬレベルかつ、ア
ドレス信号が全て■レベルとなった時、Ｃに■レベルが
出力される。［７かしこの回路でｔｌ、初期状態がφ１
が■レベル。
φ１がＬレベルかつ、アドレス信号の少なくとも１本が
Ｌレベルである場合、ＢとＣのレベルが不安定な状態と
なシ、信号Ｏを出力するインパータＫｌ！ｌ電絡が潰れ
てしまう。
Ｌレベルである場合、ＢとＣのレベルが不安定な状態と
なシ、信号Ｏを出力するインパータＫｌ！ｌ電絡が潰れ
てしまう。
本発明は、第２図の回路で、Ｄにプルアップトランジス
タ（第３図（１））ま九はプルアップ抵抗（第１図（２
） ） ｔたけデプレッシｌンＷＭチャンネルＭＯ８７
Ｉテのドレイン、ソース、ゲートをそれぞれ、デプレッ
ションｆ！ＩｉＰチャンネルＭＯＥＩＰＩＣＴのゲート
、ソース、ドレインに接合した回路（第５図（５））を
用いることにより、初期状態を設定する仁とができる回
路とした。
タ（第３図（１））ま九はプルアップ抵抗（第１図（２
） ） ｔたけデプレッシｌンＷＭチャンネルＭＯ８７
Ｉテのドレイン、ソース、ゲートをそれぞれ、デプレッ
ションｆ！ＩｉＰチャンネルＭＯＥＩＰＩＣＴのゲート
、ソース、ドレインに接合した回路（第５図（５））を
用いることにより、初期状態を設定する仁とができる回
路とした。
第３図の（３）の回路を用いたデコーダを理解する九め
、模式的断面構造を第４図に示す、この回路はデプレッ
ション型のＮチャンネル及びＰチャンネルＭＯ８Ｆ！？
で構成される。配線は図４に示すようにＮチャンネルＭ
Ｏ８Ｆ！ｅＴのゲートをＧＩＩＤ＠に接続し、 ？ｆ’
ｒｙ＄ｋＭ ＯＢ ＩＦ Ｍ ＴノゲートをＶＤ（プラ
ス）Ｋ接続する。電圧ＶＤを上げていくと、２つのＭＯ
８ＦＥＴが両方ともデプレッション型のため、 ＶＤと
ともに工ｐが増加する。工ｐの増加に伴い電圧Ｖ輩を上
昇する。Ｎチー？ン＄ルＭＯ８ＦＥＴのダート電圧はＧ
ＭＩ）Ｋｌｉｌ定しであるため、ｖＭの上昇は等価的に
Ｎチャラネ４ＭＯ８ＦＥＴが閉じる方向に作用する。従
って、第４図の回路の電圧−電ｒＮＩｆ！Ｉ性Ｆｉ第５
図のように々る。第５図の肴性は第４図に示すデプレッ
ション型ＮチャンネルＭＯ８ＦＥＴの閾値電圧Ｖ！Ｎな
どによってか表シ自由に制御できる。第５図の肴性を持
つ回路を従来の回路（第１図）のＤのトランジスタのか
わりに挿入した回＃８（第２図りに第３図（３）を入れ
九回路）は従来と同じデコード機能を有しながら、初期
状態における短絡電流をなくすことができる。
、模式的断面構造を第４図に示す、この回路はデプレッ
ション型のＮチャンネル及びＰチャンネルＭＯ８Ｆ！？
で構成される。配線は図４に示すようにＮチャンネルＭ
Ｏ８Ｆ！ｅＴのゲートをＧＩＩＤ＠に接続し、 ？ｆ’
ｒｙ＄ｋＭ ＯＢ ＩＦ Ｍ ＴノゲートをＶＤ（プラ
ス）Ｋ接続する。電圧ＶＤを上げていくと、２つのＭＯ
８ＦＥＴが両方ともデプレッション型のため、 ＶＤと
ともに工ｐが増加する。工ｐの増加に伴い電圧Ｖ輩を上
昇する。Ｎチー？ン＄ルＭＯ８ＦＥＴのダート電圧はＧ
ＭＩ）Ｋｌｉｌ定しであるため、ｖＭの上昇は等価的に
Ｎチャラネ４ＭＯ８ＦＥＴが閉じる方向に作用する。従
って、第４図の回路の電圧−電ｒＮＩｆ！Ｉ性Ｆｉ第５
図のように々る。第５図の肴性は第４図に示すデプレッ
ション型ＮチャンネルＭＯ８ＦＥＴの閾値電圧Ｖ！Ｎな
どによってか表シ自由に制御できる。第５図の肴性を持
つ回路を従来の回路（第１図）のＤのトランジスタのか
わりに挿入した回＃８（第２図りに第３図（３）を入れ
九回路）は従来と同じデコード機能を有しながら、初期
状態における短絡電流をなくすことができる。
また、アドレス信号をＰチャンネルＭＯ８ＦＫ丁に入力
させたダイナミックデコーダに関してもプルダウン回路
を用いて同様に初期状塾における短絡電流をなくすこと
ができる。
させたダイナミックデコーダに関してもプルダウン回路
を用いて同様に初期状塾における短絡電流をなくすこと
ができる。
第１図ｒｊｃ−ＭＯ８Ｆ！ｃ７を用イタタイナミックデ
コーダで、φｍ、φ３は逆位相の同期信号。 ム１．ム露、ムｌはアドレス信号。第２図は、従来のダ
イナミックデコーダに改良を加え九回路である。第３図
は第２図りに用−る回路であり（１） −・プルアップ
トランジスタ、（２）−・プルアップ抵抗。 （３） ・・・デプレッション型ＮチャンネルＭＯ８７
！Ｔのドレイン、ソース、ゲートをそえそえデプレッシ
ョン型ＰチャンネルＭＯ８ＦＩＣＴのケート、ソース、
ドレインに接続した回路である。第４図は本発明の断面
図、１・・・ｎ型半導体基板、２・・・ｐ型つｘル領域
ｈ ｓ 、 ａ 、 ｓ−・・それぞれデプレッショ
ン型ＮチャンネルＭＯ８Ｆ］！：Ｔのドレイン、ソース
＊ ’ｌ ） ｂ ６ｔ ｙ ＊ ｓ・−それぞれ
デプレッション型ＰチャンネルＭＯ８ＦＥＴのソース、
ドレイン、ゲート、第５図Ｆｉ、第４図の電圧−電流橢
性を示す。 以上 鯖３１」 （Ｊ） 葉夕国
コーダで、φｍ、φ３は逆位相の同期信号。 ム１．ム露、ムｌはアドレス信号。第２図は、従来のダ
イナミックデコーダに改良を加え九回路である。第３図
は第２図りに用−る回路であり（１） −・プルアップ
トランジスタ、（２）−・プルアップ抵抗。 （３） ・・・デプレッション型ＮチャンネルＭＯ８７
！Ｔのドレイン、ソース、ゲートをそえそえデプレッシ
ョン型ＰチャンネルＭＯ８ＦＩＣＴのケート、ソース、
ドレインに接続した回路である。第４図は本発明の断面
図、１・・・ｎ型半導体基板、２・・・ｐ型つｘル領域
ｈ ｓ 、 ａ 、 ｓ−・・それぞれデプレッショ
ン型ＮチャンネルＭＯ８Ｆ］！：Ｔのドレイン、ソース
＊ ’ｌ ） ｂ ６ｔ ｙ ＊ ｓ・−それぞれ
デプレッション型ＰチャンネルＭＯ８ＦＥＴのソース、
ドレイン、ゲート、第５図Ｆｉ、第４図の電圧−電流橢
性を示す。 以上 鯖３１」 （Ｊ） 葉夕国
Claims (1)
- 【特許請求の範囲】 噛）相補型ゲート絶縁型電界効果トランジスタを用いた
ダイナミックデコーダ回路にシーで、プルアップトラン
ジスタを用いて初期状態を決定することを特徴とするダ
イナミックデコーダ回路。 ２）プルアップトランジスタの代わりにプルダウントラ
ンジスタを用い７１２、特許請求の範囲第１項記載のダ
イナミックデコーダ回路。 Ｓ）プルアップトランジス！の代わりにプルアップ抵抗
を用いた特許請求の範囲第１項記載のダイナミックデコ
ーダ回路。 ４）プルアップトランジスタの代わりにプルダウン抵抗
を用いた特許請求の範囲第１項記載のダイナミックデコ
ーダ回路。 ６）プルアップトランジスタの代わシにデプレッション
ｌｌｊＭチャンネルＭＯｆｉＦＫ丁のドレイン。 ソース、ゲートをそれぞれデプレッション型Ｐチャンネ
ルＭＯ８ＦＦＴのゲート、ソース、ゲートに接続した回
路を用いた特許請求の範囲第１項記載のダイナミックデ
コーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106733A JPS589355A (ja) | 1981-07-08 | 1981-07-08 | ダイナミツクデコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106733A JPS589355A (ja) | 1981-07-08 | 1981-07-08 | ダイナミツクデコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589355A true JPS589355A (ja) | 1983-01-19 |
| JPS6130347B2 JPS6130347B2 (ja) | 1986-07-12 |
Family
ID=14441129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106733A Granted JPS589355A (ja) | 1981-07-08 | 1981-07-08 | ダイナミツクデコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589355A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180330A (ja) * | 1984-02-28 | 1985-09-14 | Nec Corp | Ｃｍｏｓレシオ回路 |
| JPS61120393A (ja) * | 1984-11-14 | 1986-06-07 | Fujitsu Ltd | アドレスデコ−ダ回路 |
-
1981
- 1981-07-08 JP JP56106733A patent/JPS589355A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180330A (ja) * | 1984-02-28 | 1985-09-14 | Nec Corp | Ｃｍｏｓレシオ回路 |
| JPS61120393A (ja) * | 1984-11-14 | 1986-06-07 | Fujitsu Ltd | アドレスデコ−ダ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6130347B2 (ja) | 1986-07-12 |
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