JPS5916353B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPS5916353B2 JPS5916353B2 JP55132104A JP13210480A JPS5916353B2 JP S5916353 B2 JPS5916353 B2 JP S5916353B2 JP 55132104 A JP55132104 A JP 55132104A JP 13210480 A JP13210480 A JP 13210480A JP S5916353 B2 JPS5916353 B2 JP S5916353B2
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- JP
- Japan
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- type transistor
- time
- output
- circuit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、ＲＯＭ、ＲＡＭ等のメモリ回路から読出され
るようなデータを入力データとして、これを検出増幅し
た出力データを得るようになされ’ たセンスアンプ回
路に関し、特に、出力データが、入力データの「ｏ」か
ら「１」への変化及び「１」から「Ｏ」への変化をそれ
らの変化速度に比し早い速度で検出増幅した出力データ
として、得られるようになされた、新規なセンスアンプ
回路を提０ 案せんとするもので、以下、図面を伴なつ
て詳述する所から明らかとなるのであろう。
るようなデータを入力データとして、これを検出増幅し
た出力データを得るようになされ’ たセンスアンプ回
路に関し、特に、出力データが、入力データの「ｏ」か
ら「１」への変化及び「１」から「Ｏ」への変化をそれ
らの変化速度に比し早い速度で検出増幅した出力データ
として、得られるようになされた、新規なセンスアンプ
回路を提０ 案せんとするもので、以下、図面を伴なつ
て詳述する所から明らかとなるのであろう。
第１図は、本発明によるセンスアンプ回路の第１の実施
例を示し、以下述べる構成を有する。
例を示し、以下述べる構成を有する。
すなわち、例えばＰチャンネル形のＭＩＳ電界５ 効果
トランジスタ（以下簡単のため、Ｐ形トランジスタと称
す）Ｑ１と、同様のＰ形トランジスタＱ２と、Ｎチャン
ネル形のＭＩＳ電界効果トランジスタ（以下簡単のため
、Ｎ形トランジスタと称す）Ｑ３と、同様のＮ形トラン
ジスタＱ４とがそ・ｏ れ等の順に直列に接続されてい
る直列回路Ａｌを具備しする。而して、その直列回路Ａ
ｌのＰ形トランジスタＱ１側の一端が、正の電源線Ｖ１
に接続され、又、Ｎ形トランジスタＱ４側の他端が、電
源線Ｖ１でｊ５得られる正の電圧に比し低い電圧の得ら
れる電源線Ｖ２に接続されている。
トランジスタ（以下簡単のため、Ｐ形トランジスタと称
す）Ｑ１と、同様のＰ形トランジスタＱ２と、Ｎチャン
ネル形のＭＩＳ電界効果トランジスタ（以下簡単のため
、Ｎ形トランジスタと称す）Ｑ３と、同様のＮ形トラン
ジスタＱ４とがそ・ｏ れ等の順に直列に接続されてい
る直列回路Ａｌを具備しする。而して、その直列回路Ａ
ｌのＰ形トランジスタＱ１側の一端が、正の電源線Ｖ１
に接続され、又、Ｎ形トランジスタＱ４側の他端が、電
源線Ｖ１でｊ５得られる正の電圧に比し低い電圧の得ら
れる電源線Ｖ２に接続されている。
又、Ｐ形トランジスタＱ２及びＮ形トランジスタＱ３の
接続中点Ｂ１が、遅延保持回路Ｄ１を介して、Ｐ形トラ
ンジスタＱ１及びＮ形トランジス■０ 夕Ｑ４のゲート
に接続されている。
接続中点Ｂ１が、遅延保持回路Ｄ１を介して、Ｐ形トラ
ンジスタＱ１及びＮ形トランジス■０ 夕Ｑ４のゲート
に接続されている。
更にＰ形トランジスタＱ２及びＮ形トランジスタＱ３の
ゲートから、それ等を互に接続して、データ入力線Ｌｉ
が導出されている。
ゲートから、それ等を互に接続して、データ入力線Ｌｉ
が導出されている。
なお更に、遅延保持回路Ｄ１から、データ出力フ５ 線
Ｈ１が導出されている。
Ｈ１が導出されている。
上述した遅延保持回路Ｄ１は、フリップフロップ回路Ｆ
と、インバータ回路月とがそれ等の順ハ０−に縦続接続
されている回路でなり、フリツプフロツプ回路Ｆ及びイ
ンバータ回路１１の接続中点Ｋ１から、データ出力線Ｈ
１を導出している。
と、インバータ回路月とがそれ等の順ハ０−に縦続接続
されている回路でなり、フリツプフロツプ回路Ｆ及びイ
ンバータ回路１１の接続中点Ｋ１から、データ出力線Ｈ
１を導出している。
このような遅延保持回路Ｄ１のフリツプフロツプ回路Ｆ
は、図示詳細説明は省略するが、Ｐ形トランジスタと、
Ｎ形トランジスタとが、対の電源端子間に直列に接続さ
れ、それ等Ｐ形トランジスタ及びＮ形トランジスタのゲ
ートから、それ等を互に接続して、入力端が導出され、
Ｐ形トランジスタ及びＮ形トランジスタの接続中点から
出力端が導出されている、それ自体は公知の相補形イン
バータ回路の２つを、Ｇ１及びＧ２として有し、而して
、インバータ回路Ｇ１の入力端と、インバータ回路Ｇ２
の出力端とが互に接続されて、その接続点から入・出力
端Ｆ，が導出され、ヌ、インバータ回路Ｇ２の入力端と
、インバータ回路Ｇ１の出力端とが互に接続されて、そ
の接続点から入・出力端Ｆ２が導出されている。それ自
体公知の構成とし得る。又、遅延保持回路Ｄ１のインバ
ータ回路１は、図示詳細説明は省略するが、フリツプフ
ロツプ回路Ｆを構成している相補形インバータ回路Ｇ１
及びＧ２と同様の、相補形インバータ回路とし得る。
は、図示詳細説明は省略するが、Ｐ形トランジスタと、
Ｎ形トランジスタとが、対の電源端子間に直列に接続さ
れ、それ等Ｐ形トランジスタ及びＮ形トランジスタのゲ
ートから、それ等を互に接続して、入力端が導出され、
Ｐ形トランジスタ及びＮ形トランジスタの接続中点から
出力端が導出されている、それ自体は公知の相補形イン
バータ回路の２つを、Ｇ１及びＧ２として有し、而して
、インバータ回路Ｇ１の入力端と、インバータ回路Ｇ２
の出力端とが互に接続されて、その接続点から入・出力
端Ｆ，が導出され、ヌ、インバータ回路Ｇ２の入力端と
、インバータ回路Ｇ１の出力端とが互に接続されて、そ
の接続点から入・出力端Ｆ２が導出されている。それ自
体公知の構成とし得る。又、遅延保持回路Ｄ１のインバ
ータ回路１は、図示詳細説明は省略するが、フリツプフ
ロツプ回路Ｆを構成している相補形インバータ回路Ｇ１
及びＧ２と同様の、相補形インバータ回路とし得る。
以上が、本発明によるセンスアンプ回路の一例の構成で
あるが、次にその動作を述べよう。今、入力線Ｌ１に、
第２図Ａに示すような、時点ｔ１以前において正論理で
［０」のレベルをとり、時点ｔ１から「１」のレベルに
変化することを開始し、時点Ｔ５から［１」のレベルを
とり、時点Ｔ７から「Ｏ」のレベルに変化することを開
始して、Ｔｌｌ以降において「Ｏ」のレベルをとる、と
いう入力データＳ１が供給されるものとする。又、遅延
保持回路Ｄ１のフリツプフロツプ回路Ｆが、その入・出
力端Ｆ２から得られる出力（これをＳ２とする）を、第
２図Ｄに示すように、「０」で出力している、という初
期状態にあるものとする。然るときは、時点ｔ１以前に
於て、入力データＳ１が「Ｏ」であるので、Ｐ形トラン
ジスタＱ２がオン、Ｎ形トランジスタＱ３がオフを保つ
ている。
あるが、次にその動作を述べよう。今、入力線Ｌ１に、
第２図Ａに示すような、時点ｔ１以前において正論理で
［０」のレベルをとり、時点ｔ１から「１」のレベルに
変化することを開始し、時点Ｔ５から［１」のレベルを
とり、時点Ｔ７から「Ｏ」のレベルに変化することを開
始して、Ｔｌｌ以降において「Ｏ」のレベルをとる、と
いう入力データＳ１が供給されるものとする。又、遅延
保持回路Ｄ１のフリツプフロツプ回路Ｆが、その入・出
力端Ｆ２から得られる出力（これをＳ２とする）を、第
２図Ｄに示すように、「０」で出力している、という初
期状態にあるものとする。然るときは、時点ｔ１以前に
於て、入力データＳ１が「Ｏ」であるので、Ｐ形トラン
ジスタＱ２がオン、Ｎ形トランジスタＱ３がオフを保つ
ている。
又、インバータ回路１の出力即ち遅延保持回路Ｄ１から
得られる出力（これをＳ３とする）が、第２図Ｂに示す
ように、「１」であるので、Ｐ形トランジスタＱ１がオ
フ、Ｎ形トランジスタＱ４がオンを保つている。
得られる出力（これをＳ３とする）が、第２図Ｂに示す
ように、「１」であるので、Ｐ形トランジスタＱ１がオ
フ、Ｎ形トランジスタＱ４がオンを保つている。
更に、Ｐ形トランジスタＱ１がオ人Ｐ形トランジスタＱ
２がオン、Ｎ形トランジスタＱ３がオ人Ｎ形トランジス
タＱ４がオンを保つている。
２がオン、Ｎ形トランジスタＱ３がオ人Ｎ形トランジス
タＱ４がオンを保つている。
このため、いま、Ｐ形トランジスタＱｌ，Ｐ形トランジ
スタＱ２、Ｎ形トランジスタＱ３、及びＮ形トランジス
タＱ４がそれぞれオンであるときの、それらＰ形トラン
ジスタＱ１、Ｐ形トランジスタＱ２、Ｎ形トランジスタ
Ｑ３、及びＮ形トランジスタＱ４の両端電圧を、それぞ
れＶＬｌ，ＶＬ２，ＶＬ３、及びＶＬ４とするとき、そ
れら電圧ＶＬｌ，ＶＬ２，ＶＬ３、及びＶＬ４が、ＶＬ
ｌ＝ＶＬ２ＶＬ３＝ＶＬ４−ＶＬＯの関係を有している
とし、また、Ｐ形トランジスタＱ１、Ｐ形トランジスタ
Ｑ２，Ｎ形トランジスタＱ３、及びＮ形トランジスタＱ
４がそれぞれオフであるときの、それらＰ形トランジス
タＱｌ，Ｐ形トランジスタＱ２，Ｎ形トランジスタＱ３
、及びＮ形トランジスタＱ４の両端電圧を、それぞれＶ
Ｈｌ，ＶＨ２，ＶＨ３、及びＶＨ４とするとき、それら
電圧ＶＨｌ，ＶＨ２，ＶＨ３及びＶＦ］４が、ＶＬＯ＜
ＶＨｌ＝ＶＨ４＝ＶＨａくＶＨ２＝ＶＨ３＝ＶＨｂの関
係を有していれば、電源線Ｖ２と、Ｐ形トランジスタＱ
２及びＮ形トランジスタＱ３の接続中点Ｂ１との間で、
ＶＨｂ＋ＶＨＯ＝ＶＨで与えられる電圧が得られている
ので、Ｐ形トランジスタＱ２及びＮ形トランジスタＱ３
の接続中点Ｂ１から得られる出力（これをＳ４とする）
が、第２図Ｃに示すように、上述した電圧ＶＨで意味づ
けられた「１」を保つている。従つて、時点ｔ１以前に
おいて、遅延保持回路Ｄ１の出力線Ｈ１から得られる出
力データ（これをＳ５とする）が、第２図Ｄに示すよう
に「０」で得られている。然しながら、このような状態
から、入力データＳ１が、第２図Ａに示すように、時点
ｔ１から「１」のレベルに変化することを開始し、時点
Ｔ５から［１」のレベルをとれば、Ｐ形トランジスタＱ
２がオフ、Ｎ形トランジスタＱ３がオンになる。
スタＱ２、Ｎ形トランジスタＱ３、及びＮ形トランジス
タＱ４がそれぞれオンであるときの、それらＰ形トラン
ジスタＱ１、Ｐ形トランジスタＱ２、Ｎ形トランジスタ
Ｑ３、及びＮ形トランジスタＱ４の両端電圧を、それぞ
れＶＬｌ，ＶＬ２，ＶＬ３、及びＶＬ４とするとき、そ
れら電圧ＶＬｌ，ＶＬ２，ＶＬ３、及びＶＬ４が、ＶＬ
ｌ＝ＶＬ２ＶＬ３＝ＶＬ４−ＶＬＯの関係を有している
とし、また、Ｐ形トランジスタＱ１、Ｐ形トランジスタ
Ｑ２，Ｎ形トランジスタＱ３、及びＮ形トランジスタＱ
４がそれぞれオフであるときの、それらＰ形トランジス
タＱｌ，Ｐ形トランジスタＱ２，Ｎ形トランジスタＱ３
、及びＮ形トランジスタＱ４の両端電圧を、それぞれＶ
Ｈｌ，ＶＨ２，ＶＨ３、及びＶＨ４とするとき、それら
電圧ＶＨｌ，ＶＨ２，ＶＨ３及びＶＦ］４が、ＶＬＯ＜
ＶＨｌ＝ＶＨ４＝ＶＨａくＶＨ２＝ＶＨ３＝ＶＨｂの関
係を有していれば、電源線Ｖ２と、Ｐ形トランジスタＱ
２及びＮ形トランジスタＱ３の接続中点Ｂ１との間で、
ＶＨｂ＋ＶＨＯ＝ＶＨで与えられる電圧が得られている
ので、Ｐ形トランジスタＱ２及びＮ形トランジスタＱ３
の接続中点Ｂ１から得られる出力（これをＳ４とする）
が、第２図Ｃに示すように、上述した電圧ＶＨで意味づ
けられた「１」を保つている。従つて、時点ｔ１以前に
おいて、遅延保持回路Ｄ１の出力線Ｈ１から得られる出
力データ（これをＳ５とする）が、第２図Ｄに示すよう
に「０」で得られている。然しながら、このような状態
から、入力データＳ１が、第２図Ａに示すように、時点
ｔ１から「１」のレベルに変化することを開始し、時点
Ｔ５から［１」のレベルをとれば、Ｐ形トランジスタＱ
２がオフ、Ｎ形トランジスタＱ３がオンになる。
このため、Ｐ形トランジスタＱ２の両端電圧が、上述し
た電圧ＶＬＯからＶＨｂ側に向つて変化することを開始
し、また、Ｎ形トランジスタＱ３の両端電圧が、上述し
た電圧ＶＨｂからＶＬＯ側に向つて変化することを開始
する。よつて、Ｐ形トランジスタＱ２及びＮ形トランジ
スタＱ３の接続中点Ｂ１から得られる出力Ｓ４が、第２
図Ｃに示すように、時点ｔ１から僅かに遅れた時点Ｔ２
から、「Ｏ」のレベルに変化することを開始する。又、
これに応じて、遅延保持回路Ｄ１のフリツプフロツプ回
路Ｆが、時点Ｔ２又はこれより僅かに遅れた時点（図に
おいては時点Ｔ２）から反転動作を開始する。よつて、
フリツプフロツプ回路Ｆの入・出力端Ｆ２から得られる
出力Ｓ２が、第２図Ｄに示すように、時点Ｔ２又はこれ
から僅かに遅れた時点Ｔ２から、「１」のレベルに変化
することを開始する。更に、遅延保持回路Ｄ１から得ら
れる出力Ｓ３が、第２図Ｂに示すように、時点Ｔ２から
僅かに遅れた時点Ｔ３から、「Ｏ」のレベルに変化する
ことを開始する。
た電圧ＶＬＯからＶＨｂ側に向つて変化することを開始
し、また、Ｎ形トランジスタＱ３の両端電圧が、上述し
た電圧ＶＨｂからＶＬＯ側に向つて変化することを開始
する。よつて、Ｐ形トランジスタＱ２及びＮ形トランジ
スタＱ３の接続中点Ｂ１から得られる出力Ｓ４が、第２
図Ｃに示すように、時点ｔ１から僅かに遅れた時点Ｔ２
から、「Ｏ」のレベルに変化することを開始する。又、
これに応じて、遅延保持回路Ｄ１のフリツプフロツプ回
路Ｆが、時点Ｔ２又はこれより僅かに遅れた時点（図に
おいては時点Ｔ２）から反転動作を開始する。よつて、
フリツプフロツプ回路Ｆの入・出力端Ｆ２から得られる
出力Ｓ２が、第２図Ｄに示すように、時点Ｔ２又はこれ
から僅かに遅れた時点Ｔ２から、「１」のレベルに変化
することを開始する。更に、遅延保持回路Ｄ１から得ら
れる出力Ｓ３が、第２図Ｂに示すように、時点Ｔ２から
僅かに遅れた時点Ｔ３から、「Ｏ」のレベルに変化する
ことを開始する。
なお更に、これに応じて、Ｐ形トランジスタＱ１が、オ
フからオンになり、風 Ｎ形トランジスタＱ４がオンか
らオフになる。
フからオンになり、風 Ｎ形トランジスタＱ４がオンか
らオフになる。
よつて、Ｐ形トランジスタＱ１の両端電圧が、上述した
電圧ＶＨａからＶＬＯになり、また、Ｎ形トランジスタ
Ｑ４の両端電圧が、上述した電圧ＶＬＯからＶＨａにな
るので、電源線Ｖ２と接続中点Ｂ１との間の電圧が、Ｖ
ＬＯ＋ＶＨａ＝ＶＬ（なおＶＬは、ＶＬ＜ＶＨの関係を
有する）になるので、出力Ｓ４が、第２図Ｃに示す如よ
うに時点Ｔ３から僅かに遅れた時点Ｔ４から、上述した
電圧ＶＬで意味づけられた「０」のレベルをとる。ヌ、
これに応じて、出力Ｓ２が、第２図Ｄに示ずように、時
点Ｔ４又はこれから僅かに遅れた時点（図においては時
点Ｔ４）から、［１」のレベルをとる。
電圧ＶＨａからＶＬＯになり、また、Ｎ形トランジスタ
Ｑ４の両端電圧が、上述した電圧ＶＬＯからＶＨａにな
るので、電源線Ｖ２と接続中点Ｂ１との間の電圧が、Ｖ
ＬＯ＋ＶＨａ＝ＶＬ（なおＶＬは、ＶＬ＜ＶＨの関係を
有する）になるので、出力Ｓ４が、第２図Ｃに示す如よ
うに時点Ｔ３から僅かに遅れた時点Ｔ４から、上述した
電圧ＶＬで意味づけられた「０」のレベルをとる。ヌ、
これに応じて、出力Ｓ２が、第２図Ｄに示ずように、時
点Ｔ４又はこれから僅かに遅れた時点（図においては時
点Ｔ４）から、［１」のレベルをとる。
更に、出力Ｓ３が、時点Ｔ５から僅かに遅れた時点Ｔ６
から、「Ｏ」のレベルをとる。
から、「Ｏ」のレベルをとる。
従つて、入力データＳ１が、時点Ｔ，から「１」のレベ
ルに変化することを開始し、時点Ｔ５から「１」のレベ
ルをとれば、データ出力Ｓ５が、第２図Ｄに示すように
、時点Ｔ２又はこれから僅かに遅れた時点（図において
は時点Ｔ２）から、「１」のレベルに変化することを開
始し、時点Ｔ４又はこれより僅かに遅れた時点（図にお
いては時点Ｔ４から「１」のレベルをとる。
ルに変化することを開始し、時点Ｔ５から「１」のレベ
ルをとれば、データ出力Ｓ５が、第２図Ｄに示すように
、時点Ｔ２又はこれから僅かに遅れた時点（図において
は時点Ｔ２）から、「１」のレベルに変化することを開
始し、時点Ｔ４又はこれより僅かに遅れた時点（図にお
いては時点Ｔ４から「１」のレベルをとる。
又、このような状態から、入力データＳ１が、第２図Ａ
に示すように、時点Ｔ７から「Ｏ」のレベルに変化する
ことを開始し、時点Ｔｌｌから「Ｏ」のレベルをとれば
、Ｐ形トランジスタＱ２がオン、Ｎ形トランジスタＱ３
がオフになる。
に示すように、時点Ｔ７から「Ｏ」のレベルに変化する
ことを開始し、時点Ｔｌｌから「Ｏ」のレベルをとれば
、Ｐ形トランジスタＱ２がオン、Ｎ形トランジスタＱ３
がオフになる。
このため、Ｐ形トランジスタＱ２の両端電圧が、上述し
た電圧ＶＨｂからＶＬＯ側に向つて変化することを開始
し、また、Ｎ形トランジスタＱ３の両端電圧が、土述し
た電圧ＶＬＯからＶＨｂ側に向つて変化することを開始
する。よつて、出力Ｓ４が、第２図Ｃに示すように、時
点Ｔ，から僅かに遅れた時点Ｔ８から、［１」のレベル
に変化することを開始する。ヌ、これに応じて、遅延保
持回路Ｄ１のフリツプフロツプ回路Ｆが、時点Ｔ８又は
これから僅かに遅れた時点（図においては時点Ｔ８）か
ら、反転動作を開始する。
た電圧ＶＨｂからＶＬＯ側に向つて変化することを開始
し、また、Ｎ形トランジスタＱ３の両端電圧が、土述し
た電圧ＶＬＯからＶＨｂ側に向つて変化することを開始
する。よつて、出力Ｓ４が、第２図Ｃに示すように、時
点Ｔ，から僅かに遅れた時点Ｔ８から、［１」のレベル
に変化することを開始する。ヌ、これに応じて、遅延保
持回路Ｄ１のフリツプフロツプ回路Ｆが、時点Ｔ８又は
これから僅かに遅れた時点（図においては時点Ｔ８）か
ら、反転動作を開始する。
よつて出力Ｓ２が、電２図Ｄに示すように、時点Ｔ８又
はこれから僅かに遅れた時点（図においては時点Ｔ８）
から、「Ｏ」のレベルに変化することを開始する。さら
に、出力Ｓ３が、第２図Ｂに示すように、時点Ｔ８から
遅れた時点Ｔ，から、「１」のレベルに変化することを
開始する。
はこれから僅かに遅れた時点（図においては時点Ｔ８）
から、「Ｏ」のレベルに変化することを開始する。さら
に、出力Ｓ３が、第２図Ｂに示すように、時点Ｔ８から
遅れた時点Ｔ，から、「１」のレベルに変化することを
開始する。
なお更に、これに応じて、Ｐ形トランジスタＱ１が、オ
ンからオフになり、又、Ｎ形トランジスタＱ４が、オフ
からオンになる。
ンからオフになり、又、Ｎ形トランジスタＱ４が、オフ
からオンになる。
よつて、Ｐ形トランジスタＱ１の両端電圧が、土述した
電圧ＶＬＯからＶＨａになり、また、Ｎ形トランジスタ
Ｑ４の両端電圧が、上述した電圧ＶＨａからＶＬＯにな
るので、電源線Ｖ２と接続中点Ｂ１との間の電圧が、Ｖ
ＬＯ＋ＶＨｂ＝ＶＨになるので、出力Ｓ４が、第２図Ｃ
に示すように、時点Ｔ９から僅かに遅れた時点Ｔ，Ｏか
ら、上述した電圧ＶＨで意味づけられた［１」のレベル
をとる。又、これに応じて、出力Ｓ２が、第２図Ｄに示
すように、時点Ｔ，Ｏ又はこれから遅れた時点（図に於
いては時点ＴｌＯ）から「Ｏ」のレベルをとる。
電圧ＶＬＯからＶＨａになり、また、Ｎ形トランジスタ
Ｑ４の両端電圧が、上述した電圧ＶＨａからＶＬＯにな
るので、電源線Ｖ２と接続中点Ｂ１との間の電圧が、Ｖ
ＬＯ＋ＶＨｂ＝ＶＨになるので、出力Ｓ４が、第２図Ｃ
に示すように、時点Ｔ９から僅かに遅れた時点Ｔ，Ｏか
ら、上述した電圧ＶＨで意味づけられた［１」のレベル
をとる。又、これに応じて、出力Ｓ２が、第２図Ｄに示
すように、時点Ｔ，Ｏ又はこれから遅れた時点（図に於
いては時点ＴｌＯ）から「Ｏ」のレベルをとる。
更に、出力Ｓ３が、時点Ｔｌｌから遅れた時点Ｔｌ２か
ら、「１」のレベルをとる。従って、入力データＳ１が
、時点Ｔ７から［０」のレベルに変化することを開始し
、時点Ｔ，ｌから「Ｏ」のレベルをとれば、出力データ
Ｓ５が、第２図Ｄに示すように、時点Ｔ８又はこれから
僅かに遅れた時点（図においては時点Ｔ８）から、［０
」のレベルに変化することを開始し、時点ＴｌＯ又はこ
れから僅かに遅れた時点（図においては時点ＴｌＯ）か
ら、「ｏ」のレベルをとる。
ら、「１」のレベルをとる。従って、入力データＳ１が
、時点Ｔ７から［０」のレベルに変化することを開始し
、時点Ｔ，ｌから「Ｏ」のレベルをとれば、出力データ
Ｓ５が、第２図Ｄに示すように、時点Ｔ８又はこれから
僅かに遅れた時点（図においては時点Ｔ８）から、［０
」のレベルに変化することを開始し、時点ＴｌＯ又はこ
れから僅かに遅れた時点（図においては時点ＴｌＯ）か
ら、「ｏ」のレベルをとる。
上述したように、本発明によるセンスアンプ回路の第１
の実施例によれば、出力線Ｈ１から、入力線Ｌ１に供給
される入力データＳ１を検出増幅している出力データＳ
５を得ることが出来る。
の実施例によれば、出力線Ｈ１から、入力線Ｌ１に供給
される入力データＳ１を検出増幅している出力データＳ
５を得ることが出来る。
この場合、出力データＳ５が、入力データＳ１の「０」
から「１」への変化に応じて、「０」から「１」に変化
する場合、Ｐ形トランジスタＱ１がオフ、Ｎ形トランジ
スタＱ４がオンである状態で、Ｐ形トランジスタＱ２が
オンからオフ、Ｎ形トランジスタＱ３がオフからオンと
なり、然る后、Ｐ形トランジスタＱ１がオフからオン、
Ｎ形トランジスタＱ４がオンからオフになる動作を行う
。従つて、Ｎ形トランジスタＱ３及びＱ４が共にオンの
状態になる時、Ｐ形トランジスタＱ１及びＱ２が共にオ
フの状態にある、という態様で動作を行う。このため、
出力データＳ５が、Ｎ形トランジスタＱ３及びＱ４の閾
値電圧と略々等しい論理閾値で、このときの入力データ
Ｓ１を検出増幅したものとして得られる。
から「１」への変化に応じて、「０」から「１」に変化
する場合、Ｐ形トランジスタＱ１がオフ、Ｎ形トランジ
スタＱ４がオンである状態で、Ｐ形トランジスタＱ２が
オンからオフ、Ｎ形トランジスタＱ３がオフからオンと
なり、然る后、Ｐ形トランジスタＱ１がオフからオン、
Ｎ形トランジスタＱ４がオンからオフになる動作を行う
。従つて、Ｎ形トランジスタＱ３及びＱ４が共にオンの
状態になる時、Ｐ形トランジスタＱ１及びＱ２が共にオ
フの状態にある、という態様で動作を行う。このため、
出力データＳ５が、Ｎ形トランジスタＱ３及びＱ４の閾
値電圧と略々等しい論理閾値で、このときの入力データ
Ｓ１を検出増幅したものとして得られる。
又、出力データＳ５が、入力データＳ１の「１」より「
Ｏ」への変化に応じて、 「１」から「Ｏ」に変化する
場合、Ｐ形トランジスタＱ１がオン、Ｎ形トランジスタ
Ｑ４がオフである状態で、Ｐ形トランジスタＱ２がオフ
からオン、Ｎ形トランジスタＱ３がオンからオフになり
、然る后、Ｐ形トランジスタＱ１がオンからオフ、Ｎ形
トランジスタＱ４がオフからオンになる動作を行う。
Ｏ」への変化に応じて、 「１」から「Ｏ」に変化する
場合、Ｐ形トランジスタＱ１がオン、Ｎ形トランジスタ
Ｑ４がオフである状態で、Ｐ形トランジスタＱ２がオフ
からオン、Ｎ形トランジスタＱ３がオンからオフになり
、然る后、Ｐ形トランジスタＱ１がオンからオフ、Ｎ形
トランジスタＱ４がオフからオンになる動作を行う。
従つて、Ｐ形トランジスタＱ１及びＱ２が共にオンの状
態になる時、Ｎ形トランジスタＱ３及びＱ４が共にオフ
の状態にある、という態様で動作を行う。
態になる時、Ｎ形トランジスタＱ３及びＱ４が共にオフ
の状態にある、という態様で動作を行う。
このため、出力データＳ５が、Ｐ形トランジスタＱ１及
びＱ２の閾値電圧と略々等しい論理閤値で、このときの
入力データＳ１を検出増幅したものとして得られる。
びＱ２の閾値電圧と略々等しい論理閤値で、このときの
入力データＳ１を検出増幅したものとして得られる。
従つて、第１図に示す本発明によるセンスアンプ回路に
よれば、出力データＳ５を、入力データＳ１の「０」か
ら「１」への変化と、「１」から「０」への変化とを、
それらの変化の速度に比し速い速度で、検出増幅してい
る出力データとして得ることが出来る、という大なる特
徴を有する。
よれば、出力データＳ５を、入力データＳ１の「０」か
ら「１」への変化と、「１」から「０」への変化とを、
それらの変化の速度に比し速い速度で、検出増幅してい
る出力データとして得ることが出来る、という大なる特
徴を有する。
又、このような特徴が、２個のＰ形トランジスタＱ１及
びＱ２と、２個のＮ形トランジスタＱ３及びＱ４と、遅
延保持回路Ｄ１とからなる極めて簡易な構成で得られる
、等の特徴を有する。次に、第３図を伴なつて本発明に
よるセンスアンプ回路の第２の実施例を詳述しよう。第
３図において、第１図との対応部分には同一符号を附し
て詳細説明は省略する。
びＱ２と、２個のＮ形トランジスタＱ３及びＱ４と、遅
延保持回路Ｄ１とからなる極めて簡易な構成で得られる
、等の特徴を有する。次に、第３図を伴なつて本発明に
よるセンスアンプ回路の第２の実施例を詳述しよう。第
３図において、第１図との対応部分には同一符号を附し
て詳細説明は省略する。
第３図に示す本発明によるセンスアンプ回路の第２の実
施例は、第１図で上述した構成において、その直列回路
Ａ１と全く同様の直列回路Ａ２と、遅延保持回路Ｄ１と
全く同様の遅延保持回路Ｄ２と、入力線Ｌ１に対応して
いる入力線Ｌ２と、出力線Ｈ１に対応している出力線Ｈ
２とが、遅延保持回路Ｄ１を構成しているフリツプフロ
ツプ回路Ｆを、遅延保持回路Ｄ１及びＤ２を構成してい
る共通のフリツプフ頭ンプ回路Ｆとしている態様で、フ
リツプフロツプ回路Ｆを挟んで対称関係に、設けられて
いる、ということを除いて、第１図の場合と同様の構成
を有する。
施例は、第１図で上述した構成において、その直列回路
Ａ１と全く同様の直列回路Ａ２と、遅延保持回路Ｄ１と
全く同様の遅延保持回路Ｄ２と、入力線Ｌ１に対応して
いる入力線Ｌ２と、出力線Ｈ１に対応している出力線Ｈ
２とが、遅延保持回路Ｄ１を構成しているフリツプフロ
ツプ回路Ｆを、遅延保持回路Ｄ１及びＤ２を構成してい
る共通のフリツプフ頭ンプ回路Ｆとしている態様で、フ
リツプフロツプ回路Ｆを挟んで対称関係に、設けられて
いる、ということを除いて、第１図の場合と同様の構成
を有する。
以上が、本発明によるセンスアンプ回路の第２の実施例
の構成である。
の構成である。
このような構成によれば、それが上述せる事項を除いて
第１図の場合と同様の構成を有するので、詳細説明は省
略するが、入力線Ｌ１に、第２図Ａで上述したと同様の
入力データＳ１が供給さへ入力線Ｌ２に入力データＳ１
に対して反転している入力データＳ１が供給されるとす
れば、入力線Ｌ１に供給される入力データＳ１を第１図
で上述した場合と同様に検出増幅している出力データＳ
５が、出力線Ｈ１で得られると共に、入力線Ｌ２に供給
される入力データｑを同様に検出増幅している出力デー
タＳ５が、出力データＳ５に対して反転している出力デ
ータとして、出力線Ｈ２で得られる。
第１図の場合と同様の構成を有するので、詳細説明は省
略するが、入力線Ｌ１に、第２図Ａで上述したと同様の
入力データＳ１が供給さへ入力線Ｌ２に入力データＳ１
に対して反転している入力データＳ１が供給されるとす
れば、入力線Ｌ１に供給される入力データＳ１を第１図
で上述した場合と同様に検出増幅している出力データＳ
５が、出力線Ｈ１で得られると共に、入力線Ｌ２に供給
される入力データｑを同様に検出増幅している出力デー
タＳ５が、出力データＳ５に対して反転している出力デ
ータとして、出力線Ｈ２で得られる。
そして、この場合、出力データＳ５が、第１図で上述し
た場合と同様に、入力データＳ１の「Ｏ」から「１」へ
の変化と、「１」から「Ｏ」への変化とを、それらの変
化の速度に比し速い速度で、゛検出増幅している出力デ
ータとして得られ、又、同様に、出力データＳ５が、出
力データＳ５の反転している出力データとして、得られ
る。
た場合と同様に、入力データＳ１の「Ｏ」から「１」へ
の変化と、「１」から「Ｏ」への変化とを、それらの変
化の速度に比し速い速度で、゛検出増幅している出力デ
ータとして得られ、又、同様に、出力データＳ５が、出
力データＳ５の反転している出力データとして、得られ
る。
よつて、第３図に示す本発明によるセンスアンプ回路に
よれば、出力データＳ５及びＢを、入力データＳ１及び
盲の変化速度に比し速い速度で、それらの変化を検出増
幅している出力データとして得ることが出来る、という
大なる特徴を有する。
よれば、出力データＳ５及びＢを、入力データＳ１及び
盲の変化速度に比し速い速度で、それらの変化を検出増
幅している出力データとして得ることが出来る、という
大なる特徴を有する。
又、このような特徴が、上述した簡易な構成で得られる
、等の大なる特徴を有する。
、等の大なる特徴を有する。
なお、上述においては、遅延保持回路（Ｄ１、またはＤ
１及びＤ２）を構成しているフリツプフロツプ回路Ｆと
インバータ回路１１との接続中点Ｋ１から、データ出力
線（Ｈ１、またはＨ１及びＨ２）を導出し、そのデータ
出力線（Ｈ１、またはＨ１及びＨ２）から入力データ（
Ｓ１、またはＳ１及びＳ１）の変化を検出増幅している
出力データ（Ｓ５、またはＳ５及びＢを出力するように
した場合を述べた。
１及びＤ２）を構成しているフリツプフロツプ回路Ｆと
インバータ回路１１との接続中点Ｋ１から、データ出力
線（Ｈ１、またはＨ１及びＨ２）を導出し、そのデータ
出力線（Ｈ１、またはＨ１及びＨ２）から入力データ（
Ｓ１、またはＳ１及びＳ１）の変化を検出増幅している
出力データ（Ｓ５、またはＳ５及びＢを出力するように
した場合を述べた。
しかしながら、図示詳細説明は省略するが、遅延保持回
路（Ｄ１、またはＤ１及びＤ２）を構成しているインバ
ータ回路１１の出力端側から、データ出力線を導出し、
そのデータ出力線から、インバータ回路１から得られる
出力（Ｓ３、またはＳ３及び？ｒ）を、入力データ（Ｓ
１、またはＳ１及びｑ）の変化を検出増幅している出力
データとして、出力するようにしてもよいことは、明ら
かである。
路（Ｄ１、またはＤ１及びＤ２）を構成しているインバ
ータ回路１１の出力端側から、データ出力線を導出し、
そのデータ出力線から、インバータ回路１から得られる
出力（Ｓ３、またはＳ３及び？ｒ）を、入力データ（Ｓ
１、またはＳ１及びｑ）の変化を検出増幅している出力
データとして、出力するようにしてもよいことは、明ら
かである。
また、遅延保持回路（Ｄ１、またはＤ１及びＤ２）の入
力端が接続されているＰ形トランジスタＱ２とＮ形トラ
ンジスタＱ３との接続中点Ｂ１から、データ出力線を導
出し、そして、そのデータ出力線から、Ｐ形トランジス
タＱ２とＮ形トランジスタＱ３との接続中点Ｂ１から得
られる出力（Ｓ４、またはＳ４及び？ｊ）を、入力デー
タ（Ｓ１、またはＳ１及び膚）の変化を検出増幅してい
る出力データとして、出力するようにしてもよいことも
、明らかであろう。
力端が接続されているＰ形トランジスタＱ２とＮ形トラ
ンジスタＱ３との接続中点Ｂ１から、データ出力線を導
出し、そして、そのデータ出力線から、Ｐ形トランジス
タＱ２とＮ形トランジスタＱ３との接続中点Ｂ１から得
られる出力（Ｓ４、またはＳ４及び？ｊ）を、入力デー
タ（Ｓ１、またはＳ１及び膚）の変化を検出増幅してい
る出力データとして、出力するようにしてもよいことも
、明らかであろう。
上述において、［Ｐ形」を［Ｎ形」、「Ｎ形」を「Ｐ形
」と読み替えた構成にすることもできる。
」と読み替えた構成にすることもできる。
その他、本発明の精神を脱することなしに、種種の変型
、変更をなし得るであろう。
、変更をなし得るであろう。
第１図？人本発明によるセンスアンプ回路の第１の実施
例を示す接続図である。 第２図は、その動作の説明に供する波形図である。第３
図は、本発明によるセンスアンプ回路の第２の実施例を
示す接続図である。Ａｌ，Ａ２・・・・・・直列回路、
Ｑｌ，Ｑ２・・・・・・Ｐ形トランジスタ、Ｑ３，Ｑ４
・・・・・・Ｎ形トランジスタ、Ｖｌ，Ｖ２・・・・・
・電源線、Ｄｌ，Ｄ２・・・・・・遅延保持回路、Ｇｌ
，Ｇ２，ｌｌ・・・・・・インバータ回路、Ｌｌ，Ｌ２
・・・・・・入力線、Ｈｌ，Ｈ２・・・・・・出力線。
例を示す接続図である。 第２図は、その動作の説明に供する波形図である。第３
図は、本発明によるセンスアンプ回路の第２の実施例を
示す接続図である。Ａｌ，Ａ２・・・・・・直列回路、
Ｑｌ，Ｑ２・・・・・・Ｐ形トランジスタ、Ｑ３，Ｑ４
・・・・・・Ｎ形トランジスタ、Ｖｌ，Ｖ２・・・・・
・電源線、Ｄｌ，Ｄ２・・・・・・遅延保持回路、Ｇｌ
，Ｇ２，ｌｌ・・・・・・インバータ回路、Ｌｌ，Ｌ２
・・・・・・入力線、Ｈｌ，Ｈ２・・・・・・出力線。
Claims (1)
- １ 第１のチャンネル形の第１のＭＩＳ電界効果トラン
ジスタと、第１のチャンネル形の第２のＭＩＳ電界効果
トランジスタと、第１のチャンネル形とは逆の第２のチ
ャンネル形の第３のＭＩＳ電界効果トランジスタと、第
２のチャンネル形の第４のＭＩＳ電界効果トランジスタ
とがそれ等の順に直列に接続されている直列回路を具備
し、該直列回路の一端が、第１の電源線に接続され、他
端が上記第１の電源線と対をなす第２の電源線に接続さ
れ、上記第２及び第３のＭＩＳ電界効果トランジスタの
接続中点が、フリップフロップ回路とインバータ回路と
がそれらの順に継続接続されている構成を有する遅延保
持回路を介して、上記第１及び第４のＭＩＳ電界効果ト
ランジスタのゲートに接続され、上記第２及び第３のＭ
ＩＳの電界効果トランジスタのゲートからデータ入力線
が導出され、上記遅延保持回路又は上記第２及び第３の
ＭＩＳ電界効果トランジスタの接続中点からデータ出力
線が導出されていることを特徴とするセンスアンプ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132104A JPS5916353B2 (ja) | 1980-09-22 | 1980-09-22 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132104A JPS5916353B2 (ja) | 1980-09-22 | 1980-09-22 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758294A JPS5758294A (en) | 1982-04-07 |
| JPS5916353B2 true JPS5916353B2 (ja) | 1984-04-14 |
Family
ID=15073538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55132104A Expired JPS5916353B2 (ja) | 1980-09-22 | 1980-09-22 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916353B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249020B2 (ja) * | 1984-12-10 | 1987-10-16 | Amayasu Honten Kk |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231795A (ja) * | 1983-06-13 | 1984-12-26 | Mitsubishi Electric Corp | メモリ装置 |
| JPS6273486A (ja) * | 1985-09-26 | 1987-04-04 | Agency Of Ind Science & Technol | 半導体集積記憶装置 |
-
1980
- 1980-09-22 JP JP55132104A patent/JPS5916353B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249020B2 (ja) * | 1984-12-10 | 1987-10-16 | Amayasu Honten Kk |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758294A (en) | 1982-04-07 |
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