JPS59191648A - コ−ド検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ＲＯＭ（リード・オンリー・メモリ）等のチ
クプ・セレクト・デコーダに用いられるコード検出回路
に関する。

（ロ）従来技術 一般に、ＲＯＭを多数接続して使用する場合、第１図の
如（接続される。即ち、例えばＲＯＭ（１）のアドレス
入力端子が６ビツトである場合、各ＲＯＭのアドレス入
力端子には、アドレス信号ん〜Ａ、が共通に接続され、
また、ＲＯＭ（ＩＪのデータ出力が４ビツトのとき、各
ＲＯＭｆｌ）のデータ出力は、データバスＤ。−Ｄ３に
共通に接続される。この様に並列接続されるＲＯＭ（１
）には、データ記憶部（２）の他にチップ・セレクト・
デコーダ（３）が内蔵されている。各チップ・セレクト
・デコーダ（３）には、各ＲＯＭ（１）によって異なる
所定のコードが予め設定してあり、例えば、３ビツトか
ら成るコード信号Ｃ３−Ｃ７が共通に印加されている。

そして、各チップ・セレクト・レコーダ（３）はコード
信号Ｃ。

〜Ｃ２に送出されたコードが予め定められたコードと一
致するか否か検出し、一致した場合には、自分のＲＯＭ
（１）が指定されていると認識し、信号Ｃ８によりデー
タ記憶部（２）を動作させ、入力されたアドレス信号Ａ
。−Ａ、で指定されるアドレスのデータをデータバスＤ
０〜Ｄ３に出力させる。

第２図は、チップ・セレクト・デコーダに用いられる従
来のコード検出回路である。コード信号ｃｏ−０２の各
ビットの信号は、各々Ｅ−ＯＲゲー）　（４１（５Ｈ６
）の一方の人力に印加され、各Ｅ−ＯＲゲ−ｌ−（４）
（５）（ｔｌの出力は、ＡＮＤゲート（７）に印加され
ている。ここで、昏Ｅ−ＯＲゲート（４１（５）（６）
の他方の入力には、電源レベル■。Ｄあるいは接地レベ
ルＶ０が選択的に印加される。即ち、Ｖｌ）Ｄを印加す
るかあるいはＶｓｓを印加するかによってコードが設定
される。第２図に示された接続によればコードは「１１
０」であり、コード信号Ｃ６−Ｃ１にコード［１０Ｊが
印加されるとＥ−ＯＲゲート（４）（５１（６）の出力
がすべて「１」となり、ＡＮＤゲート（７）の出力Ｃ８
が「１」となって、そのＲＯＭが指定されたことが検出
される。

ところが、第２図に示された回路構成では、素子数が多
くＲＯＭのチップ面積が増大する欠点がある。また、通
常、データ記憶部は、エンハンスメント型のＭＯＳＦＥ
Ｔとデプレッション型のＭＯＳＦＥＴとの組み合わせで
データを記憶していルノで、データを誓き込む際には、
エンハンスメント型のＭＯＳＦＥＴとデプレッション型
のＭＯＳＦＥＴを組み合わせて形成するための一枚のマ
スクを変更するだけで良いのであるが、第２図に示され
た回路を用いた場合には、Ｅ−ＯＲゲート（ａｆ５）（
６１の入力に所定の電位を印加するための配線を決定す
るマスクをも変更しなければならない。

従って、異なるマスクを何枚も必要とするので、設計上
及び製造上の不利益は゛多大なものがあった。

（ハ）発明の目的 本発明は、上述した点に鑑みて為されたものであり、素
子数を減少すると共に、書き込みを行うマスクによって
コードの設定が行え得るコード検出回路を提供すること
を目的とする。

に）発明の構成 本発明は、一端が第１の電位に接続され、他端とゲート
とが互いに交差接続された第１及び第２のＭＯＳＦＥＴ
と、第１のＭＯＳ　Ｆ　Ｅ　Ｔと第２の電位間に直列接
続され、コード信号の各ビット信号あるいはその反転信
号が任意のゲートに印加されたＭＯＳＦＥＴの直列回路
と、第２のＭＯＳＦＥＴと第２の電位間に直列接続され
、コード信号の各ビット信号あるいはその反転信号が任
意のゲートに印加されたＭＯＳＦＥＴの並列回路とを有
し、直列回路はコード信号が所定コードのときオン状態
となる様ＭＯ８ＦＥＴが組み合わされ、並列回路はコー
ド信号が所定コードのときのみオフ状態となる様ＭＯ８
ＦＥＴが組み合わされ、第１のＭＯＳＦＥＴと直列回路
の接続点、あるいは第２のＭＯＳＦＥＴと並列回路の接
続点からコード検出出力が取り出される構成である。

（ホ）実施例 第３図は本発明の実施例を示す回路図である。

第１のＭＯＳＦＥＴ（８１及び第２のＭＯＳ　Ｆ　Ｅ　
Ｔ（９）は、Ｐチャンネル−エンハンスメント型ノトラ
ンジスタであり、各々のソースは第１の電位である電源
■ＤＤに接続され、各々のゲートは互いのドレインに交
互接続される。また、第１のＭＯＳＦＥＴ（８）のソー
スと第２の電位である接地電源７０間には、直列回路Ｑ
ＯＩが設けられ、一方、第２のＭＯ８Ｆ　Ｅ　Ｔ　（９
１のソースと電源７８．間には、並列回路αυが接続さ
れている。また、第１のＭＯＳＦＥＴ（８）のドレイン
からはインバータαりを介して検出出力が得られる。本
芙施例では、４ビツトのコード信号Ｃｏ−Ｃ，が用いら
れ、コード信号Ｃ６−Ｃ８及びインバータ１りによって
反転されたコード信号で。

〜σ３は、各々直列回路（１０及び並列回路０１）にマ
トリクス状に導入される。直列回路０旬及び並列回路（
１１）は、４ビツトのコードが予め設定されるものであ
り、直列回路００）は４個のＮチャンネル−エンハンス
メント型ＭＯ８ＦＥＴが直列接続されて成り、各々のＭ
ＯＳＦＥＴのゲートにはコード信号Ｃ８〜Ｃ３あるいは
その反転された信号Ｃｏ　”　Ｃｓのいずれか一方が印
加され、また、並列回路（１υは４個（７）Ｎチャンネ
ル−エンハンスメント型ＭＯ８ＦＥＴが並列接続され、
各ＭＯ８Ｆ’ＥＴのゲートには、直列回路（１０）で選
択されたコード信号とは反対の信号が接続される。即ち
、直列回路００）には検出すべきコードが設定されるが
、並列回路（１１）には、そのコードの反転コードが設
定されるのである。

第３図に示された直列回路００）及び並列回路αυに於
いて、マトリクス状の交点に白マル印を付した部分にＮ
チャンネル−エンハンスメント型ＭＯ８ＦＥＴが形成さ
れ、そのラインのコード信号がゲートに印加される。実
施例によれば、直列回路（ＩＯＪに設定されたコードは
ｌ’−０１０６ｊであり、並列回路αυに設定されたコ
ードはｒｌ　Ｏ１１Ｊである。

従って、コード信号Ｃ６−Ｃｓに「ｏ　１００Ｊのコー
ドが送出されると、直列回路ａに）の４個のＭＯＳＦＥ
Ｔが全てオン状態となり、第１のＭＯＳＦＥＴ（８）の
ドレイン電圧は接地電圧Ｖｇｇレベルとなり、一方、並
列回路Ｕの４個のＭＯＳＦＥＴは全てオフ状態となる。

これにより、第２のＭＯＳＦＥＴ（９）はオン状態とな
り、そのドレインは電源Ｖａｎレベルとなり、第１のＭ
ＯＳ　Ｆ　Ｅ　Ｔ（８ｊはオフ状態となって、インバー
タ０２の出力、即ちコード検出出力Ｃ８は「１」となっ
て設定されたコードがコード信号Ｃ３−Ｃ３に送出され
たことが検出される。

一方、「０１００」以外のコードが印加された場合、直
列回路ＱＱＩの４個のＭＯＳＦＥＴのうち必ず１個はオ
フ状態となり、また、並列回路０υの４個のＭＯＳＦＥ
Ｔのうち必ず１個はオン状態となるので、第１のＭＯＳ
　Ｆ　Ｅ　Ｔ（８１はオン状態となり、第２のＭＯＳ　
Ｆ　Ｅ　Ｔ（９１はオフ状態となる、よってインバータ
（１２のコード検出出力Ｃ８は「ｏ」となり、設定され
たコードがコード信号Ｃ８〜Ｃ３に送出されていないこ
とが検出される。

また、直列回路００）及び並列回路０１）のＭＯＳＦＥ
Ｔは、Ｉ（ＯＭのデータ記憶部にデータを書き込む際、
ＭＯＳＦＥＴを形成する場所と形成しない場所を選択的
に決定するためのマスクと同一マスクによって形成でき
る。

第４図は、本発明の他の実施例を示す回路図であるが、
第３図と同一部分については、同一図番を付して説明を
略す。第４図に於いて、第１のＭＯＳ　Ｆ　Ｅ　Ｔ　（
８）と接地電源７８１１間に直列接続された直列回路０
４）は、８個のＮチャンネル型のＭＯＳＦＥＴが直列接
続されて成り、コード信号Ｃ８−０３及びその反転信号
Ｇ−Ｇが各々対応するゲートに印加される、一方、並列
回路α９は８個のＮチャンネル型のＭＯＳＦＥＴの直列
接続が４列並列接続されて成り、直列回路０４）と同様
に、コード信号ｃｏ−Ｃ５及びその反転信号Ｃ８−０３
が各々対応するゲートに印加されている。また、直列回
路α４）のコード設定は、コード信号Ｃ３−Ｃ５の各ビ
ットに於いて、非反転信号と反転信号とがゲートに印加
されたＭＯＳＦＥＴのいずれか一方をエンハンスメント
型とし、他方をデプレッション型とすることによって為
される。一方、並列回路０５）では、８個の直列接続さ
れたＭＯＳＦＥＴの各列に於いて、いずれか１個のＭＯ
ＳＦＥＴをエンハンスメント型とし、地金てをデプレッ
ション型とすることにより、直列回路Ｑ４）に設定され
たコードとは反転したコードが設定される。

更に、第４図の実施例に於いて、マトリクス状の交点で
白マルはエンハンスメント型のＭＯＳＦＥＴを示し、黒
マルはデプレッション型のＭＯＳＦＥＴを示している。

この実施例によれば、直列回路０４）に設定されたコー
ドはｌ−０１００Ｊであり、並列回路αつに設定された
コードは「１０１１」である。従って、コード信号Ｃ０
〜Ｃ３に「０１００」のコードが送出されると、直列回
路α４）の白マルで示されたエンハンスメント型ＭＯ８
ＦＥＴはスヘてオン状態となり、また、黒マルで示され
たデプレッション型ＭＯ８ＦＥＴは、コード信号Ｃ８〜
Ｃ３に生じる電圧レベル、即ち、電源ｖＤＤと接地電源
■。どの間では、常時オン状態となっているので、第１
のＭＯＳ　Ｆ　Ｅ　Ｔ（８）のドレイン電圧は接地電源
■。レベルとなる。このとき、並列回路０５）の白マル
で示されたエンハンスメント型ＭＯ８ＦＥＴは、ゲート
に接地電圧■。が印加されるためすべてオフ状態となり
、また、第１のＭＯＳＦＥＴ（８）のドレイン電圧が印
加された第２のＭＯ８ＦＥ　Ｔ　（９）はオン状態とな
るため、そのドレイン電圧は電源電圧ｖＤＤレベルとな
る。従って、第１のＭＯ８ＦＥＴｔ８Ｊはオフ状態であ
り、インバータ（１２１の出力、即ち、コード検出出力
Ｃ８は「１」となって、設定されたコードｒｏ　１００
Ｊがコード信号ｃｏ−Ｃ３に送出されたことが認識され
る。

一方、［０１００ｊ以外のコードが印加された場合、直
列回路０４）のエンハンスメント型ＭＯ３ＦＥＴの必ず
１個はオフ状態となり、また、並列回路０旬の各列のエ
ンハンスメント型ＭＯ８ＦＥＴのうち必ず１個はオン状
態となり、黒マルのデプレッション型ＭＯ８ＦＥＴが常
時オン状態であるため、第２のＭＯＳ　Ｆ　Ｅ　Ｔ（２
１のドレイン電圧は接地電圧■。レベルとなり、第１の
ＭＯＳ　Ｆ　Ｅ　Ｔ（８１はオン状態となって、そのド
レイン電圧は電源電圧ＶＤＩｌルベルとなる。従って、
インバータ０２１のコード検出出力Ｃ８は「０」となり
、設定されたコードがコード信号Ｃ３−Ｃ３に送出され
なかったことが認識される。

第４図の実施例に示された回路をＲＯＭに内蔵する場合
、ＲＯＭのデータ記憶部の形成と同様に、予め、直列回
路α４）及び並列回路０５）を構成するＭＯＳＦＥＴの
領域を半導体基板上に形成してお（。

そして、データ記憶部のＭＯＳＦＥＴのゲート領域に不
純物を選択的にイオンイングラしてデプレッション型Ｍ
Ｏ３ＦＥＴを形成しデータを書き込む工程に於いて、イ
オンインプラを選択的に行うためのマスクを兼用し、直
列回路０４）及び並列回路（１５）のＭＯＳＦＥＴのゲ
ート領域に選択的にイオンイングラすることＫより、デ
プレッション型のＭＯＳＦＥＴを形成し、所定のコード
を設定する。

尚、イオンインプラされなかったＭＯＳＦＥＴはエンハ
ンスメント型ＭＯ８ＦＥＴとして形成される。従って、
データの書き込みとコードの設定が同一マスクによって
行え得るのである。

（へ）発明の効果 上述の如く本発明によれば、配線を行うためのマスクを
変更することなく、コードの設定が行え、ＲＯＭに内蔵
する際に集積化が簡単な回路構成となるものであり、設
計及び製造上の利点は大なるものである。

【図面の簡単な説明】

第１図はＲＯＭの並列接続を示す回路図、第２図は従来
例を示す論理回路図、第３図は本発明の一実施例を示す
回路図、第４図は本発明の他の実施例を示す回路図であ
る。 （８）・・・第１のＭＯＳＦＥＴ、　　（９）・・・第
２のＭＯＳＦＥＴ、　　（ＪＯ）・・・直列回路、　Ｑ
υ・・・並列回路、０４α帽・・インバータ、　α４）
・・・直列回路、　ａω・・・並列回路。

Claims (1)

1. 【特許請求の範囲】 １、複数ピットから成るコード信号が印加されたとぎ、
   該コードが予め定められたコードであるか否かを検出す
   るコード検出回路に於いて、一端が第１の電位に接続さ
   れ、他端とゲートとが互いに交差接続された第１及び第
   ２のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴと第２の
   電位間に直列接続され、前記コード信号の各ビット信号
   、あるいは、その反転信号が任意のゲートに印加された
   ＭＯＳＦＥＴの直列回路と、前記第２のＭＯＳＦＥＴと
   前記第２の電位間に直列接続され、前記コード信号の各
   ビット信号、あるいは、その反転信号が任意のゲートに
   印加されたＭＯＳＦＥＴの並列回路とを有し、前記直列
   回路は前記コード信号が所定コードのときオン状態とな
   る様ＭＯ８ＦＥＴが組み合わされ、前記並列回路は前記
   コード信号が所定コードのときのみオフ状態となる様Ｍ
   Ｏ８ＦＥＴが組み合わされ、前記第１のＭＯＳＦＥＴと
   前記直列回路の接続点、ある（・は、前記第２のＭＯＳ
   ＦＥＴと前記並列回路の接続点からコード検出出力が取
   り出されることを特徴とするコード検出回路。 ２、特許請求の範囲第１項に於いて、前記直列回路及び
   並列回路はエンハンスメント型及びデプレッション型の
   ＭＯＳＦＥＴの組み合わせから成ることを特徴とするコ
   ード検出回路。