JPH02109419A - Ｒｏｍを内蔵した集積回路 - Google Patents
Ｒｏｍを内蔵した集積回路Info
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- JPH02109419A JPH02109419A JP63263167A JP26316788A JPH02109419A JP H02109419 A JPH02109419 A JP H02109419A JP 63263167 A JP63263167 A JP 63263167A JP 26316788 A JP26316788 A JP 26316788A JP H02109419 A JPH02109419 A JP H02109419A
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- 238000000034 method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 7
- 210000004027 cell Anatomy 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的］
（産業上の利用分野）
この発明はＲＯＭを内蔵した集積回路に設けられ、１“
レベルもしくは０“レベルの信号を選択的に出力するス
イッチ回路に関する。
レベルもしくは０“レベルの信号を選択的に出力するス
イッチ回路に関する。
（従来の技術）
ＣＭＯ５’４２のＲＯＭにはスタティック型とダイナミ
ック型の両方式のものがある。このようなＲＯＭを内蔵
した集積回路は需用者の要求に応じて種々の品種を提供
する必要があり、その品種の決定を行なうために“１゛
レベル、７０２レベルの信号を選択的に出力するスイッ
チ回路が使用されている。
ック型の両方式のものがある。このようなＲＯＭを内蔵
した集積回路は需用者の要求に応じて種々の品種を提供
する必要があり、その品種の決定を行なうために“１゛
レベル、７０２レベルの信号を選択的に出力するスイッ
チ回路が使用されている。
第２図はこのようなスイッチ回路が設けられた集積回路
のＲＯＭ部分の概略的な構成を示すブロック図である。
のＲＯＭ部分の概略的な構成を示すブロック図である。
ＲＯＭセルアレイ２０に記憶されているデータはロウデ
コーダ２Ｉ並びにカラムデコーダ２２によって選択され
、出力回路２３に供給される。
コーダ２Ｉ並びにカラムデコーダ２２によって選択され
、出力回路２３に供給される。
出力回路２３はカラムデコーダ２２によって選択された
データを出力する。２４はスイッチ回路であり、このス
イッチ回路２４は上記ＲＯＭ部分の仕様を決定するため
に製造時に出力信号のレベルが設定されており、その出
力信号がＲＯＭ部分の必要な回路に供給される。そして
、例えばこのスイッチ回路２４の出力信号に基づいて、
カラムデコーダ２２から並列に出力されるデータのビッ
ト数が決定される。すなわち、スイッチ回路２４の出力
信号によって並列読み出しビット数の異なる種々の品種
の製品を製造することができる。
データを出力する。２４はスイッチ回路であり、このス
イッチ回路２４は上記ＲＯＭ部分の仕様を決定するため
に製造時に出力信号のレベルが設定されており、その出
力信号がＲＯＭ部分の必要な回路に供給される。そして
、例えばこのスイッチ回路２４の出力信号に基づいて、
カラムデコーダ２２から並列に出力されるデータのビッ
ト数が決定される。すなわち、スイッチ回路２４の出力
信号によって並列読み出しビット数の異なる種々の品種
の製品を製造することができる。
第３図は上記第２図中のＲＯＭセルアレイ２０としてＣ
ＭＯＳダイナミック型でＮＡＮＤ論理のものを使用した
場合の一部の具体的構成を示す回路図である。図におい
て、Ｑｐはゲートにプリチャージ制御信号ＰＣがｌＪ％
給されるプリチャージ用のＰチャネルＭＯＳトランジス
タであり、Ｑｎｌ 。
ＭＯＳダイナミック型でＮＡＮＤ論理のものを使用した
場合の一部の具体的構成を示す回路図である。図におい
て、Ｑｐはゲートにプリチャージ制御信号ＰＣがｌＪ％
給されるプリチャージ用のＰチャネルＭＯＳトランジス
タであり、Ｑｎｌ 。
Ｑｎ２．〜、Ｑ ｎ ｉはそれぞれゲートにアドレス信
号が供給される記憶セル用のＮチャネルＭ ＯＳトラン
ジスタである。上記トランジスタＱ ｎ ｉ ＊Ｑｎ２
．〜．Ｑｎｌ はプログラム工程を経ることにより選択
的にデプレッション型にされ、残りのものはエンハンス
メント型のものにされる。このような構成において、デ
ータの読み出しに先だち、プリチャージ用のトランジス
タＱｐがオン状態にされ、出力ノードＯｕｔが電源電圧
ＶＤＤにより１“ レベルにプリチャージされる。プリ
チャージ後にアドレス信号が供給される。このとき、上
記ｉ個のトランジスタＱｎｌ 、Ｑｎ２、〜Ｑｎｉのう
ち、エンハンスメント型にされているトランジスタの各
ゲートに“１°レベルの信号が供給されるならば、これ
らのトランジスタは全てオン状態となり、予め“１゛レ
ベルにプリチャージされた出力ノードＯｕｔは接地電圧
ＧＮＤに放電され“０゛レベルに低下する。他方、エン
ハンスメント型にされているトランジスタのうち１つで
もそのゲートに“Ｏルベルの信号が供給されるならば、
そのトランジスタはオフ状態となり、」二足放電経路は
生じない。従って、このときはプリチャージされた出力
ノードＯｕｔはそのまま“１ルベルに保持される。この
ようにしてデータの読み出しが行われる。なお、ＣＭＯ
Ｓダイナミック型でＮＯＲ論理のものでは、記憶セル用
のＮチャネルＭＯ５トランジスタＱｎｌ、Ｑｎ２．〜Ｑ
ｎｉが並列接続されている点が異なるだけである。
号が供給される記憶セル用のＮチャネルＭ ＯＳトラン
ジスタである。上記トランジスタＱ ｎ ｉ ＊Ｑｎ２
．〜．Ｑｎｌ はプログラム工程を経ることにより選択
的にデプレッション型にされ、残りのものはエンハンス
メント型のものにされる。このような構成において、デ
ータの読み出しに先だち、プリチャージ用のトランジス
タＱｐがオン状態にされ、出力ノードＯｕｔが電源電圧
ＶＤＤにより１“ レベルにプリチャージされる。プリ
チャージ後にアドレス信号が供給される。このとき、上
記ｉ個のトランジスタＱｎｌ 、Ｑｎ２、〜Ｑｎｉのう
ち、エンハンスメント型にされているトランジスタの各
ゲートに“１°レベルの信号が供給されるならば、これ
らのトランジスタは全てオン状態となり、予め“１゛レ
ベルにプリチャージされた出力ノードＯｕｔは接地電圧
ＧＮＤに放電され“０゛レベルに低下する。他方、エン
ハンスメント型にされているトランジスタのうち１つで
もそのゲートに“Ｏルベルの信号が供給されるならば、
そのトランジスタはオフ状態となり、」二足放電経路は
生じない。従って、このときはプリチャージされた出力
ノードＯｕｔはそのまま“１ルベルに保持される。この
ようにしてデータの読み出しが行われる。なお、ＣＭＯ
Ｓダイナミック型でＮＯＲ論理のものでは、記憶セル用
のＮチャネルＭＯ５トランジスタＱｎｌ、Ｑｎ２．〜Ｑ
ｎｉが並列接続されている点が異なるだけである。
第４図及び第５図はそれぞれ上記第２図中のスイッチ回
路２４の従来の具体的（＾２成を示す回路図である。第
４図のものは１つのスイ・ソチ出力ＳＷｊをｉひるアル
ミニウム等からなる配線３１を、電源電圧ｖｎｏが供給
されているアルミニウム等からなる配ｆｉ１３２もしく
は接地電圧ＧＮＤが供給されているアルミニウム等から
なる配線３３と、アルミニウム等からなる配線もしくは
スルーホールなどを用いて接続するようにしたものであ
る。第５図のものは、ｐめ電源電圧Ｖｌ）Ｄとスイッチ
出力ＳＷｊを１するノード４１との間にＰチャネルＭＯ
３トランジスタ４２を挿入し、かつ上記ノード４１と接
地電圧ＧＮＤとの間にＮチャネルＭＯＳトランジスタ４
３を挿入し、ノード４Ｉに出力すべき信号に応じて両ト
ランジスタのいずれか一方をデプレッション型に設定す
るようにしたものである。すなわち、ＰチャネルＭＯ５
トランジスタ４２をデプレッション型に設定したときは
このトランジスタがオン状態になり、ノード４１は電源
電圧ＶＯＯの“１”レベルにされ、Ｎチ苓ネルＭＯＳト
ランジスタ４３をデプレッション型に設定したときはこ
のトランジスタがオン状態になり、ノード４１は接ｊｉ
ｊｌ電圧ＧＮＤの“０２ レベルにされる。
路２４の従来の具体的（＾２成を示す回路図である。第
４図のものは１つのスイ・ソチ出力ＳＷｊをｉひるアル
ミニウム等からなる配線３１を、電源電圧ｖｎｏが供給
されているアルミニウム等からなる配ｆｉ１３２もしく
は接地電圧ＧＮＤが供給されているアルミニウム等から
なる配線３３と、アルミニウム等からなる配線もしくは
スルーホールなどを用いて接続するようにしたものであ
る。第５図のものは、ｐめ電源電圧Ｖｌ）Ｄとスイッチ
出力ＳＷｊを１するノード４１との間にＰチャネルＭＯ
３トランジスタ４２を挿入し、かつ上記ノード４１と接
地電圧ＧＮＤとの間にＮチャネルＭＯＳトランジスタ４
３を挿入し、ノード４Ｉに出力すべき信号に応じて両ト
ランジスタのいずれか一方をデプレッション型に設定す
るようにしたものである。すなわち、ＰチャネルＭＯ５
トランジスタ４２をデプレッション型に設定したときは
このトランジスタがオン状態になり、ノード４１は電源
電圧ＶＯＯの“１”レベルにされ、Ｎチ苓ネルＭＯＳト
ランジスタ４３をデプレッション型に設定したときはこ
のトランジスタがオン状態になり、ノード４１は接ｊｉ
ｊｌ電圧ＧＮＤの“０２ レベルにされる。
（発明が解決しようとする課題）
ところで、上記のような構成のＲＯ〜１セルアレイ２０
と第４図に示すような従来のスイッチ回路２４とを組み
合せて種々の品種の製品を展開する場合、品種の決定に
関連する工程がＲＯＭセルアレイ２０におけるＮチャネ
ルＭＯＳトランジスタの閾値電圧制御工程とスイッチ回
路２４における配線形成工程の２Ｐ！となり、生産管理
が複雑になる欠点がある。
と第４図に示すような従来のスイッチ回路２４とを組み
合せて種々の品種の製品を展開する場合、品種の決定に
関連する工程がＲＯＭセルアレイ２０におけるＮチャネ
ルＭＯＳトランジスタの閾値電圧制御工程とスイッチ回
路２４における配線形成工程の２Ｐ！となり、生産管理
が複雑になる欠点がある。
また、第５図のスイッチ回路２４を使用する場合でも、
品種の決定に関連する工程がＲＯＭセルアレイ２０にお
けるＮチャネルＭＯＳトランジスタ及びスイッチ回路２
４におけるＮチャネルＭＯ３トランジスタの閾値電圧制
御工程と、スイッチ回路２４におけるＰチャネルＭＯＳ
トランジスタの閾値電圧制御工程の２Ｆ！となり、この
場合にも生産管理が複雑になる欠点がある。
品種の決定に関連する工程がＲＯＭセルアレイ２０にお
けるＮチャネルＭＯＳトランジスタ及びスイッチ回路２
４におけるＮチャネルＭＯ３トランジスタの閾値電圧制
御工程と、スイッチ回路２４におけるＰチャネルＭＯＳ
トランジスタの閾値電圧制御工程の２Ｆ！となり、この
場合にも生産管理が複雑になる欠点がある。
この発明は上記のような・１１情を考慮してなされたも
のであり、その目的は、生産管理の簡略化を図ることが
できるスイッチ回路を提（共することにある。
のであり、その目的は、生産管理の簡略化を図ることが
できるスイッチ回路を提（共することにある。
［発明の構成］
（課題を解決するための手段）
この発明のスイッチ回路は、第１の電位と出力ノードと
の間にソース・ドレイン間が挿入されゲートが第２の電
位に接続された第１のＭＯＳトランジスタと、上記出力
ノードと上記第２の電位との間にソース・ドレイン間が
挿入されゲートが第２の電位に接続され、上記第１のＭ
ＯＳトランジスタと同一極性の第２のＭＯＳトランジス
タとを具備し、上記出力ノードに出力すべき電位に応じ
て上記第１、第２のＭＯＳトランジスタの一方をエンハ
ンスメント型に、他方をデプレッション型に設定するよ
うに構成したことを特徴とする。
の間にソース・ドレイン間が挿入されゲートが第２の電
位に接続された第１のＭＯＳトランジスタと、上記出力
ノードと上記第２の電位との間にソース・ドレイン間が
挿入されゲートが第２の電位に接続され、上記第１のＭ
ＯＳトランジスタと同一極性の第２のＭＯＳトランジス
タとを具備し、上記出力ノードに出力すべき電位に応じ
て上記第１、第２のＭＯＳトランジスタの一方をエンハ
ンスメント型に、他方をデプレッション型に設定するよ
うに構成したことを特徴とする。
（作用）
出力ノードに出力すべき電位に応じてスイッチ用の２個
のＭＯＳトランジスタのいずれか一方をデプレッション
型に設定することにより、そのトランジスタがオン状態
に設定される。また、スイッチ用の２個のＭＯＳトラン
ジスタとして同一極性のものを使用することにより、生
産管理が単一チャネルの閾値電圧制御工程の１１１とな
り、生産管理の簡略化を図ることができる。
のＭＯＳトランジスタのいずれか一方をデプレッション
型に設定することにより、そのトランジスタがオン状態
に設定される。また、スイッチ用の２個のＭＯＳトラン
ジスタとして同一極性のものを使用することにより、生
産管理が単一チャネルの閾値電圧制御工程の１１１とな
り、生産管理の簡略化を図ることができる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。第１図はこの発明に係るスイッチ回路の構成を示すも
のである。この実施例回路はスイッチ回路２４として前
記第２図に示すＲＯＭ部分を含む集積回路に内蔵される
。
。第１図はこの発明に係るスイッチ回路の構成を示すも
のである。この実施例回路はスイッチ回路２４として前
記第２図に示すＲＯＭ部分を含む集積回路に内蔵される
。
電源電圧ｖＤＤとスイッチ出力ＳＷｊを得るためのノー
ド１１とのＩｉｌにはＮチャネルＭＯＳトランジスタ１
２のソース・ドレイン間が挿入されている。
ド１１とのＩｉｌにはＮチャネルＭＯＳトランジスタ１
２のソース・ドレイン間が挿入されている。
上記ノード１１と接地電圧ＧＮＤとの間にはＮチャネル
ＭＯＳトランジスタ１３のソース・ドレイン間が挿入さ
れている。また、上記両トランジスタのゲートは接地電
圧ＧＮＤにそれぞれ接続されている。
ＭＯＳトランジスタ１３のソース・ドレイン間が挿入さ
れている。また、上記両トランジスタのゲートは接地電
圧ＧＮＤにそれぞれ接続されている。
このような構成のスイッチ回路において、製造下］工時
にいずれか一方のトランジスタがデプレッション型に設
定され、他方はエンハンスメント型に設定される。例え
ば、トランジスタ１２がデプレッション型に、トランジ
スタ１３がエンハンスメント型にそれぞれ設定されてい
る場合、トランジスタ１２がオン状態、トランジスタ１
３がオフ状態となり、スイッチ出力ＳＷｊは電ＦＡ電圧
ＶＯＯにより“１°レベルに設定される。これとは反対
に、トランジスタ１３がデプレッション型に、トランジ
スタ１２がエンハンスメント型にそれぞれ設定されてい
る場合、トランジスタ１３がオン状態、トランジスタ１
２がオフ状態となり、スイッチ出力ＳＷｊは接地電圧ｖ
ＤＤにより“０″レベルに設定される。
にいずれか一方のトランジスタがデプレッション型に設
定され、他方はエンハンスメント型に設定される。例え
ば、トランジスタ１２がデプレッション型に、トランジ
スタ１３がエンハンスメント型にそれぞれ設定されてい
る場合、トランジスタ１２がオン状態、トランジスタ１
３がオフ状態となり、スイッチ出力ＳＷｊは電ＦＡ電圧
ＶＯＯにより“１°レベルに設定される。これとは反対
に、トランジスタ１３がデプレッション型に、トランジ
スタ１２がエンハンスメント型にそれぞれ設定されてい
る場合、トランジスタ１３がオン状態、トランジスタ１
２がオフ状態となり、スイッチ出力ＳＷｊは接地電圧ｖ
ＤＤにより“０″レベルに設定される。
上記構成でなるスイッチ回路を用いて種々の品種の製品
を展開する場合、ＮチャネルＭＯＳトランジスタの閾値
電圧制御工程の１種のみで行なうことができる。しかも
、前記第３図のようなＲＯＭセルアレイと組み合せて種
々の品種の製品を展開する場合、スイッチ回路における
品種の決定に関連する工程を、ＲＯＭセルアレイにおけ
るＮチャネルＭＯＳトランジスタの閾値電圧制御工程と
同一工程で行なうことができる。これにより、従来に比
べて生産管理が簡略化される。
を展開する場合、ＮチャネルＭＯＳトランジスタの閾値
電圧制御工程の１種のみで行なうことができる。しかも
、前記第３図のようなＲＯＭセルアレイと組み合せて種
々の品種の製品を展開する場合、スイッチ回路における
品種の決定に関連する工程を、ＲＯＭセルアレイにおけ
るＮチャネルＭＯＳトランジスタの閾値電圧制御工程と
同一工程で行なうことができる。これにより、従来に比
べて生産管理が簡略化される。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記実施例回路では２個のＮチャネルＭＯＳトランジ
スタを使用する場合について説明したが、これはＮチャ
ネルの代わりにＰチャネルＭＯＳトランジスタを使用す
るようにしてもよい。なお、ＰチャネルＭＯ３トランジ
スタを使用した場合には、両トランジスタのゲート電源
電圧ＶＤＤに接続し直す必要がある。
種々の変形が可能であることはいうまでもない。例えば
、上記実施例回路では２個のＮチャネルＭＯＳトランジ
スタを使用する場合について説明したが、これはＮチャ
ネルの代わりにＰチャネルＭＯＳトランジスタを使用す
るようにしてもよい。なお、ＰチャネルＭＯ３トランジ
スタを使用した場合には、両トランジスタのゲート電源
電圧ＶＤＤに接続し直す必要がある。
［発明の効果］
以上説明したようにこの発明によれば、生産管理の簡略
化を図ることができるスイッチ回路を提供することがで
きる。
化を図ることができるスイッチ回路を提供することがで
きる。
第１図はこの発明に係るスイッチ回路の一実施例による
構成を示す回路図、第２図はこの発明のスイッチ回路が
使用される集積回路のＲＯＭ部分の構成を示すブロック
図、第３図は上記第２図のＲＯＭ部分の一部構成を具体
的に示す回路図、第４図及び第５図はそれぞれ従来のス
イッチ回路の回路図である。 １１・・・出力ノード、１２．１３・・・ＮチャネルＭ
ＯＳトランジスタ。
構成を示す回路図、第２図はこの発明のスイッチ回路が
使用される集積回路のＲＯＭ部分の構成を示すブロック
図、第３図は上記第２図のＲＯＭ部分の一部構成を具体
的に示す回路図、第４図及び第５図はそれぞれ従来のス
イッチ回路の回路図である。 １１・・・出力ノード、１２．１３・・・ＮチャネルＭ
ＯＳトランジスタ。
Claims (1)
- 第１の電位と出力ノードとの間にソース・ドレイン間が
挿入されゲートが第２の電位に接続された第１のＭＯＳ
トランジスタと、上記出力ノードと上記第２の電位との
間にソース・ドレイン間が挿入されゲートが第２の電位
に接続され、上記第１のＭＯＳトランジスタと同一極性
の第２のＭＯＳトランジスタとを具備し、上記出力ノー
ドに出力すべき電位に応じて上記第１、第２のＭＯＳト
ランジスタの一方をエンハンスメント型に、他方をデプ
レッション型に設定するように構成したことを特徴とす
るスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263167A JPH02109419A (ja) | 1988-10-19 | 1988-10-19 | Ｒｏｍを内蔵した集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263167A JPH02109419A (ja) | 1988-10-19 | 1988-10-19 | Ｒｏｍを内蔵した集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02109419A true JPH02109419A (ja) | 1990-04-23 |
Family
ID=17385710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63263167A Pending JPH02109419A (ja) | 1988-10-19 | 1988-10-19 | Ｒｏｍを内蔵した集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02109419A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929653A (en) * | 1996-07-30 | 1999-07-27 | Nec Corporation | Semiconductor integrated circuit having programmable enabling circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128644A (ja) * | 1986-11-18 | 1988-06-01 | Mitsubishi Electric Corp | 半導体装置のオプシヨン切換回路 |
-
1988
- 1988-10-19 JP JP63263167A patent/JPH02109419A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128644A (ja) * | 1986-11-18 | 1988-06-01 | Mitsubishi Electric Corp | 半導体装置のオプシヨン切換回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929653A (en) * | 1996-07-30 | 1999-07-27 | Nec Corporation | Semiconductor integrated circuit having programmable enabling circuit |
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