KR20040103896A - 샐로우 트렌치 분리 공정 후의 디보트 형성을 제한하는 방법 - Google Patents

샐로우 트렌치 분리 공정 후의 디보트 형성을 제한하는 방법 Download PDF

Info

Publication number
KR20040103896A
KR20040103896A KR10-2004-7001393A KR20047001393A KR20040103896A KR 20040103896 A KR20040103896 A KR 20040103896A KR 20047001393 A KR20047001393 A KR 20047001393A KR 20040103896 A KR20040103896 A KR 20040103896A
Authority
KR
South Korea
Prior art keywords
oxide
oxide layer
layer
deposited
thermal oxide
Prior art date
Application number
KR10-2004-7001393A
Other languages
English (en)
Other versions
KR100560578B1 (ko
Inventor
피터 에이치. 바트로우
마크 더블유. 캔텔
지로메 비. 라스케이
제임스 디. 웨일
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20040103896A publication Critical patent/KR20040103896A/ko
Application granted granted Critical
Publication of KR100560578B1 publication Critical patent/KR100560578B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

샐로우 트렌치 분리 구조에서 디보트(305) 형성을 제한하는 방법이 개시된다. 본 발명은, 실리콘 영역(260)에 형성된 트렌치(285) 내에 증착된 산화물(290)을 제공하는 단계와, 실리콘 영역(260)의 상부 층을 산화하여 실리콘 영역(260)의 상부에 열 산화물 층(302)을 형성하는 단계와, 증착된 산화물(290)에 대해 열 산화물(302)을 선택적으로 에칭하는 단계를 포함한다.

Description

샐로우 트렌치 분리 공정 후의 디보트 형성을 제한하는 방법{METHOD FOR LIMITING DIVOT FORMATION IN POST SHALLOW TRENCH ISOLATION PROCESSES}
더 작고, 더 빠르고, 더 밀도 있게 장착된 장치를 지향하는 반도체 장치 제조 경향과 게이트 유전체가 더 얇아지는 경향으로 인해 STI와 질소 주입 게이트 유전체의 개발에 이르게 되었다. STI 기술에서, 트랜지스터와 같은 반도체 장치를 둘러싸고 있는 트렌치(trench)를 반도체 기판 내로 에칭하고 그 후에 유전 물질로 채운다. 질소 주입 게이트 유전체 기술에서, 질소 원자들은 게이트의 유전율을 증가시키기 위해 게이트 산화물 내로 주입된다. 이 주입의 부작용은 STI 유전체의 에칭률(etch rate)을 증가시켜 온 것이다. STI 유전체의 에칭률 증가는 STI 디보트(divot)의 발생 성향 및 크기의 증가를 초래한다.
도 1은 STI 디보트를 도시하는 반도체 트랜지스터의 평면도이다. 도 1에서, 반도체 장치(100)(본 예에서는 상보성 금속 산화물 실리콘(CMOS) 반도체)는 STI 유전체(105)로 둘러싸여 있다. 반도체 장치(100)는 실리콘에서 형성되고 채널영역(115)에 의해서 분리된 소스/드레인 영역(110)을 포함한다. 게이트(120)(일반적으로 게이트 유전체 상의 폴리실리콘)는 채널 영역(115) 위에 형성되고 소스/드레인 영역(110)과 중첩된다. 디보트(125)는 반도체 장치(100)에 근접하여 STI(105) 내에 형성된다.
도 2는 도 1의 "2"에서 "2"까지의 측면도이다. 도 2는 실리콘-온- 인슐레이터(silicon-on-insulator; SOI) 기술로 제조된 도 1의 장치를 도시한다. SOI 기술에서, 실리콘 기판 위에 산화물 층을 형성하고, 산화물 층 위에 실리콘 층을 형성한다. 도 2에서, 채널 영역(115)과 STI(105)를 매몰 산화물(buried oxide; BOX) 층(135) 위에 형성한다. 게이트 유전체(130)와 게이트(120)를 STI(105)와 채널 영역(115) 위에 형성한다. 디보트(125)는 STI와 채널 영역(115)이 만나는 STI(105) 내에 명확하게 도시되어 있다. 채널 영역(115)의 두께는 게이트(120) 밑에서 "D1"이지만, STI내의 디보트(125)의 존재에 의해 STI(105)와 채널 영역(115)의 계면에서 두께 "D2"로 감소한다. 게이트 유전체(130)와 게이트(120)는 디보트(125) 안을 채우고 "코너 장치(coner device)"를 형성한다. "D2"가 "D1"보다 얇으므로, 장치 주요부의 일반적인 턴-온 전압보다 낮은 전압에서, 디보트(125)에 근접한 채널 영역(115)에 역 도전층(conductive inversion layer)이 형성되고 그 때문에 코너 장치는 누설을 초래하게 된다.
다시 도 1을 참조하여, 디보트(125)를 반도체 장치(100)의 전 주변을 따라 연장한다. 상술한 "코너" 장치 외에도, 디보트(125)는, 게이트(120)를 데피니션 (definition) 하는 동안, 폴리실리콘을 디보트로부터 제거하기 위해 게이트 폴리실리콘을 오버 에칭(over etch)할 필요를 생기게 할 수 있다. 폴리실리콘이 디보트(125)로부터 제거되지 않은 경우, 게이트와 소스/드레인 간의 단락을 초래할 수 있다. 오버 에칭이 과도한 경우, 게이트(120)의 데피니션 중에 게이트 산화물(130)(도 2 참조)을 관통하는 구멍이 생길 수 있고, 이는 아래층의 실리콘의 원치 않는 에칭을 초래한다. STI 디보트 형성을 없애거나 줄이는 방법은 누설 문제와 폴리실리콘 에칭 관련 문제를 둘 다 없애거나 줄일 것이다. 한편, 경제적으로 실행 가능하려면, 그러한 방법은 현재의 제조 공정에 가능한 한 작은 변화를 가져와야 할 것이다.
본 발명은 반도체 장치의 제조에 관한 것이다. 보다 구체적으로는, 반도체 장치에 사용되는 샐로우 트렌치 분리(shallow trench isolation; STI) 구조에서 디보트(divot) 형성을 제한하는 방법에 관한 것이다.
본 발명의 특징은 첨부된 청구의 범위에서 설명된다. 그러나, 발명 그 자체는 후술할 실시예의 상세한 설명을 참조하여, 첨부된 도면과 함께 읽혀질 때 가장 잘 이해될 것이다.
도 1은 STI 디보트를 도시하는 반도체 트랜지스터의 평면도.
도 2는 도 1의 "2"에서 "2"까지의 측면도.
도 3a 내지 도 3g는 STI 디보트 형성을 도시하는 부분 단면도.
도 4a 내지 도 4g는 본 발명에 따라 STI 디보트 형성을 감소시키는 방법을 도시하는 부분 단면도.
본 발명의 제1 형태는 샐로우 트렌치 분리 구조에서 디보트 형성을 제한하는 방법으로서, 실리콘 영역에 형성된 트렌치 내에 증착된 산화물을 제공하고, 실리콘 영역의 상부에 열 산화물 층을 형성하기 위해 실리콘 영역의 상부 층을 산화하고, 증착된 산화물에 대해 열 산화물을 선택적으로 에칭하는 것을 포함하는 방법이다.
본 발명의 제2 형태는 샐로우 트렌치 분리 구조를 형성하는 방법으로서, 실리콘 영역 위에 열 산화물 층을 형성하고, 열 산화물 층을 통해 실리콘 영역 내로 트렌치를 형성하고, 증착된 산화물로 트렌치를 채우고, 증착된 산화물에 대해 열 산화물을 선택적으로 에칭하는 것을 포함하는 방법이다.
본 발명의 제3 형태는 샐로우 트렌치 분리 구조를 형성하는 방법으로서, 실리콘 영역 위에 제1 열 산화물 층을 형성하고, 제1 열 산화물 층을 통해 실리콘 영역 내로 트렌치를 형성하고, 증착된 산화물로 트렌치를 채우고, 제1 열 산화물 층과 증착된 산화물의 상부 표면 부분을 제거하고, 실리콘 영역 상에 제2 열 산화물 층을 형성하고, 증착된 산화물에 대해 제2 열 산화물 층의 소정의 영역을 선택적으로 에칭하는 것을 포함하는 방법이다.
도 3a 내지 도 3g는 STI 디보트 형성을 도시하는 부분 단면도이다. 도 3a에서, 실리콘 기판(140)은 상부 표면(145)을 갖는다. 실리콘 기판(140)의 상부 표면(145) 위에 상부 표면(155)을 갖는 BOX 층(150)을 형성한다. BOX 층(150)의 상부 표면(155) 위에 상부 표면(165)을 갖는 실리콘 층(160)을 형성한다. 예를 들어, 실리콘 층(160)의 두께는 약 300~2000Å이다. 실리콘 층(160)의 상부 표면 (165) 위에 상부 표면(175)을 갖는 패드 산화물 층(170)을 형성한다. 패드 산화물 층(170)의 상부 표면(175) 위에 패드 질화물 층(180)을 형성한다. 예를 들어, 패드 산화물 층(170)은 실리콘 층(160)의 상부를 산화시킴으로써 형성된 열 산화물이고 그 두께는 약 60~250Å이며, 패드 질화물 층(180)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정에 의해 형성되고 그 두께는 약 500~1500Å이다.
도 3b에서, 패드 질화물 층(180), 패드 산화물 층(170) 및 실리콘 층(160)을 통해 BOX 층(150)의 상부 표면(155)을 노출시키도록 트렌치(185)를 형성한다. 트렌치(185)는, 패드 질화물 층(180) 위에 포토레지스트 층을 형성하여 패터닝(patterning)하고, 패드 질화물 층을 플라즈마 에칭하고, 포토레지스트 층을 제거(strip)하고, 패드 산화물 층을 습식 에칭하고, 실리콘 층을 플라즈마 에칭함으로써 형성된다. 트렌치(185)의 너비는 "W1"이다. 예를 들어, "W1"은 500Å 이상이다.
도 3c에서, 트렌치(185)(도 3b 참조)를, 본 예에서 고밀도 플라즈마(HDP) 산화물인 유전체로 채우고, 산화물을 화학기계연마(CMP)하여 STI(190)를 형성하고, 패드 질화물 층(180)(도 3b 참조)을 제거한다. 패드 질화물 층(180)의 제거에 의해 패드 산화물 층(170)의 두께가 약 60~250Å으로부터 약 45~250Å으로 감소한다.
도 3d에서, 패드 산화물 층(170)(도 3c 참조)을 희석 불화수소산 에찬트 (dilute hydrofluoric acid etchant; DHF)를 사용하여 제거하고, 실리콘 층(160)의 상부 표면(165)을 노출시킨다. DHF는 49% HF와 물의 중량비가 1 대 8 인 수용액을 포함한다. DHF에서 STI(190)의 HDP 산화물의 에칭률은, DHF에서 패드 산화물 층(170)의 열 산화물의 에칭률의 1~3배이다. 패드 산화물 층(170) 전부를 확실히 제거하기 위해 오버 에칭을 한다. DHF에서 패드 산화물 층을 제거하는 공정의 에칭 시간을, 약 45~250Å 만이 존재하더라도, 약 70~400Å의 패드 산화물을 제거하도록 선택한다. STI(190)의 일부도 제거된다. 패드 산화물 층(170)을 제거한 후, STI(190)는 실리콘 층(160)의 상부 표면(165) 위로, 거리 "D3" 만큼 뻗어 있다. 예를 들어, "D3"는 약 700~1300Å이다. DHF가 산화물에 대해 등방성 에찬트, 즉 DHF가 모든 방향으로 동등하게 에칭하기 때문에, 오목부(195)가 STI(190)의 노출된 주변을 따라 형성된다.
도 3e에서, 실리콘 층(160)의 상부 표면(165) 위에, 열에 의해 희생(sacrificial) 산화물 층(200)을 성장시킨다. 열 산화 공정의 본질에 의해, 실리콘 층(160)의 상부는 실리콘 산화물로 변한다. 예를 들어, 희생 산화물 층(200)의 두께는 40~250Å이다. 이 때, 다양한 제조 공정을 수행할 수 있다. 예를 들어, 상보성 금속 산화물 실리콘(CMOS) 장치를 제조하는 경우, N웰(well) 과 P웰 이온 주입을 수행한다. 희생 산화물 층(200)의 목적은 실리콘 층(160)의 상부 표면(165)을 보호하는 것이다.
도 3f에서, DHF를 사용하여 희생 산화물 층(200)(도 3e 참조)을 제거한다. 희생 산화물 층(200) 전부를 확실히 제거하기 위해 오버 에칭을 한다. DHF에서 희생 산화물 층을 제거하는 공정의 에칭 시간을, 약 40~250Å 만이 존재하더라도, 약 70~400Å의 희생 산화물을 제거하도록 선택한다. 계속해서 CMOS 장치를 예로 들면, 약 20~70Å 두께의 열 게이트 산화물 층(202)을 실리콘 층(160)의 상부 표면(165) 위에 성장시킨다. 그 후 질소 이온 주입을 수행한다.
도 3g에서, 게이트 산화물 층(202)을 완충 불화수소산(bufferedhydrofluoric acid; BHF)에서 에칭한다. BHF는 49% HF, 30% NH4OH, 물을 중량 1: 5: 8 의 비율로 포함한다. BHF는 산화물에 대해 등방성 에찬트이다. 질소 주입이 STI(190)에 작용하는 곳이 어디든 간에, BHF에서 HDP 산화물의 에칭률이, 열 산화물의 에칭률의 약 1.5배 내지 6배로 증가한다. 게이트 산화물 층을 완벽하게 에칭하기 위해서는 오버 에칭을 한다. BHF에서 게이트 산화물 층을 에칭하는 공정의 에칭 시간을, 약 20~70Å 만이 존재하더라도, 40~140Å의 게이트 산화물을 제거하도록 선택한다. BHF에서 질소 주입 HDP의 에칭률이 이와 같이 증가됨에 따라, 게이트 산화물이 에칭될 때, STI(190)의 주변을 따라 큰 디보트(205)가 형성되게 된다. 디보트(205)는 실리콘 층(160)의 상부 표면(165) 아래로 직선거리 "D5"만큼 뻗어 있고, 너비는 직선거리 "D6"이다. 예를 들어, "D5"와 "D6"는 약 500Å을 초과한다.
도 4a 내지 도 4g는 본 발명에 따라 STI 디보트 형성을 감소시키는 방법을 도시하는 부분 단면도이다. 도 4a에서, 실리콘 기판(240)은 상부 표면(245)을 갖는다. 실리콘 기판(240)의 상부 표면(245) 위에 상부 표면(255)을 갖는 BOX 층(250)을 형성한다. BOX 층(250)의 상부 표면(255) 위에 상부 표면(265)을 갖는 실리콘 층(260)을 형성한다. 예를 들어, 실리콘 층(260)의 두께는 약 300~2000Å이다. 실리콘 층(260)의 상부 표면(265) 위에 상부 표면(275)을 갖는 패드 산화물 층(270)을 형성한다. 패드 산화물 층(270)의 상부 표면(275) 위에 패드 질화물 층(280)을 형성한다. 예를 들어, 패드 산화물 층(270)은 실리콘 층(260)의 상부를산화시킴으로써 형성된 열 산화물이고 그 두께는 약 60~250Å이며, 패드 질화물 층(280)은 CVD 공정에 의해 형성되고 그 두께는 약 500~1500Å이다.
도 4b에서, 패드 질화물 층(280), 패드 산화물 층(270) 및 실리콘 층(260)을 통해 BOX 층(250)의 상부 표면(255)을 노출시키도록 트렌치(285)를 형성한다. 트렌치(285)는, 패드 질화물 층(280) 위에 포토레지스트 층을 형성하여 패터닝하고, 패드 질화물 층을 플라즈마 에칭하고, 포토레지스트 층을 제거하고, 패드 산화물 층을 습식 에칭하고, 실리콘 층을 플라즈마 에칭함으로써 형성된다. 트렌치(285)의 너비는 "W2"이다. 예를 들어, "W2"는 500Å 이상이다.
도 4c에서, 트렌치(285)(도 4b 참조)를, 본 예에서 고밀도 플라즈마(HDP) 산화물인, 유전체로 채우고, 산화물을 화학기계연마(CMP)하여 STI(290)를 형성하고, 패드 질화물 층(280)(도 4b 참조)을 제거한다. HDP 산화물은 캘리포니아 산호세의 노벨루스사(Novellus Corp.)에서 제작한 콘셉트 툴(Concept Tool)에서, SiH4와 O2기체의 혼합물을 약 3600~4000 와트 및 약 100 밀리토르에서 구동하여 형성할 수 있다. STI(290)를 위한 대안적인 유전체는 고온 CVD(HTCVD) 산화물, 저압 CVD(LPCVD) 산화물, TEOS(tetraethoxysilane) 산화물과 기타의 증착 산화물들을 포함한다. 패드 질화물 층(280)을 제거함으로써 패드 산화물 층(270)의 두께가 약 60~250Å으로부터 약 45~250Å으로 감소한다.
도 4d에서, 패드 산화물 층(270)(도 4c 참조)을 DHF를 사용하여 제거하여 실리콘 층(260)의 상부 표면(265)을 노출시킨다. DHF는 49% HF 와 물의 중량비가 1: 80 인 수용액을 포함한다. DHF에서 STI(290)의 HDP 산화물의 에칭률은, DHF에서 패드 산화물 층(270)의 열 산화물의 에칭률의 약 1~2배이다. 패드 산화물 층(270) 전부를 확실히 제거하기 위해 오버 에칭을 한다. DHF에서 패드 산화물 층을 제거하는 공정의 에칭 시간을, 약 45~250Å 만이 존재하더라도, 70~400Å의 패드 산화물을 제거하도록 선택한다.
대안으로, 패드 산화물 층(270)을 제거하기 위해 화학 산화물 제거(chemical oxide removal; COR) 공정을 사용할 수 있다. COR은 두 단계 공정이다. COR의 제1 단계는 캘리포니아 산타 클라라의 AME 사에서 제작한 AMAT 5000 툴에서, 유속이 약 1~35sccm 인 NH3와, 유속이 약 0~100sccm, 압력이 2~100 밀리토르, 온도가 약 15~35℃ 인 HF 증기의 혼합물을 사용하여 실행할 수 있다. 제1 단계에서, 자기-부동화(self-passivating) 산화물 층과 이불화 암모늄(ammonium bifluoride) 부산물이 형성된다. COR의 제2 단계는 100℃ 원-위치 열 탈착 어닐링(in-situ thermal desorption anneal)이다. 제1 및 제2 단계는 산화물의 원하는 두께를 제거하기 위해 필요한 만큼의 횟수를 반복한다. COR에서 STI(290)의 HDP 산화물의 에칭률은, COR에서 패드 산화물 층(270)의 열 산화물의 에칭률과 거의 같다. 패드 산화물 층(270) 전부를 확실히 제거하기 위해 오버 에칭을 한다. COR에서 패드 산화물 층을 제거하는 공정은, 약 45~250Å 만이 존재하더라도, 약 60~400Å의 패드 산화물을 제거하기에 충분한 횟수를 수행한다.
STI(290)의 일부도 제거된다. 패드 산화물 층(270)을 제거한 후, STI(290)는 실리콘 층(260)의 상부 표면(265) 위로, 거리 "D7" 만큼 뻗어 있다. 예를 들어, "D7"은 COR 공정을 사용하면 약 800~1500Å이고, DHF 에찬트를 사용하면 약 700 ~ 1300Å이다. COR과 DHF가 둘 다 산화물에 대해 등방성 에찬트이기 때문에, 오목부(295)가 STI(290)의 노출된 주변을 따라 형성된다.
도 4e에서, 실리콘 층(260)의 상부 표면(265) 위에, 열에 의해 희생 산화물 층(300)을 성장시킨다. 열 산화 공정의 본질에 의해, 실리콘 층(260)의 상부는 실리콘 산화물로 변한다. 예를 들어, 희생 산화물 층(300)의 두께는 40~250Å이다. 이 때, 다양한 제조 공정을 수행할 수 있다. 예를 들어, 상보성 금속 산화물 실리콘(CMOS) 장치를 제조하는 경우, N웰 및 P웰 이온 주입을 수행한다. 희생 산화물 층(300)의 목적은 실리콘 층(260)의 상부 표면(265)을 보호하는 것이다.
도 4f에서, DHF를 사용하여 희생 산화물 층(300)(도 4e 참조)을 제거한다. 희생 산화물 층(300) 전부를 확실히 제거하기 위해 오버 에칭을 한다. DHF에서 희생 산화물 층을 제거하는 공정의 에칭 시간을, 약 40~250Å 만이 존재하더라도, 약 70~400Å의 희생 산화물을 제거하도록 선택한다.
대안으로, 희생 산화물 층(300)을 제거하기 위해 COR 공정을 사용할 수 있다. COR에서 희생 산화물 층을 제거하는 공정은, 약 40~250Å 만이 존재하더라도, 약 60~400Å의 희생 산화물 층(300)을 제거하기에 충분한 횟수를 수행한다.
계속해서 CMOS 장치를 예로 들면, 약 20~70Å 두께의 열 게이트 산화물 층(302)을 실리콘 층(260)의 상부 표면(265) 위에 성장시킨다. 그 후 질소 이온 주입을 수행한다.
도 4g에서, 게이트 산화물 층(302)을 COR 공정을 사용하여 에칭한다. 질소 주입이 STI(290)에 작용하는 곳이 어디든 간에, HDP 산화물의 COR 에칭률이, 열 산화물의 에칭률의 반 이하로 감소한다. 다시 말해, 게이트 (열) 산화물과 질소 주입 HDP (증착) 산화물의 에칭률의 비율은 적어도 1:1이다. 게이트 산화물 층을 완벽하게 에칭하기 위해서는 오버 에칭을 한다. COR에서 게이트 산화물 층을 제거하는 공정은, 약 40~140Å의 게이트 산화물을 제거하기에 충분한 횟수를 수행한다. COR 공정에 의한 질소 주입 HDP의 에칭률 감소와 COR 산화물 에칭의 자기-한정적(self-limiting) 성질로 인하여, 게이트 산화물이 에칭될 때, STI(290)의 주변을 따라 디보트(305)가 제거되거나 디보트의 크기가 감소된다. 디보트(305)는 실리콘 층(260)의 상부 표면(265) 아래로 직선거리 "D8"만큼 뻗어 있고, 너비는 직선거리 "D9"이다. 예를 들어, "D8"은 약 0~20Å이고, "D9"는 약 0~250Å이다.
표 1은 패드 산화물, 희생 산화물 및 게이트 산화물 층을 스트립(에칭)하기 위해 DHF 와 BHF을 사용한 경우 대 패드 산화물, 희생 산화물 및 게이트 산화물 층을 스트립(제거)하기 위해 COR 공정을 사용한 경우, HDP (HDP)산화물의 손실된 양을 (실험적인 측정에 근거해) 보여 준다.
표 1에서 볼 수 있는 바와 같이, COR의 사용은, 게이트 산화물 스트립에 사용할 때 (10분의 1의 HDP 손실을 제공하여) HDP(STI)를 제거하지 않는 점에 관하여는 가장 효과적이나, 패드 산화물 및 희생 산화물 스트립에 사용할 때도 상당한 효과가 있다. 양 공정 (DHF/BHF 대 COR)에서 HDP(STI)에 질소 이온 주입을 적용하여, 같은 두께의 패드 산화물, 희생 산화물 및 게이트 산화물을 스트립한다. 패드 산화물, 희생 산화물 및 게이트 산화물이, 각각 다른 에칭 시간을 요구하는 다른 산화물과 상이한 두께를 갖기 때문에 다른 양의 HDP(STI)가 손실된다.
본 발명의 이해를 위해 본 발명의 실시예에 대한 설명이 상술되었다. 본 발명은 여기서 설명된 특정 실시예에 제한되지 않고, 발명의 범위에서 벗어남이 없이 당업자에게는 명백한 다양한 변형, 재구성 및 치환이 가능하다는 것이 이해될 것이다. 예를 들어, 질소 주입은 아르곤, 수소, 인, 비소, 붕소, 헬륨 및 게르마늄과 같은 다른 원자들의 주입으로 대체할 수 있다. 또한, 본 발명이 SOI 기술에 대해 도시되고 설명되었지만, 본 발명은 벌크(bulk) 실리콘 기술에도 응용할 수 있다.따라서, 이하의 청구의 범위는 발명의 참된 정신과 범위 안에 속하는 모든 변형이나 변경을 수용하도록 되어 있다.
본 발명은 반도체 장치의 제조에 유용하다. 보다 구체적으로는, 본 발명은 반도체 장치에 사용되는 샐로우 트렌치 분리(STI) 구조에서 디보트 형성을 제한하는데 유용하다.

Claims (11)

  1. 샐로우 트렌치 분리(shallow trench isolation; STI) 구조에서 디보트 (divot) 형성을 제한하는 방법에 있어서,
    실리콘 영역(260)에 형성된 트렌치(285) 내에 증착된 산화물(290)을 제공하는 단계와,
    상기 실리콘 영역(260)의 상부 층을 산화하여 상기 실리콘 영역(260)의 상부에 열 산화물 층(302)을 형성하는 단계와,
    상기 증착된 산화물(290)에 대해 상기 열 산화물 층(302)을 선택적으로 에칭하는 단계
    를 포함하는 방법.
  2. 샐로우 트렌치 분리 구조를 형성하는 방법에 있어서,
    실리콘 영역(260) 상에 제1 열 산화물 층(270)을 형성하는 단계와,
    상기 제1 열 산화물 층(270)을 통해 상기 실리콘 영역(260) 내로 트렌치(285)를 형성하는 단계와,
    증착된 산화물(290)로 상기 트렌치(285)를 채우는 단계와,
    상기 제1 열 산화물 층(270)과 상기 증착된 산화물(290)의 상부 표면 부분을 제거하는 단계와,
    상기 실리콘 영역(260) 상에 제2 열 산화물 층(302)을 형성하는 단계와,
    상기 증착된 산화물(290)에 대해 상기 제2 열 산화물 층(302)의 소정의 영역을 선택적으로 에칭하는 단계
    를 포함하는 방법.
  3. 제1항 또는 제2항에 있어서, 선택적인 에칭은, 상기 트렌치(285)의 주변을 따라 디보트(305)를 형성하지 않거나, 상기 디보트(305)의 최대 길이 치수(D8,D9)가 500Å을 초과하지 않도록 상기 트렌치(285)의 주변을 따라 상기 디보트(305)를 형성하는 방법.
  4. 제1항 또는 제2항에 있어서, 상기 증착된 산화물(290)에 대한 상기 열 산화물 층(302)의 에칭률 비가 적어도 1:1 인 방법.
  5. 제1항 또는 제2항에 있어서, 고밀도 플라즈마(HDP) 산화물, 고온 화학 기상 증착(HTCVD) 산화물, 저압 화학 기상 증착(LPCVD) 산화물 및 TEOS (tetraethoxysilane) 산화물로 구성되는 그룹으로부터 상기 증착된 산화물(290)을 선택하는 방법.
  6. 제1항 또는 제2항에 있어서, 상기 증착된 산화물(290)에 대해 상기 열 산화물 층(302)을 선택적으로 에칭하는 단계는 화학 산화물 제거 공정(chemical oxide removal process)인 방법.
  7. 제6항에 있어서, 상기 화학 산화물 제거 공정은 적어도 하나의 NH3및 HF 증기 에칭 후에 적어도 하나의 탈착 어닐링(desorption anneal)을 포함하는 방법.
  8. 제1항에 있어서, 질소, 아르곤, 수소, 인, 비소, 붕소, 헬륨 및 게르마늄으로 구성되는 그룹으로부터 선택된 종(species)을 상기 열 산화물 층(302)과 상기 증착된 산화물(290)에 주입하는 단계를 더 포함하는 방법.
  9. 제2항에 있어서, 질소, 아르곤, 수소, 인, 비소, 붕소, 헬륨 및 게르마늄으로 구성되는 그룹으로부터 선택된 종을 상기 제2 열 산화물 층(302)과 상기 증착된 산화물(290)에 주입하는 단계를 더 포함하는 방법.
  10. 제2항에 있어서, 상기 제1 열 산화물 층(270)과 상기 증착된 산화물(290)의 상부 표면 부분을 제거하는 상기 단계를, 희석(dilute) HF 에칭, 완충(buffered) HF 에칭 및 화학 산화물 제거(COR)로 구성되는 그룹으로부터 선택된 공정을 사용하여 수행하는 방법.
  11. 제2항에 있어서,
    상기 제1 열 산화물 층(270)을 제거한 후에 상기 실리콘 영역(260) 상에 제3열 산화물 층(300)을 형성하는 단계와,
    상기 제3 열 산화물 층(300)과 상기 증착된 산화물(290)의 부가적인 상부 표면 부분을 제거하는 단계를 더 포함하고,
    상기 제거 단계는 희석(dilute) HF 에칭, 완충(buffered) HF 에칭 및 화학 산화물 제거(COR)로 구성되는 그룹으로부터 선택되는 방법.
KR1020047001393A 2001-11-20 2002-11-14 샐로우 트렌치 분리 공정 후의 디보트 형성을 제한하는 방법 KR100560578B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/989,585 2001-11-20
US09/989,585 US6541351B1 (en) 2001-11-20 2001-11-20 Method for limiting divot formation in post shallow trench isolation processes
PCT/US2002/036397 WO2003044833A2 (en) 2001-11-20 2002-11-14 Method for limiting divot formation in post shallow trench isolation processes

Publications (2)

Publication Number Publication Date
KR20040103896A true KR20040103896A (ko) 2004-12-09
KR100560578B1 KR100560578B1 (ko) 2006-03-14

Family

ID=25535245

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047001393A KR100560578B1 (ko) 2001-11-20 2002-11-14 샐로우 트렌치 분리 공정 후의 디보트 형성을 제한하는 방법

Country Status (8)

Country Link
US (1) US6541351B1 (ko)
EP (1) EP1464074B1 (ko)
JP (1) JP4001866B2 (ko)
KR (1) KR100560578B1 (ko)
CN (1) CN1613141A (ko)
AU (1) AU2002357717A1 (ko)
TW (1) TWI220063B (ko)
WO (1) WO2003044833A2 (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004072063A (ja) * 2002-06-10 2004-03-04 Nec Electronics Corp 半導体装置及びその製造方法
US6713385B1 (en) * 2002-10-31 2004-03-30 Intel Corporation Implanting ions in shallow trench isolation structures
US6905941B2 (en) * 2003-06-02 2005-06-14 International Business Machines Corporation Structure and method to fabricate ultra-thin Si channel devices
US20050227494A1 (en) * 2004-03-30 2005-10-13 Tokyo Electron Limited Processing system and method for treating a substrate
US6852584B1 (en) * 2004-01-14 2005-02-08 Tokyo Electron Limited Method of trimming a gate electrode structure
US7094127B2 (en) * 2004-03-01 2006-08-22 Milliken & Company Apparel articles including white polyurethane foams that exhibit a reduction in propensity for discoloring
US7097779B2 (en) * 2004-07-06 2006-08-29 Tokyo Electron Limited Processing system and method for chemically treating a TERA layer
KR100539275B1 (ko) * 2004-07-12 2005-12-27 삼성전자주식회사 반도체 장치의 제조 방법
JP4843285B2 (ja) * 2005-02-14 2011-12-21 東京エレクトロン株式会社 電子デバイスの製造方法及びプログラム
CN100449709C (zh) * 2005-02-14 2009-01-07 东京毅力科创株式会社 基板处理方法、清洗方法、电子设备的制造方法和程序
US7510972B2 (en) * 2005-02-14 2009-03-31 Tokyo Electron Limited Method of processing substrate, post-chemical mechanical polishing cleaning method, and method of and program for manufacturing electronic device
JP4933763B2 (ja) 2005-02-18 2012-05-16 東京エレクトロン株式会社 固体撮像素子の製造方法、薄膜デバイスの製造方法及びプログラム
US8802537B1 (en) * 2005-07-27 2014-08-12 Spansion Llc System and method for improving reliability in a semiconductor device
DE102005037566B4 (de) * 2005-08-09 2008-04-24 Qimonda Ag Herstellungsverfahren für eine Halbleiterstruktur und entsprechende Halbleiterstruktur
JP5119604B2 (ja) * 2006-03-16 2013-01-16 ソニー株式会社 半導体装置の製造方法
US7795148B2 (en) * 2006-03-28 2010-09-14 Tokyo Electron Limited Method for removing damaged dielectric material
US7446007B2 (en) * 2006-11-17 2008-11-04 International Business Machines Corporation Multi-layer spacer with inhibited recess/undercut and method for fabrication thereof
US20090053834A1 (en) * 2007-08-23 2009-02-26 Vladimir Alexeevich Ukraintsev Use of scatterometry for in-line detection of poly-si strings left in sti divot after gate etch
JP5374039B2 (ja) * 2007-12-27 2013-12-25 東京エレクトロン株式会社 基板処理方法、基板処理装置及び記憶媒体
CN101958268B (zh) * 2009-07-21 2012-05-30 中芯国际集成电路制造(上海)有限公司 隔离结构的制作方法
US8110466B2 (en) 2009-10-27 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cross OD FinFET patterning
US9953885B2 (en) 2009-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. STI shape near fin bottom of Si fin in bulk FinFET
US9130058B2 (en) 2010-07-26 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Forming crown active regions for FinFETs
CN102412182B (zh) * 2010-09-19 2015-09-02 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构形成方法
CN102569161B (zh) * 2010-12-22 2014-06-04 无锡华润上华半导体有限公司 半导体器件制造方法
CN102543672A (zh) * 2010-12-22 2012-07-04 中芯国际集成电路制造(上海)有限公司 去除自然氧化硅层和形成自对准硅化物的方法
CN102569083B (zh) * 2010-12-23 2014-12-24 中芯国际集成电路制造(上海)有限公司 具有高k金属栅极的金属氧化物半导体的形成方法
US8735972B2 (en) 2011-09-08 2014-05-27 International Business Machines Corporation SRAM cell having recessed storage node connections and method of fabricating same
CN103151295B (zh) * 2011-12-07 2016-02-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US8603895B1 (en) 2012-09-11 2013-12-10 Globalfoundries Inc. Methods of forming isolation structures for semiconductor devices by performing a deposition-etch-deposition sequence
KR102277398B1 (ko) * 2014-09-17 2021-07-16 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP2017152531A (ja) * 2016-02-24 2017-08-31 東京エレクトロン株式会社 基板処理方法
JP6977474B2 (ja) * 2017-10-23 2021-12-08 東京エレクトロン株式会社 半導体装置の製造方法
US10510855B2 (en) 2017-11-14 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor layout to reduce kink effect
DE102018114750A1 (de) 2017-11-14 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-layout zum reduzieren des kink-effekts
US10468410B2 (en) 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate modulation to improve kink effect
KR102564326B1 (ko) 2018-10-29 2023-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11239313B2 (en) 2018-10-30 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated chip and method of forming thereof
US11127621B2 (en) * 2019-11-04 2021-09-21 United Microelectronics Corp. Method of forming semiconductor device
TWI744004B (zh) * 2020-09-23 2021-10-21 力晶積成電子製造股份有限公司 減少淺溝渠隔離結構邊緣凹陷的方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5282925A (en) * 1992-11-09 1994-02-01 International Business Machines Corporation Device and method for accurate etching and removal of thin film
US5316965A (en) * 1993-07-29 1994-05-31 Digital Equipment Corporation Method of decreasing the field oxide etch rate in isolation technology
US5447884A (en) * 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
US5923991A (en) * 1996-11-05 1999-07-13 International Business Machines Corporation Methods to prevent divot formation in shallow trench isolation areas
US6165853A (en) * 1997-06-16 2000-12-26 Micron Technology, Inc. Trench isolation method
US5960297A (en) 1997-07-02 1999-09-28 Kabushiki Kaisha Toshiba Shallow trench isolation structure and method of forming the same
US6051478A (en) * 1997-12-18 2000-04-18 Advanced Micro Devices, Inc. Method of enhancing trench edge oxide quality
TW379405B (en) 1998-02-13 2000-01-11 United Integrated Circuits Corp Manufacturing method of shallow trench isolation structure
KR100280107B1 (ko) 1998-05-07 2001-03-02 윤종용 트렌치 격리 형성 방법
KR100275730B1 (ko) 1998-05-11 2000-12-15 윤종용 트렌치 소자분리 방법
US6093619A (en) 1998-06-18 2000-07-25 Taiwan Semiconductor Manufaturing Company Method to form trench-free buried contact in process with STI technology
KR100292616B1 (ko) 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
US6319794B1 (en) * 1998-10-14 2001-11-20 International Business Machines Corporation Structure and method for producing low leakage isolation devices
TW410423B (en) 1998-10-21 2000-11-01 United Microelectronics Corp Manufacture method of shallow trench isolation
US20010014513A1 (en) * 1999-01-20 2001-08-16 Max G. Levy Sti divot and seam elimination
US6248641B1 (en) 1999-02-05 2001-06-19 United Microelectronics Corp. Method of fabricating shallow trench isolation
US6027982A (en) 1999-02-05 2000-02-22 Chartered Semiconductor Manufacturing Ltd. Method to form shallow trench isolation structures with improved isolation fill and surface planarity
TW530372B (en) * 1999-03-09 2003-05-01 Mosel Vitelic Inc Shallow trench isolation process
US6165871A (en) 1999-07-16 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Method of making low-leakage architecture for sub-0.18 μm salicided CMOS device
TW432594B (en) * 1999-07-31 2001-05-01 Taiwan Semiconductor Mfg Manufacturing method for shallow trench isolation
US6245619B1 (en) * 2000-01-21 2001-06-12 International Business Machines Corporation Disposable-spacer damascene-gate process for SUB 0.05 μm MOS devices
US6271094B1 (en) * 2000-02-14 2001-08-07 International Business Machines Corporation Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance
US6335261B1 (en) * 2000-05-31 2002-01-01 International Business Machines Corporation Directional CVD process with optimized etchback

Also Published As

Publication number Publication date
TWI220063B (en) 2004-08-01
AU2002357717A1 (en) 2003-06-10
WO2003044833A3 (en) 2003-11-27
EP1464074A4 (en) 2009-06-03
JP2005510080A (ja) 2005-04-14
WO2003044833A2 (en) 2003-05-30
EP1464074A2 (en) 2004-10-06
AU2002357717A8 (en) 2003-06-10
KR100560578B1 (ko) 2006-03-14
JP4001866B2 (ja) 2007-10-31
EP1464074B1 (en) 2013-07-17
US6541351B1 (en) 2003-04-01
CN1613141A (zh) 2005-05-04

Similar Documents

Publication Publication Date Title
KR100560578B1 (ko) 샐로우 트렌치 분리 공정 후의 디보트 형성을 제한하는 방법
US5387540A (en) Method of forming trench isolation structure in an integrated circuit
US7196396B2 (en) Semiconductor device having STI without divot and its manufacture
US6787423B1 (en) Strained-silicon semiconductor device
US6475916B1 (en) Method of patterning gate electrode with ultra-thin gate dielectric
GB2360631A (en) Trench isolation structure
KR19980080648A (ko) 반도체 장치 및 그 제조 방법
US20020001916A1 (en) Method of rounding the corner of a shallow trench isolation region
US20020090787A1 (en) Self-aligned elevated transistor
US6653201B2 (en) Method for forming an isolation region in a semiconductor device
US6897122B1 (en) Wide neck shallow trench isolation region to prevent strain relaxation at shallow trench isolation region edges
US6642536B1 (en) Hybrid silicon on insulator/bulk strained silicon technology
US6391733B1 (en) Method of doping semiconductor devices through a layer of dielectric material
JPH11145273A (ja) 半導体装置の製造方法
JP2002359369A (ja) 半導体装置の製造方法
US6323112B1 (en) Method of fabricating integrated circuits
KR20010051263A (ko) Ｍｏｓｆｅｔ 스페이서를 위한 다층 구조물
KR100839894B1 (ko) 반도체 장치 및 그 제조 방법
KR100214530B1 (ko) 트렌치 소자격리구조 형성방법
KR100779398B1 (ko) 반도체 소자의 소자 분리막 형성 방법
US7638400B2 (en) Method for fabricating semiconductor device
KR20010110007A (ko) 반도체소자의 트렌치 소자분리 방법
KR100800106B1 (ko) 반도체 소자의 트렌치 절연막 형성 방법
KR100675887B1 (ko) 반도체 소자의 트렌치 소자분리막 및 그 형성 방법
KR100672768B1 (ko) 반도체 소자의 소자분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120229

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130304

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee