KR102251551B1 - 집적 칩 및 그 형성 방법 - Google Patents

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Abstract

집적 칩은 기판, 절연 구조물 및 게이트 구조물을 포함한다. 절연 구조물은 기판 내에 하나 이상의 유전체 재료를 포함하고, 기판 내에 활성 영역을 정의하는 측벽들을 갖는다. 활성 영역은 채널 영역, 소스 영역, 및 제1 방향을 따라 채널 영역에 의해 소스 영역으로부터 분리된 드레인 영역을 갖는다. 소스 영역, 드레인 영역 및 채널 영역은 각각 제1 방향에 수직인 제2 방향을 따라 제1 폭, 제2 폭 및 제3 폭을 갖는다. 제3 폭은 제1 폭 및 제2 폭보다 더 크다. 게이트 구조물은 하나 이상의 재료의 제1 조성물을 갖는 제1 게이트 전극 영역과, 하나 이상의 재료의 제1 조성물과 상이한 하나 이상의 재료의 제2 조성물을 갖는 제2 게이트 전극 영역을 포함한다.

Description

집적 칩 및 그 형성 방법{INTEGRATED CHIP AND METHOD OF FORMING THEREOF}
본 출원은 2018년 10월 30일자로 출원된 미국 가특허 출원 번호 제 62/752,708 호의 이익을 주장하는 출원으로서, 그 전체 내용이 본 명세서에 참고로 인용된다.
오늘날의 집적 칩들(integrated chips)은 반도체 기판(예를 들어, 실리콘 기판) 상에 형성된 수백만 또는 수십억 개의 반도체 디바이스들을 포함한다. 집적 칩들의 기능성을 향상시키기 위해, 반도체 산업은 작고 밀집된 디바이스들로 집적 칩들을 제공하기 위해 반도체 디바이스들의 치수를 지속적으로 감소시켜 왔다. 작고 밀집된 디바이스들을 갖는 집적 칩들을 형성함으로써, 디바이스들의 속도는 증가하고 디바이스들의 전력 소모는 감소하였다.
본 개시의 양태들은 첨부된 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들은 일정한 축척에 따라 그려진 것이 아니라는 점을 알 수 있다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 늘리거나 또는 줄일 수 있다.
도 1a는 본 개시의 일부 실시예들에 따른 집적 칩의 단면도를 도시한다.
도 1b는 도 1a의 집적 칩의 평면도를 도시한다.
도 2는 도 1a 및 도 1b의 트랜지스터 디바이스에 대응하는 예시적인 절대 임계 전압의 일부 실시예들을 나타낸 그래프를 도시한다.
도 3a는 본 개시의 일부 실시예들에 따른 집적 칩의 평면도를 도시한다.
도 3b 내지 도 3d는 도 3a의 집적 칩의 단면도를 도시한다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 집적 칩들의 일부 대체 실시예들을 도시하는 평면도이다.
도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 집적 칩들의 일부 대체 실시예들을 도시하는 단면도이다.
도 10a, 도 11a, 도 12a 및 도 13a는 본 개시의 일부 실시예들에 따른 방법의 다양한 단계들에서의 집적 칩의 평면도를 도시한다.
도 10b, 도 11b, 도 12b, 도 13b, 및 도 14 내지 도 20은 본 개시의 일부 실시예들에 따른 방법의 다양한 단계들에서의 집적 칩의 단면도를 도시한다.
도 21은 집적 칩을 형성하는 방법의 일부 실시예들의 흐름도를 도시한다.
도 22a, 도 23a, 도 24a 및 도 25a는 본 개시의 일부 실시예들에 따른 방법의 다양한 단계들에서의 집적 칩의 평면도를 도시한다.
도 22b, 도 23b, 도 24b, 도 25b, 도 26 내지 도 34는 본 개시의 일부 실시예들에 따른 방법의 다양한 단계들에서의 집적 칩의 단면도를 도시한다.
도 35는 집적 칩을 형성하는 방법의 일부 실시예들의 흐름도를 도시한다.
다음의 개시는 제공된 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들, 또는 예시들을 제공한다. 본 개시를 간단히 하기 위해 구성 요소들(components) 및 배치들(arrangements)의 특정 예시들이 아래에 설명된다. 이들은 물론 단지 예시들이며 이들 기재 내용으로 제한하고자 의도되는 것은 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간단하고 명료하게 하기 위한 것이지, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다.
또한, "아래(beneath)", "아래(below)", "하부의(lower)", "위(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들(spatially relative terms)은 도면들에 도시된 바와 같이 하나의 소자 또는 피처의 다른 소자(들) 또는 피처(들)의 관계를 기술하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 부가하여 사용 또는 동작 중에 디바이스(device)의 상이한 방향들을 포함하도록 의도된다. 장치(apparatus)는 다르게 지향될 수 있고(90도 회전되거나 또는 다른 방향으로 회전될 수 있음), 또한 그에 따라서 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 이와 마찬가지로 해석될 수 있다.
집적 칩들에서, 능동 디바이스들(예를 들어, MOSFET(금속 산화물 반도체 전계 효과 트랜지스터) 디바이스들, 내장형 메모리 디바이스들, 등))은 공유 반도체 기판(예를 들어, 실리콘 기판) 상에 일반적으로 배치된다. 그러나, 반도체 재료들은 전기적으로 도전성일 수 있어서 누설 전류들이 반도체 기판 내에 서로 아주 근접하여 위치된 능동 디바이스들 사이를 이동할 수 있다. 이러한 누설 전류들이 적절히 완화되지 않으면, 인접한 디바이스들 간의 누화가 집적 칩 오류로 이어질 수 있다.
누설 전류들이 인접한 디바이스들 사이를 이동하는 것을 방지하기 위해서, 오늘날의 많은 집적 칩들은 얕은 트렌치 절연(shallow trench isolation, STI) 구조물들을 사용한다. 기판 위에 패드 산화물을 형성하는 단계, 질화물 마스킹 층에 따라 패드 산화물을 패터닝하는 단계, 질화물 마스킹 층에 따라 기판 내의 트렌치들을 에칭하는 단계, 트렌치들을 하나 이상의 유전체 재료(이산화 규소 또는 질화 규소와 같은)로 충전하는 단계, 및 기판 위에 과잉의 하나 이상의 유전체 재료를 제거하는 단계에 의해 STI 구조물들이 형성된다. STI 형성 과정은 또한 STI 구조물들의 형성 중에 사용되는 질화물 마스킹 층 및/또는 패드 산화물을 제거하기 위해 습식 에칭 공정을 사용할 수 있다.
그러나, STI 구조물의 형성 중에, (예를 들어, 질화물 마스킹 층 및/또는 패드 산화물을 제거하기 위해 사용되는 습식 에칭 공정으로 인해) STI 구조물의 상부 표면 내에 디봇들(divots)이 형성될 수 있음을 알 수 있다. 이러한 디봇들은 디바이스들의 전기적 행동(예를 들어, 임계 전압 및 서브 임계 전압의 양쪽 모두)에 부정적으로 영향을 미쳐서, 디바이스들의 예측할 수 없는 성능을 초래할 수 있다. 예를 들어, 트랜지스터 디바이스의 제조 중에, 도전성 게이트 재료는 STI 구조물 내의 디봇들을 채울 수 있고, 도전성 게이트 재료가 트랜지스터 디바이스의 동작 동안 게이트 구조물에 의해 생성된 전기장을 향상시킬 수 있는 예리한 에지들을 갖게한다. 향상된 전기장은 트랜지스터 디바이스의 임계 전압을 감소시키고, 킹크 효과(kink effect)(예를 들어, 드레인 전류 대 게이트 전압 관계에서 이중 험프에 의해 정의됨)라고 하는 문제점을 야기한다. 킹크 효과는 모델링하기가 어렵다는 것과 같은 다수의 부정적인 결과(예를 들어, SPICE 곡선 피팅 및/또는 파라미터 추출에서)를 갖는다.
일부 실시예들에서, 본 개시는 상이한 일 함수를 가지며, 인접한 절연 구조물 내의 디봇들에 의해 야기되는 성능 열화(예를 들어, 킹크 효과)에 대해 트랜지스터 디바이스의 자화율을 감소시키도록 구성된 형상을 갖는 활성 영역 내에 배치되는 다수의 게이트 전극 영역들을 포함하는 게이트 구조물을 갖는 트랜지스터 디바이스 및 관련된 형성 방법에 관한 것이다. 트랜지스터 디바이스는 기판의 상부 표면 내에 트렌치를 정의하는 내부 표면들을 갖는 기판을 포함한다. 하나 이상의 유전체 재료가 트렌치 내에 배치된다. 하나 이상의 유전체 재료는 기판 내의 활성 영역을 정의한다. 활성 영역은 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이의 채널 영역을 갖는다. 소스 영역 및 드레인 영역은 채널 영역보다 작은 폭들을 갖는다. 게이트 구조물은 소스 영역과 드레인 영역 사이의 위치에서 활성 영역 위로 연장된다. 소스 영역 및 드레인 영역은 채널 영역보다 작은 폭들을 갖기 때문에, 소스 영역과 드레인 영역 사이에서 연장되는 결과적인 유효 채널 영역은 절연 구조물의 에지로부터 비제로 거리만큼 분리될 것이다. 유효 채널 영역을 절연 구조물의 에지들로부터 비제로 거리만큼 분리함으로써, 유효 채널 영역 상의 절연 구조물 내에서 디봇하는 효과를 감소시킨다. 또한, 게이트 구조물은 하나 이상의 재료의 제1 조성물을 갖는 제1 게이트 전극 영역 및 하나 이상의 재료의 제1 조성물과 상이한 하나 이상의 재료의 제2 조성물을 갖는 제2 게이트 전극을 포함한다. 게이트 구조물 내의 재료들의 상이한 조성물은 트랜지스터 디바이스의 임계 전압을 조정하여 임계 전압에 대한 디봇들 및/또는 도펀트 확산의 바람직하지 않은 영향을 상쇄시키는데 사용될 수 있는 상이한 일 함수들을 갖는다.
도 1a 및 도 1b는 디바이스 성능을 개선하도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩의 일부 실시예들을 도시하며, 도 1a는 도 1b의 단면선 B-B'를 따른 집적 칩의 단면도(100)를 도시한다. 또한, 트랜지스터 디바이스는 디바이스 성능을 개선하도록 구성된 형상을 갖는 활성 영역 내에 있다.
도 1a의 단면도(100)에 도시된 바와 같이, 집적 칩은 기판(102)의 상부 표면(102u) 내에서 연장하는 트렌치(103)를 정의하는 내부 표면들을 갖는 기판(102)을 포함한다. 하나 이상의 유전체 재료를 포함하는 절연 구조물(104)(예를 들어, 얕은 트렌치 절연(STI) 구조물)은 트렌치(103) 내에 배치된다. 절연 구조물(104)은 기판(102)(즉, 트랜지스터 디바이스가 위치하는 기판(102)의 영역) 내에 활성 영역(106)을 정의하는 측벽들을 포함한다. 절연 구조물(104)은 이 절연 구조물(104)의 최상부 표면 아래에 리세스된 하나 이상의 디봇(108)을 정의하는 표면들을 추가로 포함한다. 하나 이상의 디봇(108)은 활성 영역(106)에 근접한 절연 구조물(104)의 에지들을 따라 배치될 수 있다.
도 1b의 평면도(122)에 도시된 바와 같이, 절연 구조물(104)은 활성 영역(106) 주위로 연속적으로 연장하고, 절연 구조물(104) 내의 하나 이상의 디봇(108)은 활성 영역(106)을 둘러싸고 있다. 제1 도핑 영역(124) 및 제2 도핑 영역(126)은 활성 영역(106) 내의 기판(102)에 배치된다. 제1 도핑 영역(124) 및 제2 도핑 영역(126)은 기판(102) 내에 배치된 고농도로 도핑된 영역들이다. 일부 실시예들에서, 제1 도핑 영역(124) 및 제2 도핑 영역(126)은 인, 비소 등과 같은 n-형 도펀트들을 포함한다. 일부 실시예들에서, 제1 도핑 영역(124) 및 제2 도핑 영역(126)은 붕소, 갈륨 등의 p-형 도펀트들을 포함한다. 제1 도핑 영역(124)은 유효 채널 영역(125)에 의해 제1 방향(128)을 따라 제2 도핑 영역(126)으로부터 분리된다. 게이트 구조물(110)은 제1 방향(128)에 수직인 제2 방향(130)을 따라 유효 채널 영역(125) 위에 연장된다.
도 1a의 단면도(100)를 다시 참조하면, 게이트 구조물(110)은 기판(102) 위에 배치되고 활성 영역(106)의 대향하는 에지들을 지나 연장된다. 게이트 구조물(110)은 기판(102) 위에 배치된 게이트 유전체 층(112) 및 이 게이트 유전체 층(112)에 의해 기판(102)으로부터 분리된 게이트 전극(113)을 포함한다. 도전성 접촉부(120)는 기판(102) 위에 유전 구조물(118)(예를 들어, 레벨 간 유전체(ILD) 층) 내에 배치된다. 도전성 접촉부(120)는 게이트 구조물(110)의 상부로부터 유전체 구조물(118)의 상부까지 수직으로 연장한다.
게이트 구조물(110)은 제1 게이트 전극 영역(114) 및 제2 게이트 전극 영역(116)을 포함한다. 제1 게이트 전극 영역(114)은 제1 일 함수를 갖고, 제2 게이트 전극 영역(116)은 제1 일 함수와 상이한 제2 일 함수를 갖는다. 일부 실시예들에서, 제1 게이트 전극 영역(114)은 제1 일 함수를 갖는 하나 이상의 재료의 제1 조성물을 포함하고, 제2 게이트 전극 영역(116)은 하나 이상의 재료의 제1 조성물과는 상이한 제2 일 함수를 갖는 하나 이상의 재료의 제2 조성물을 포함한다. 일부 실시예들에서, 하나 이상의 재료의 제1 조성물 및 하나 이상의 재료의 제2 조성물은 동일한 재료를 포함하지 않는다.
트랜지스터 디바이스가 NMOS 디바이스인 일부 실시예들에서, 하나 이상의 재료의 제1 조성물(제1 게이트 전극 영역(114)에서)은 제1 일 함수를 갖는 n-형 게이트 금속을 포함하며, 하나 이상의 재료의 제2 조성물(제2 게이트 전극 영역(116)에서)은 제1 일 함수보다 큰 제2 일 함수를 갖는 p-형 게이트 금속을 포함한다(제2 게이트 전극 영역(116) 아래의 임계 전압의 절대 값을 증가시키기 위해). 트랜지스터 디바이스가 PMOS 디바이스인 다른 실시예들에서, 하나 이상의 재료의 제1 조성물(제1 게이트 전극 영역(114)에서)은 제1 일 함수를 갖는 p-형 게이트 금속을 포함하고, 하나 이상의 재료의 제2 조성물(제2 게이트 전극 영역(116)에서)은 제1 일 함수보다 작은 제2 일 함수를 갖는 n-형 게이트 금속을 포함한다(제2 게이트 전극 영역(116) 아래의 임계 전압의 절대 값을 증가시키기 위해).
도 1b의 평면도(122)에 도시된 바와 같이, 제1 게이트 전극 영역(114) 및 제2 게이트 전극 영역(116)은 유효 채널 영역(125) 바로 위에 배치된다. 일부 실시예들에서, 유효 채널 영역(125)은 제2 게이트 전극 영역(116) 바로 아래에서 제1 방향(128)을 따라 및 제2 방향(130)을 따라 제2 게이트 전극 영역(116)의 외측 에지까지 연속적으로 연장한다.
동작 중에, 게이트 구조물(110)은 인가된 게이트 전압에 응답하여 유효 채널 영역(125) 내에 도전성 채널을 형성하도록 구성된다. 상이한 게이트 전극 영역들의 상이한 일 함수들은 유효 채널 영역들(125) 내의 전하 반송파들이 인가된 전압에 대해 상이하게 반응하게 한다. 예를 들어, 제2 게이트 전극 영역(116)의 보다 큰 일 함수는 게이트 전극(113)이 제1 게이트 전극 영역(114) 아래보다 제2 게이트 전극 영역(116) 아래에 도전성 채널을 형성하도록 보다 높은 임계 전압을 사용하게 한다. 제2 게이트 전극 영역(116) 아래에 도전성 채널을 형성하기 위한 더 높은 임계 전압은 하나 이상의 디봇(108)에 의해 및/또는 기판(102)으로부터 절연 구조물(104)로의 도펀트들(예를 들어, 붕소)의 확산에 의해 야기되는 임계 전압의 감소를 상쇄시킨다. 하나 이상의 디봇(108)의 영향을 완화시키는 것에 의해 및/또는 기판(102)으로부터 절연 구조물(104)로 도펀트들의 확산에 의해, 트랜지스터 디바이스의 성능이 향상된다(예를 들어, 드레인 전류에서의 킹크 효과가 감소됨).
도 2는 집적 칩의 상이한 피처들이 활성 영역(x-축을 따라 도시됨) 내의 위치의 함수로서 절대 임계 전압(y-축을 따라 도시됨)에 어떻게 영향을 미치는지의 예시들을 나타낸 그래프들 208 및 212의 일부 실시예들을 도시한다.
그래프 208은 절대 임계 전압에 대한 디봇들 및/또는 도펀트(예를 들어, 붕소) 확산의 영향의 예시를 도시한다. 그래프 208의 라인 210에 의해 도시된 바와 같이, 절연 구조물 내의 하나 이상의 디봇 및/또는 절연 구조물로의 도펀트 확산으로 인하여, 절대 임계 전압은 제1 게이트 전극 영역(114) 아래에서 보다 제2 게이트 전극 영역(116) 아래에서 더 낮고, 그 결과 킹크 효과가 발생한다.
그래프 212는 절대 임계 전압에 대한 제1 게이트 전극 영역(114) 및 제2 게이트 전극 영역(116)의 상이한 일 함수들의 효과의 예시를 도시한다. 그래프 212의 라인 214에 의해 도시된 바와 같이, 제1 게이트 전극 영역(114) 및 제2 게이트 전극 영역(116)의 상이한 일 함수들로 인하여, 게이트 구조물은 제1 게이트 전극 영역(114) 아래에서 보다 제2 게이트 전극 영역(116) 아래에서 더 높은 절대 임계 전압을 갖는다. 일부 실시예들에서, 제1 게이트 전극 영역(114) 아래 및 제2 게이트 전극 영역(116) 아래의 절대 임계 전압의 차이(Δ|VTH|)는 대략 0.5 V와 대략 1.5 V 사이의 범위 내에 있다.
제2 게이트 전극 영역(116) 아래의 더 높은 절대 임계 전압(그래프 212에 도시됨)은 하나 이상의 디봇에 의해 및/또는 기판으로부터 절연 구조물로의 도펀트들의 확산(그래프 208에 도시됨)에 의해 야기되는 절대 임계 전압의 감소를 상쇄시킨다. 하나 이상의 디봇의 영향을 완화시키는 것에 의해 또는 기판으로부터 절연 구조물로 도펀트들의 확산에 의해, 트랜지스터 디바이스의 성능이 향상된다(예를 들어, 게이트 구조물에 의해 생성된 전계에 대한 하나 이상의 디봇의 영향에 의해 야기되는 드레인 전류에서의 킹크 효과가 감소됨).
도 1b의 단면도(122)를 다시 참조하면, 활성 영역(106)은 채널 영역(106b)에 의해 제1 방향(128)을 따라 드레인 영역(106c)으로부터 분리되는 소스 영역(106a)을 갖는다. 제2 방향(130)을 따라, 소스 영역(106a)은 제1 폭(WSD_1)을 가지며, 드레인 영역(106c)은 제2 폭(WSD_2)을 가지며, 채널 영역(106b)은 제1 폭(WSD_1) 및 제2 폭(WSD_2)보다 큰 제3 폭(WCH)을 갖는다. 일부 실시예들에서, 제1 폭(WSD_1)과 제2 폭(WSD_2)은 실질적으로 동일할 수 있다. 일부 실시예들에서, 제1 폭(WSD_1)과 제3 폭(WCH) 사이의 차이는 하나 이상의 디봇(108)의 폭의 근방에 2 배 이상이다.
제1 도핑 영역(124)은 소스 영역(106a) 내에 배치되고, 제2 도핑 영역(126)은 드레인 영역(106c) 내에 배치된다. 제1 도핑 영역(124) 및 제2 도핑 영역(126)은 기판(102)의 상부 표면 내에 고농도로 도핑된 영역들이다. 일부 실시예들에서, 제1 도핑 영역(124)은 제1 폭(WSD_1)과 실질적으로 동일한 폭을 갖고, 제2 도핑 영역(126)은 제2 폭(WSD_2)과 실질적으로 동일한 폭을 갖는다. 일부 실시예들에서, 채널 영역(106b)은 제2 방향(130)을 따라 제1 도핑 영역(124) 및 제2 도핑 영역(126)의 대향 측면들을 지나 연장된다. 게이트 구조물(110)은 제1 도핑 영역(124)과 제2 도핑 영역(126) 사이의 위치에서 활성 영역(106) 위로 연장된다.
동작 중에, 게이트 구조물(110)은 제1 도핑 영역(124)과 제2 도핑 영역(126) 사이의 기판(102) 내에서 연장하는 유효 채널 영역(125) 내에 도전성 채널을 형성하는 전계를 생성하도록 구성된다. 제1 도핑 영역(124) 및 제2 도핑 영역(126)의 폭들은 채널 영역(106b)의 제3 폭(WCH)보다 작기 때문에, 유효 채널 영역(125)은 제2 방향(130)을 따라 절연 구조물(104) 내의 하나 이상의 디봇(108)으로부터 비제로 거리(ΔW)만큼 분리된 유효 채널 폭(Weff)을 갖는다. 유효 채널 영역(125)의 유효 채널 폭(Weff)을 절연 구조물(104) 내의 하나 이상의 디봇(108)으로부터 비제로 거리(ΔW)만큼 분리시킴으로써 유효 채널 영역(125)의 에지를 따라 게이트 구조물(110)에 의해 발생하는 전계에 대해 하나 이상의 디봇(108)의 효과를 감소시킨다. 유효 채널 영역(125) 상의 하나 이상의 디봇(108)의 영향을 감소시킴으로써, 트랜지스터 디바이스의 성능이 개선된다(예컨대, 게이트 구조물(110)에 의해 생성된 전계에 대한 하나 이상의 디봇(108)의 영향에 의해 야기되는 드레인 전류에서의 킹크 효과가 감소됨).
도 1b의 평면도(122)에 도시된 바와 같이, 제2 게이트 전극 영역(116)은 제1 방향(128)을 따라 비제로 거리(301)만큼 채널 영역(106b)의 측을 지나 연장된다. 따라서, 제2 게이트 전극 영역(116)은 제1 방향을 따라 디봇(108) 위로 연장된다. 일부 실시예들에서, 제2 게이트 전극 영역(116)은 제2 방향(130)을 따라 디봇(108)과 채널 영역(106b) 사이의 경계로부터 비제로 거리(303) 만큼 다시 설정된다(즉, 그 경계로부터 상쇄되거나 분리된다). 일부 실시예들에서, 제2 게이트 전극 영역(116)은 제2 방향(130)을 따라 소스 영역(106a)(또는 드레인 영역(106c))의 측 위에서 비제로 거리(305)까지 연장한다. 일부 실시예들에서, 제1 게이트 전극 영역(114)은 제2 게이트 전극 영역(116)의 제2 길이(L2)보다 큰 제1 방향(128)을 따라 제1 길이(L1)를 가질 수 있다. 일부 실시예들에서, 제1 게이트 전극 영역(114) 및 제2 게이트 전극 영역(116)은 제1 방향(128)으로 연장되는 제1 라인을 따라 및/또는 제2 방향(130)으로 연장되는 제2 라인을 따라 실질적으로 대칭일 수 있다.
도 3a 내지 도 3d는 디바이스 성능을 개선하도록 구성된 형상을 갖는 활성 영역 내에 트랜지스터 디바이스를 포함하는 집적 칩의 일부 추가의 실시예들을 도시한다.
도 3a의 평면도(300)에 도시된 바와 같이, 집적 칩은 소스 영역(106a) 및 제1 방향(128)을 따라 채널 영역(106b)에 의해 분리된 드레인 영역(106c)을 포함하는 기판(도 3b의 102) 위에 활성 영역(106)을 정의하는 측벽들을 갖는 절연 구조물(104)을 갖는다. 소스 영역(106a) 내의 제1 도핑 영역(124)은 소스 영역(106a)의 폭과 실질적으로 동일한 폭(제2 방향(130)을 따라)을 갖고, 드레인 영역(106c) 내의 제2 도핑 영역(126)은 드레인 영역(106c)의 폭과 실질적으로 동일한 폭을 갖는다. 일부 실시예들에서, 활성 영역(106)은 제1 도핑 영역(124) 및 제2 도핑 영역(126)을 이등분하는 라인에 대해 실질적으로 대칭이다. 일부 대안적인 실시예들(도시되지 않음)에서, 활성 영역(106)은 제1 도핑 영역(124) 및 제2 도핑 영역(126)을 이등분하는 라인에 대해 대칭이 아닐 수 있다. 예를 들어, 활성 영역(106)의 중간 영역은 소스 영역(106a)의 대향하는 제2 측면을 넘어서 보다 소스 영역(106a)의 제1 측면을 지나 더 큰 거리를 연장할 수 있다.
게이트 구조물(110)은 제1 방향(128)을 따라 제1 도핑 영역(124)과 제2 도핑 영역(126) 사이에 배치된다. 게이트 구조물(110)은 제2 방향(130)을 따라 활성 영역(106) 위로 연장한다. 게이트 구조물(110)은 제1 게이트 전극 영역(114) 및 제2 게이트 전극 영역(116)을 포함한다. 일부 실시예들에서, 제1 게이트 전극 영역(114)은 연속적인 세그먼트를 포함하고, 제2 게이트 전극 영역(116)은 2 개 이상의 별도로 분리된 세그먼트들을 포함할 수 있다. 트랜지스터 디바이스가 NMOS(n-형 금속 산화물 반도체) 트랜지스터인 일부 실시예들에서, 제1 게이트 전극 영역(114)은 n-형 금속(예를 들어, 약 4.2 eV보다 작거나 같은 일 함수를 갖는 금속)을 포함할 수 있고, 제2 게이트 전극 영역(116)은 p-형 금속(예를 들어, 약 5.0 eV보다 크거나 같은 일 함수를 갖는 금속)을 포함할 수 있다. 예를 들어, 트랜지스터 디바이스가 NMOS 트랜지스터인 일부 실시예들에서, 제1 게이트 전극 영역(114)은 알루미늄, 탄탈륨, 티타늄, 하프늄, 지르코늄, 티타늄 규화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 크롬, 텅스텐, 구리, 티타늄 알루미늄 등과 같은 n-형 금속을 포함할 수 있다. 일부 실시예들에서, 제2 게이트 전극 영역(116)은 니켈, 코발트, 몰리브덴, 백금, 납, 금, 탄탈륨 질화물, 몰리브덴 규화물, 루테늄, 크롬, 텅스텐, 구리 등과 같은 p-형 게이트 금속을 포함할 수 있다. 트랜지스터 디바이스가 PMOS(p-형 금속 산화물 반도체) 트랜지스터인 일부 실시예들에서, 제1 게이트 전극 영역(114)은 p-형 금속을 포함할 수 있고, 제2 게이트 전극 영역(116)은 n-형 금속을 포함할 수 있다. 예를 들어, 트랜지스터 디바이스가 PMOS 트랜지스터인 일부 실시예들에서, 제1 게이트 전극 영역(114)은 니켈, 코발트, 몰리브덴, 백금, 납, 금, 탄탈륨 질화물, 몰리브덴 규화물, 루테늄 , 크롬, 텅스텐, 구리 등과 같은 p-형 금속을 포함할 수 있다. 일부 실시예들에서, 제2 게이트 전극 영역(116)은 알루미늄, 탄탈륨, 티타늄, 하프늄, 지르코늄, 티타늄 규화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 크롬, 텅스텐, 구리, 티타늄 알루미늄 등과 같은 n-형 금속을 포함할 수 있다.
일부 실시예들에서, 제1 게이트 전극 영역(114)은 제1 방향(128)을 따라 및 이 제1 방향(128)에 수직인 제2 방향(130)을 따라 제2 게이트 전극 영역(116)과 접촉한다. 일부 실시예들에서, 제2 게이트 전극 영역(116)은 제1 게이트 전극 영역(114)의 개구(즉, 개구부들) 내에 배치된다. 제2 게이트 전극 영역(116)의 세그먼트들은 제1 게이트 전극 영역(114)의 중심부에 의해 분리될 수 있다. 일부 실시예들에서, 제1 게이트 전극 영역(114)은 제2 게이트 전극 영역(116)이 제1 게이트 전극 영역(114)의 주변부에 의해 완전히 둘러싸이도록 게이트 구조물(110)의 둘레 주위로 연장한다.
일부 실시예들에서, 측벽 스페이서들(302)은 게이트 구조물(110)의 외부 측벽들을 따라 배치될 수 있다. 측벽 스페이서들(302)은 하나 이상의 유전체 재료를 포함한다. 예를 들어, 일부 실시예들에서, 측벽 스페이서들(302)은 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물, 실리콘 산 질화물 등), 탄화물(예를 들어, 실리콘 탄화물) 등을 포함할 수 있다. 일부 실시예들에서, 게이트 구조물(110) 및/또는 측벽 스페이서들(302)은 제1 도핑 영역(124) 및/또는 제2 도핑 영역(126) 위에서 제1 방향(128)을 따라 연장될 수 있다.
도 3b 및 도 3c는 단면도의 라인 A-A' 및 라인 B-B'를 따라 도 3a의 집적 칩의 단면도들(322, 344)을 도시한다. 도 3b의 단면도(322)에 도시된 바와 같이, 단면도의 라인 A-A'를 따라, 활성 영역(106)의 측면 부분은 제1 도핑 영역(124)과 제2 도핑 영역(126) 사이의 유효 채널 영역(125)의 유효 채널 폭(Weff)과 실질적으로 동일한 제1 폭(Weff')을 갖는다(도 3a 참조). 도 3c의 단면도(344)에 도시된 바와 같이, 단면도의 라인 B-B'를 따라, 활성 영역(106)의 중간 영역은 비제로 거리(ΔW)의 2 배(즉, 2ΔW)와 동일한 거리만큼 제1 폭보다 큰 제2 폭(Weff + 2ΔW)을 갖는다.
일부 실시예들에서, 비제로 거리(ΔW)의 크기는 유효 폭(Weff)의 크기의 약 2 % 내지 약 10 % 사이의 범위일 수 있다. 예를 들어, 일부 실시예들에서, 비제로 거리(ΔW)는 약 10 nm와 약 1,000 nm 사이의 크기를 가질 수 있는 반면, 유효 폭(Weff)은 약 100 nm와 약 50,000 nm 사이의 크기를 가질 수 있다. 유효 채널 폭(Weff)의 약 2 %보다 큰 비제로 거리(ΔW)를 갖는 것은 유효 채널 영역 상의 하나 이상의 디봇(108)에 의해 야기되는 전계 변화의 영향을 감소시키기 위해 디봇과 유효 채널 영역 사이에서 충분히 큰 거리를 제공한다. 비제로 거리(ΔW)가 유효 폭(Weff)의 10 %보다 작으면, 트랜지스터 디바이스의 풋 프린트가 비용면에서 효율적으로 작아진다.
일부 실시예들에서, 웰 영역(312)은 활성 영역(106) 아래의 기판(102) 내에 배치될 수 있다. 웰 영역(312)은 기판(102)의 도핑 유형과 상이한 도핑 유형을 갖는다. 예를 들어, 트랜지스터 디바이스가 NMOS 트랜지스터 디바이스인 일부 실시예들에서, 기판(102)은 n-형 도핑을 가질 수 있고, 웰 영역(312)은 p-형 도핑을 가질 수 있고, 제1 도핑 영역(124) 및 제2 도핑 영역(126)은 n-형 도핑을 가질 수 있다. 트랜지스터 디바이스가 PMOS 트랜지스터 디바이스인 다른 실시예들에서, 기판(102)은 n-형 도핑을 가질 수 있고, 웰 영역(312)은 n-형 도핑을 가질 수 있고, 제1 도핑 영역(124) 및 제2 도핑 영역(126)은 p-형 도핑을 가질 수 있다.
유전체 구조물(118)(예를 들어, 레벨 간 유전체(ILD) 층)은 기판(102) 위에 배치된다. 일부 실시예들에서, 유전체 구조물(118)은 BPSG(borophosphosilicate glass), BSG(borophosphosilicate glass), PSG(phosphosilicate glass) 등을 포함할 수 있다. 도전성 접촉부(120)는 유전체 구조물(118)을 통해 게이트 구조물(110)로 수직으로 연장된다. 도전성 접촉부(120)는 제1 게이트 전극 영역(114)과 접촉한다.
도 3d는 도 3a의 단면도의 라인 C-C'를 따른 집적 칩의 단면도(366)를 도시한다. 단면도(366)에 도시된 바와 같이, 제1 도핑 영역(124) 및 제2 도핑 영역(126)은 게이트 구조물(110)의 측 상의 웰 영역(312) 내에 배치된다.
유효 채널 영역(125)은 제1 게이트 전극 영역(114)의 제1 길이(L1)(도 3a 참조)와 대략 동일한 제1 방향(128)을 따른 길이를 갖는다. 다른 실시예들에서, 유효 채널 영역(125)의 길이는 제1 게이트 전극 영역(114)의 제1 길이(L1)보다 짧다. 일부 실시예들에서, 소스 및 드레인 확장 영역(318)은 제1 도핑 영역(124) 및 제2 도핑 영역(126)으로부터 측벽 스페이서들(302) 및/또는 게이트 구조물(110) 아래로 돌출될 수 있다. 이러한 실시예들에서, 유효 채널 영역(125)은 소스 및 드레인 확장 영역(318) 사이에서 연장한다. 일부 실시예들에서, 실리사이드 층(도시되지 않음)은 제1 도핑 영역(124) 및 제2 도핑 영역(126) 상에 배치될 수 있다. 일부 실시예들에서, 실리사이드 층은 니켈 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 4a 및 도 4b는 디바이스 성능을 개선하도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩들의 일부 대체 실시예들을 나타내는 평면도(400) 및 단면도(422)를 각각 도시한다. 도 4a 및 도 4b는 제2 게이트 전극 영역(116a)을 제외하고 도 1a 및 도 1b와 실질적으로 동일한 트랜지스터 디바이스를 도시한다. 도 4a의 평면도(400)에 도시된 바와 같이, 제2 게이트 전극 영역(116a)은 채널 영역(106b)의 측을 지나 연장하지 않는다. 대신에, 제2 게이트 전극 영역(116a)은 제1 방향(128)을 따라 디봇(108)과 채널 영역(106b) 사이의 경계로부터 비제로 거리(401)만큼 뒤로 설정된다.
도 5a 및 도 5b는 디바이스 성능을 개선하도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩들의 일부 대체 실시예들을 나타내는 평면도(500) 및 단면도(522)를 도시한다. 도 5a 및 도 5b는 제2 게이트 전극 영역(116b)을 제외하고 도 1a 및 도 1b와 실질적으로 동일한 트랜지스터 디바이스를 도시한다. 도 5a의 평면도(500)에 도시된 바와 같이, 제2 게이트 전극 영역(116b)은 제2 방향(130)을 따라 디봇(108)의 측을 지나 연장된다. 다르게 말하면, 제2 게이트 전극 영역(116b)은 제2 방향(130)을 따라 디봇(108)을 가로 질러 연장된다.
도 6a 및 도 6b는 디바이스 성능을 개선하도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩들의 일부 대체 실시예들을 나타내는 평면도(600) 및 단면도(622)를 도시한다. 도 6a 및 도 6b는 제2 게이트 전극 영역(116c)을 제외하고 도 1a 및 도 1b와 실질적으로 동일한 트랜지스터 디바이스를 도시한다. 도 6a의 평면도(600)에 도시된 바와 같이, 제2 게이트 전극 영역(116c)은 제1 방향(128)을 따라 디봇(108)과 채널 영역(106b) 사이의 경계로부터 비제로 거리(601)만큼 뒤로 설정된다. 또한, 제2 게이트 전극 영역(116c)은 제2 방향(130)을 따라 디봇(108)과 채널 영역(106b) 사이의 경계를 지나 연장하지만, 제2 방향(130)을 따라 디봇(108)의 외부 에지로부터 비제로 거리(602)만큼 다시 설정된다.
도 7a 및 도 7b는 디바이스 성능을 개선하기 위해 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩들의 일부 대체 실시예들을 나타내는 평면도(700) 및 단면도(722)를 도시한다. 도 7a 및 도 7b는 제2 게이트 전극 영역(116d)을 제외하고 도 1a 및 도 1b와 실질적으로 동일한 트랜지스터 디바이스를 도시한다. 도 7a의 평면도(700)에 도시된 바와 같이, 제2 게이트 전극 영역(116d)은 제1 방향(128)을 따라 채널 영역(106b)의 측을 지나 비제로 거리(701)만큼 연장한다. 또한, 제2 게이트 전극 영역(116d)은 제2 방향(130)을 따라 디봇(108)의 외부 에지를 지나 비제로 거리(702)만큼 연장된다.
도 8a 및 도 8b는 디바이스 성능을 개선하기 위해 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩들의 일부 대체 실시예들을 나타내는 평면도(800) 및 단면도(822)를 도시한다. 도 8a 및 도 8b는 제2 게이트 전극 영역(116e)을 제외하고 도 1a 및 도 1b와 실질적으로 동일한 트랜지스터 디바이스를 도시한다. 도 8a의 평면도(800)에 도시된 바와 같이, 제2 게이트 전극 영역(116e)은 제1 방향(128)을 따라 채널 영역(106b)의 측을 지나 비제로 거리(801)만큼 연장된다. 또한, 제2 게이트 전극 영역(116e)은 제2 방향(130)을 따라 디봇(108)과 채널 영역(106b) 사이의 경계를 지나 연장하지만, 제2 방향(130)을 따라 디봇(108)의 외부 에지로부터 비제로 거리(802)만큼 다시 설정된다.
도 9a 및 도 9b는 디바이스 성능을 개선하기 위해 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩들의 일부 대체 실시예들을 나타내는 평면도(900) 및 단면도(922)를 도시한다. 도 9a 및 도 9b는 제2 게이트 전극 영역(116f)을 제외하고 도 1a 및 도 1b와 실질적으로 동일한 트랜지스터 디바이스를 도시한다. 도 9a의 평면도(900)에 도시된 바와 같이, 제2 게이트 전극 영역(116f)은 제1 방향(128)을 따라 디봇(108)의 외부 에지를 지나 비제로 거리(901)만큼 연장한다. 또한, 제2 게이트 전극 영역(116f)은 제2 방향(130)을 따라 디봇(108)의 외부 에지를 지나 비제로 거리(902)만큼 연장한다.
도 10a 내지 도 20은 디바이스 성능을 개선하기 위해 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 대체 실시예들에 대응하는 단면도들 및 평면도들을 도시한다. 또한, 트랜지스터 디바이스는 디바이스 성능을 개선하기 위해 구성된 형상을 갖는 활성 영역 내에 있다. 도 10a 내지 도 20이 방법을 참조하여 기술되었지만, 도 10a 내지 도 20에 도시된 구조물들은 이 방법으로 제한되지 않고 오히려 단독의 방법으로 분리될 수 있음을 이해할 것이다.
도 10a의 평면도(1000) 및 도 10b의 단면도(1022)에 도시된 바와 같이, 절연 구조물(104)은 기판(102) 내의 트렌치(103) 내에 형성된다. 절연 구조물(104)은 제1 트랜지스터 유형(예를 들어, NMOS 트랜지스터)에 대응하는 제1 영역(1002a) 내의 제1 활성 영역(1062) 및 제2 트랜지스터 유형(예를 들어, PMOS 트랜지스터)에 대응하는 제2 영역(1002b) 내의 제2 활성 영역(1064)을 정의한다. 일부 실시예들에서, 제1 영역(1002a)은 등가적으로 NMOS 영역으로 언급되고, 제2 영역(1002b)은 등가적으로 PMOS 영역으로 언급된다. 제1 활성 영역(1062) 및 제2 활성 영역(1064)은 기판(102)의 상부 표면(102u)을 노출시킨다. 도 10a의 평면도(1000)에 도시된 바와 같이, 제1 활성 영역(1062)은 소스 영역(1062a), 드레인 영역(1062c), 및 채널 영역(1062b)을 갖는다. 채널 영역(1062b)은 제1 방향(128)을 따라 소스 영역(1062a)과 드레인 영역(1062c) 사이에 배치된다. 소스 영역(1062a) 및 드레인 영역(1062c)은 제1 방향(128)에 수직인 제2 방향(130)을 따라 채널 영역(1062b)보다 작은 폭들을 갖는다. 제2 활성 영역(1064)은 소스 영역(1064a), 드레인 영역(1064c), 및 채널 영역(1064b)을 갖는다. 채널 영역(1064b)은 제1 방향(128)을 따라 소스 영역(1064a)과 드레인 영역(1064c) 사이에 배치된다. 소스 영역(1064a) 및 드레인 영역(1064c)은 제2 방향을 따라 채널 영역(1064b)보다 작은 폭들을 갖는다. 절연 구조물(104)는 기판(102)의 내부 표면들에 의해 형성된 트렌치(103) 내에 배치된다. 절연 구조물들(104)의 형성 중에, 하나 이상의 디봇(108)이 절연 구조물(104)의 상부 아래에 리세스된 절연 구조물(104) 내에 형성될 수 있다. 하나 이상의 디봇(108)은 활성 영역들(1062, 1064)에 근접한 절연 구조물(104)의 에지들을 따라 배치될 수 있다.
일부 실시예들에서, 절연 구조물(104)은 트렌치(103)를 형성하기 위해 기판(102)을 선택적으로 에칭함으로써 형성될 수 있다. 후속적으로 하나 이상의 유전체 재료가 트렌치(103) 내에 형성된다. 다양한 실시예들에서, 기판(102)은 습식 에칭제(예를 들어, 플루오르화 수소산, 수산화 칼륨 등) 또는 건식 에칭제(예를 들어, 불소, 염소 등을 포함하는 에칭 화학제를 가짐)에 의해 선택적으로 에칭될 수 있다. 다양한 실시예들에서, 기판(102)은 임의의 다른 유형의 반도체, 에피택셜, 유전체, 또는 이들과 관련된 금속 층들 뿐만 아니라 임의의 유형의 반도체 바디(예를 들어, 실리콘, SiGe, SOI 등)일 수 있다. 다양한 실시예들에서, 하나 이상의 유전체 재료는 산화물, 질화물, 탄화물 등을 포함할 수 있다.
일부 추가의 실시예들에서, 절연 구조물(104)은 기판(102) 위에 패드 산화물을 형성하기 위해 열 공정을 사용하고 패드 산화물 위에 질화물 막을 형성함으로써 형성될 수 있다. 이어서, 질화물 막을 패터닝(예를 들어, 포토레지스트와 같은 감광성 재료를 사용하여)하고, 기판(102) 내에 트렌치(103)를 형성하기 위해 질화물 막에 따라 패드 산화물 및 기판(102)을 패터닝한다. 이어서, 트렌치(103)는 하나 이상의 유전체 재료로 채워지고, 이어서 질화물 막의 상부를 노출시키는 평탄화 공정(예를 들어, 화학적 기계적 평탄화(CMP) 공정) 및 질화물 막을 제거하기 위한 에칭 공정이 이루어진다.
도 11a의 평면도(1100) 및 도 11b의 단면도(1122)에 도시된 바와 같이, 게이트 유전체 층(112)이 기판(102) 위에 그리고 제1 활성 영역(1062) 및 제2 활성 영역(1064) 내에 형성된다. 일부 실시예들에서, 게이트 유전체 층(112)은 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 산 질화물), 고유전율의 게이트 유전체 층(약 3.9 이상의 유전 상수 κ), 일부 다른 적합한 유전체(들) 등, 또는 이들의 조합물을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체 층(112)은 기상 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다. 다른 실시예들에서, 게이트 유전체 층(112)은 열 성장 공정에 의해 형성될 수 있다. 일부 실시예들에서, 기판(102) 내에 웰 영역(도시되지 않음)을 형성하기 위해 게이트 유전체 층(112)의 형성 이전에 주입 공정이 수행될 수 있다. 그러한 일부 실시예들에서, 웰 영역의 깊이를 조절하기 위해 주입 공정 전에 기판(102) 위에 희생 유전체 층(도시되지 않음)이 형성될 수 있다. 희생 유전체 층은 후속하여 게이트 유전체의 형성 전에 제거된다.
일부 실시예들에서, 게이트 유전체 층(112)은 상이한 게이트 유전체 층들이 기판(102)의 상이한 영역들 내에 형성되는 다중 게이트 유전체 공정의 일부로서 형성될 수 있다. 예를 들어, 일부 실시예들에서, 다중 게이트 유전체 공정은 기판(102) 내의 고전압 웰 위의 고전압 게이트 유전체 층(예를 들어, 열 공정에 의한)을 형성할 수 있다. 고전압 게이트 유전체 층은 칩의 하나 이상의 영역들(예를 들어, 내장된 메모리 영역 내)에서 후속적으로 제거될 수 있고, 이중 게이트 유전체 층은 기판(102) 내의 논리 웰 위에 형성될 수 있다(예를 들어, 하나 이상의 증착 공정에 의해). 다중 게이트 유전체 층들의 형성은 기판의 상이한 영역들로부터 게이트 유전체 층들을 제거하기 위해 수행되는 추가의 에칭 공정으로 인하여 절연 구조물들(104) 내의 하나 이상의 디봇(108)의 크기를 증가시킬 수 있고, 그렇게 함으로써 관련된 트랜지스터 디바이스들 내에서 킹크 효과를 악화시킬 수 있다는 점을 알 수 있다.
도 12a의 평면도(1200) 및 도 12b의 단면도(1222)에 도시된 바와 같이, 희생 게이트 재료(115)가 게이트 유전체 층(112) 위에 그리고 절연 구조물(104)의 디봇들(108) 내에 형성된다. 희생 게이트 재료(115)는 증착 공정(예를 들어, CVD, PE-CVD, PVD, 또는 ALD)에 의해 형성될 수 있다. 일부 실시예들에서, 희생 게이트 재료(115)는 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 일부 실시예들(도시되지 않음)에서, 희생 게이트 재료(115)는 알루미늄, 코발트, 루테늄 등과 같은 금속 게이트 재료로 후속적으로 대체되는 재료를 포함할 수 있다. 제1 활성 영역(1062) 및 제2 활성 영역(1064) 위로 그리고 절연 구조물(104) 위로 연장되는 희생 게이트 구조물들(111)을 한정하도록 게이트 유전체 층(112) 및 희생 게이트 재료(115)가 패터닝된다. 희생 게이트 구조물들(111)은 절연 구조물(104)의 상부 표면 내의 하나 이상의 디봇(108)을 채울 수 있다. 일부 실시예들에서, 측벽 스페이서들(302)은 희생 게이트 구조물들(111)의 측면들을 따라 형성될 수 있다.
게이트 유전체 층(112) 및 희생 게이트 재료(115)는 희생 게이트 재료(115) 위에 형성된 마스킹 층(도시하지 않음)에 따라 선택적으로 패터닝될 수 있다. 일부 실시예들에서, 마스킹 층은 스핀 코팅 공정에 의해 형성된 감광성 재료(예를 들어, 포토레지스트)를 포함할 수 있다. 이러한 실시예들에서, 감광성 재료의 층은 포토마스크에 따라 전자기 방사선에 선택적으로 노광된다. 전자기 방사선은 가용성 영역들을 한정하기 위해 감광성 재료 내의 노출된 영역의 용해도를 변경시킨다. 후속적으로 감광성 재료는 가용성 영역을 제거함으로써 감광성 재료 내에 개구부들을 형성하도록 현상된다. 다른 실시예들에서, 마스킹 층은 하드 마스크 층(예를 들어, 실리콘 질화물 층, 실리콘 탄화물 층 등)을 포함할 수 있다.
일부 실시예들에서, 하나 이상의 측벽 스페이서들(302)이 희생 게이트 구조물들(111)의 측 상에 형성된다. 일부 실시예들에서, 하나 이상의 측벽 스페이서들(302)은 희생 게이트 구조물들(111)의 수평 및 수직 표면들 상에 스페이서 재료(예를 들어, 질화물, 산화물, 또는 이들의 조합물)를 성막(deposit)하고, 이어서 하나 이상의 측벽 스페이서들(302)을 형성하기 위해 수평 표면들로부터 스페이서 재료를 제거하도록 스페이서 재료를 에칭함으로써 형성될 수 있다.
도 13a의 평면도(1300) 및 도 13b의 단면도(1322)에 도시된 바와 같이, 제1 도핑 영역(124a) 및 제2 도핑 영역(126a)은 제1 활성 영역(1062) 내의 희생 게이트 재료(115)의 측 상의 기판(102) 내에 형성된다. 제1 도핑 영역(124b) 및 제2 도핑 영역(126b)은 제2 활성 영역(1064) 내의 희생 게이트 재료(115)의 측 상의 기판(102) 내에 형성된다. 일부 실시예들에서, 제1 도핑 영역(124a) 및 제2 도핑 영역(126a)은 제1 주입 공정에 의해 형성될 수 있고, 제1 도핑 영역(124b) 및 제2 도핑 영역(126b)은 제2 주입 공정에 의해 형성될 수 있다. 예를 들어, 제1 주입 공정은 제2 영역(1002b)을 덮는 제1 마스크에 따라 기판(102)에 제1 도펀트 종(예를 들어, 인, 비소 등과 같은 n-형 도펀트를 포함함)을 선택적으로 주입함으로써 수행될 수 있다. 유사하게, 제2 주입 공정은 제1 영역(1002a)을 덮는 제2 마스크에 따라 기판(102)에 제2 도펀트 종(예를 들어, 붕소, 갈륨 등과 같은 p-형 도펀트를 포함함)을 선택적으로 주입함으로써 수행될 수 있다.
일부 실시예들에서, 제1 도핑 영역(124a)은 소스 영역(1062a)과 채널 영역(1062b) 사이의 경계로부터 비제로 거리(306a)만큼 뒤쪽으로 설정되고, 제2 도핑 영역(126a)은 드레인 영역(1062c)과 채널 영역(1062b) 사이의 경계로부터 비제로 거리(308a)만큼 뒤쪽으로 설정된다. 제1 도핑 영역(124a) 및 제2 도핑 영역(126a)을 채널 영역(1062b)으로부터(제1 방향(128)을 따라) 뒤쪽으로 설정함으로써, 제1 도핑 영역(124a) 및 제2 도핑 영역(126a)은 채널 영역(1062b)의 폭보다 작은 폭을 갖는다. 제1 도핑 영역(124a) 및 제2 도핑 영역(126a)의 더 작은 폭은 제1 도핑 영역(124a) 및 제2 도핑 영역(126a)이 또한 제1 방향(128)에 실질적으로 수직인 제2 방향(130)을 따라 채널 영역(1062b)을 한정하는 절연 구조물(104)의 측벽들로부터 비제로 거리(ΔWa)만큼 뒤쪽으로 설정한다. 제1 도핑 영역(124a) 및 제2 도핑 영역(126a)을 절연 구조물(104)의 측벽들로부터 뒤쪽으로 설정하면, 절연 구조물(104) 내의 하나 이상의 디봇(108)으로부터 유효 채널 영역(제1 도핑 영역(124a)과 제2 도핑 영역(126a) 사이에서)을 분리시키고, 그에 따라 하나 이상의 디봇(108)이 유효 채널 영역 내의 게이트 구조물에 의해 생성된 전계에 미치는 영향을 감소시킨다.
유사하게, 제1 도핑 영역(124b)은 소스 영역(1064a)과 채널 영역(1064b) 사이의 경계로부터 비제로 거리(306b)만큼 뒤쪽으로 설정되고, 제2 도핑 영역(126b)은 드레인 영역(1064c)과 채널 영역(1064b) 사이의 경계로부터 비제로 거리(308b)만큼 뒤쪽으로 설정된다. 제1 도핑 영역(124b) 및 제2 도핑 영역(126b)을 채널 영역(1064b)으로부터(제1 방향(128)을 따라) 뒤쪽으로 설정함으로써, 제1 도핑 영역(124b) 및 제2 도핑 영역(126b)은 채널 영역(1064b)의 폭보다 작은 폭을 갖는다. 제1 도핑 영역(124b) 및 제2 도핑 영역(126b)의 더 작은 폭은 제1 도핑 영역(124b) 및 제2 도핑 영역(126b)이 또한 제1 방향(128)에 실질적으로 수직인 제2 방향(130)을 따라 채널 영역(1064b)을 한정하는 절연 구조물(104)의 측벽들로부터 비제로 거리(ΔWb)만큼 뒤쪽으로 설정한다. 제1 도핑 영역(124b) 및 제2 도핑 영역(126b)을 절연 구조물(104)의 측벽들로부터 뒤쪽으로 설정하면, 절연 구조물(104) 내의 하나 이상의 디봇(108)으로부터 유효 채널 영역(제1 도핑 영역(124b)과 제2 도핑 영역(126b) 사이에서)을 분리시키고, 그에 따라 하나 이상의 디봇(108)이 유효 채널 영역 내의 게이트 구조물에 의해 생성된 전계에 미치는 영향을 감소시킨다.
도 14의 단면도(1400)에 도시된 바와 같이, 제1 유전체 층(1402)(예를 들어, 제1 레벨 간 유전체(ILD) 층)이 기판(102) 위에 형성된다. 제1 유전체 층(1402)은 희생 게이트 재료(115) 및 측벽 스페이서들(302)을 덮는다. 희생 게이트 재료(115) 및 측벽 스페이서들(302) 위로부터 제1 유전체 층(1402)을 제거하기 위해 평탄화 공정이 수행된다. 다양한 실시예들에서, 제1 유전체 층(1402)은 산화물, PSG, 저유전율의 유전체, 또는 일부 다른 유전체를 포함할 수 있으며, 기상 증착 공정(예를 들어, CVD, PVD, 또는 ALD)에 의해 형성될 수 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 감광성 재료(1502)는 희생 게이트 재료(115) 위에 형성된다. 일부 실시예들에서, 감광성 재료(1502)는 스핀 코팅 공정에 의해 기판(102) 위에 형성된 양의 포토레지스트 또는 음의 포토레지스트를 포함할 수 있다. 감광성 재료(1502)는 포토마스크에 따라 전자기 방사선에 선택적으로 노광된다. 전자기 방사선은 가용성 영역을 한정하기 위해 감광성 재료(1502) 내의 노광된 영역의 용해도를 변경한다. 이어서 감광성 재료(1502)는 가용성 영역을 제거함으로써 감광성 재료(1502) 내에 제1 개구부(1506a) 및 제2 개구부(1506b)를 한정하도록 현상되고, 제1 개구부(1506a)는 제1 영역(1002a) 내에 있고, 제2 개구부(1506b)는 제2 영역(1002b) 내에 있다. 그 후, 패터닝된 감광성 재료(1506) 내의 개구부들(1506a, 1506b)의 하부에 있는 희생 게이트 재료(115)의 부분들이 선택적으로 제거된다. 희생 게이트 재료(115)의 부분들은 감광성 재료(1502)에 따라 희생 게이트 재료(115)를 에칭제로 선택적으로 노출시킴으로써 제거될 수 있다. 희생 게이트 재료(115)의 부분들을 제거하면, 희생 게이트 재료(115)를 통해 게이트 유전체 층(112) 및 절연 구조물(104)까지 연장되는 하나 이상의 제1 개구부(1508a) 및 제2 개구부(1508b)가 형성되며, 제1 개구부들(1508a)은 제1 영역(1002a) 내에 있고, 제2 개구부들(1508b)은 제2 영역(1002b) 내에 있다. 하나 이상의 제2 개구부(1508b)는 하나 이상의 디봇(108) 위에 있다. 다양한 실시예들에서, 희생 게이트 재료(115)를 에칭하기 위해 사용되는 에칭제는 불소 종(예를 들어, CF4, CHF3, C4F8 등)을 포함하는 에칭 화학제를 갖는 건식 에칭제 또는 플루오르화 수소산(HF)을 포함하는 습식 에칭제를 포함할 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, NMOS 영역(1002a) 내에 제2 게이트 전극 영역(116a)을 형성하고 PMOS 영역(1002b) 내에 제1 게이트 전극 영역(114b)을 형성하도록 하나 이상의 재료(예를 들어, p-형 게이트 금속을 포함하는 제2 금속 스택(1602))의 제2 조성물은 하나 이상의 개구부들(1508a, 1508b) 내에 형성된다. 제2 금속 스택(1602)은 희생 게이트 재료(115)와 측 방향으로 접촉한다. 일부 실시예들에서, 제2 금속 스택(1602)은 하나 이상의 개구부들(1508a, 1508b)을 완전히 채울 수 있다. 다양한 실시예들에서, 제2 금속 스택(1602)은 니켈, 코발트, 몰리브덴, 백금, 납, 금, 탄탈륨 질화물, 몰리브덴 규화물, 루테늄, 크롬, 텅스텐, 구리 등과 같은 p-형 게이트 금속을 포함한다. 다양한 실시예에서, p-형 게이트 금속(1602)은 기상 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 평탄화 공정은 희생 게이트 재료(115)에 도달할 때까지 제2 금속 스택(1602) 상에서 수행된다. 이러한 방식으로, 나머지 희생 게이트 재료(115)는 노출될 수 있다. 일부 실시예들에서, 평탄화 공정은 화학적 기계적 평탄화(CMP) 공정이다.
도 18의 단면도(1800)에 도시된 바와 같이, 나머지 희생 게이트 재료(115)는 선택적 에칭에 의해 제거된다. 희생 게이트 재료(115)의 부분들을 제거하면 NMOS 영역(1002a) 내에 하나 이상의 제1 개구부들(1808a)이 형성되고, PMOS 영역(1002b) 내에 하나 이상의 제2 개구들(1808b)이 형성된다. NMOS 영역(1002a) 내의 제2 게이트 전극 영역들(116a)은 제1 개구부들(1808a)에 의해 분리되고, PMOS 영역(1002b) 내의 제1 게이트 전극 영역(114b)은 제2 개구부들(1808b)에 의해 분리된다. 하나 이상의 제1 개구부들(1808a)은 하나 이상의 디봇(108) 위에 있다. 다양한 실시예들에서, 희생 게이트 재료(115)를 에칭하기 위해 사용되는 에칭제는 불소 종(예를 들어, CF4, CHF3, C4F8 등)을 포함하는 에칭 화학제를 갖는 건식 에칭제 또는 플루오르화 수소산(HF)을 포함하는 습식 에칭제를 포함할 수 있다.
도 19의 단면도(1900)에 도시된 바와 같이, 하나 이상의 재료(예를 들어, n-형 게이트 금속을 포함하는 제1 금속 스택(1902))의 제1 조성물이 개구부들(1808a, 1808b) 내에 형성된다. 개구부들(1808a, 1808b) 외부의 제1 금속 스택(1902)의 과잉 부분들을 제거하기 위해 n-형 게이트 금속(1902) 상에서 평탄화 공정이 수행된다. 개구부들(1808a) 내의 제1 금속 스택(1902)의 나머지 부분들은 NMOS 영역(1002a) 내의 제1 게이트 전극 영역들(114a)로서 기능하고, 개구부들(1808b) 내의 제1 금속 스택(1902)의 나머지 부분들은 PMOS 영역(1002b) 내의 제2 게이트 전극 영역들(116b)로서 기능한다. 일부 실시예들에서, 제1 금속 스택(1902)은 알루미늄, 탄탈륨, 티타늄, 하프늄, 지르코늄, 티타늄 규화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 크롬, 텅스텐, 구리, 티타늄 알루미늄 등과 같은 n-형 게이트 금속을 포함한다. 다양한 실시예들에서, 제1 금속 스택(1902)은 기상 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다. 제1 게이트 전극 영역(114a) 및 제2 게이트 전극 영역(116a)은 NMOS 영역(1002a)에서 제1 게이트 구조물(110a)로 지칭되는 조합이고, 제1 게이트 전극 영역(114b) 및 제2 게이트 전극 영역(116b)은 PMOS 영역(1002b) 내의 제2 게이트 구조물(110b)로 지칭되는 조합이다. NMOS 영역(1002a) 내에서, 제1 게이트 전극 영역(114a)은 제2 게이트 전극 영역(116a)의 제2 일 함수와는 상이한 제1 일 함수(예를 들어, 보다 작다)를 갖는다. PMOS 영역(1002b) 내에서, 제2 게이트 전극 영역(114b)은 제2 게이트 전극 영역(116b)의 제2 일 함수와 상이한 제1 일 함수(예를 들어, 보다 크다)를 갖는다.
도 20의 단면도(2000)에 도시된 바와 같이, 제1 유전체층(1402)과 제1 및 제2 게이트 구조물들(110a 및 110b) 위에 제2 유전체층(2002)(예를 들어, 제2 ILD 층)이 형성된다. 도전성 접촉부(120)는 제2 유전체 층(2002) 내에 형성된다. 도전성 접촉부(120)는 제2 유전체층(2002)의 상부 표면으로부터 게이트 구조물(110a)까지 연장한다. 일부 실시예들에서, 도전성 접촉부(120)는 개구부(2004)를 형성하기 위해 제2 유전체 층(2002)을 선택적으로 에칭함으로써 형성될 수 있다. 이어서, 개구부(2004)는 도전성 접촉부(120)를 형성하기 위해 도전성 재료로 채워진다. 제2 유전체 층(2002) 및 도전성 접촉부(120)의 상부 표면들을 평탄화하기 위해 평탄화 공정(예를 들어, 화학적 기계적 연마 공정)이 도전성 재료 후에 수행될 수 있다. 다양한 실시예들에서, 도전성 재료는 텅스텐, 구리, 알루미늄 구리, 또는 일부 다른 도전성 재료를 포함할 수 있다.
도 21은 디바이스 성능을 개선하기 위해 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법(2100)의 일부 실시예들의 흐름도를 도시한다.
개시된 방법들(예컨대, 방법들(2100 및 3500))은 본 명세서에서 일련의 동작들 또는 사건들로서 도시 및 설명되어 있지만, 그러한 동작들 또는 사건들의 예시된 순서는 제한적인 의미로 해석되는 것이 아님을 이해할 수 있을 것이다. 예를 들어, 일부 동작들은 본 명세서에 예시 및/또는 설명된 것 이외에 다른 동작들 또는 사건들과 상이한 명령들 및/또는 동시에 발생할 수 있다. 또한, 도시된 모든 동작들이 본 명세서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하도록 요구될 수 있는 것은 아니다. 또한, 본 명세서에 도시된 하나 이상의 동작들은 하나 이상의 별개의 동작들 및/또는 단계들에서 수행될 수 있다.
블록 2102에서, 절연 구조물이 기판 내에 형성된다. 절연 구조물은 기판 내의 제1 활성 영역 및 제2 활성 영역을 정의하는 측벽들과, 절연 구조물의 상부 표면들 내의 하나 이상의 디봇을 정의하는 표면들을 포함한다. 제1 활성 영역 및 제2 활성 영역은 각각 NMOS 영역 및 PMOS 영역 내에 있다. 도 10a 및 도 10b는 블록 2102에 대응하는 일부 실시예들을 도시한다.
블록 2104에서, 게이트 유전체 및 희생 유전체 재료를 갖는 희생 게이트 구조물이 제1 및 제2 활성 영역들 위에 형성된다. 도 11a 내지 도 12b는 블록 2104에 대응하는 일부 실시예들을 도시한다.
블록 2106에서, 제1 도핑 영역들은 희생 유전체 재료의 측 상의 제1 활성 영역 내에 형성되고, 제2 도핑 영역들은 희생 유전체 재료의 측 상의 제2 활성 영역 내에 형성된다. 도 13a 내지 도 13b는 블록 2106에 대응하는 일부 실시예들을 도시한다.
블록 2108에서, 제1 유전체 층이 기판 위 및 희생 유전체 재료 주위에 형성된다. 도 14는 블록 2108에 대응하는 일부 실시예들을 도시한다.
블록 2110에서, 희생 유전체 재료의 일부는 제1 개구부 및 제2 개구부를 형성하도록 희생 게이트 구조물 내부로부터 제거된다. 도 15는 블록 2110에 대응하는 일부 실시예들을 도시한다.
블록 2112에서, 제1 개구부 및 제2 개구부 내에 하나 이상의 재료의 제2 조성물이 형성된다. 하나 이상의 재료의 제2 조성물은 NMOS 영역 내의 하나 이상의 제2 게이트 전극 영역들과 PMOS 영역 내의 하나 이상의 제1 게이트 전극 영역들을 정의한다. 도 16은 블록 2112에 대응하는 일부 실시예들을 도시한다.
블록 2114에서, 평탄화 공정은 제1 유전체 층 위로부터 하나 이상의 재료의 과잉의 제2 조성물을 제거하기 위해 하나 이상의 재료의 제2 조성물에 대해 수행된다. 도 17은 블록 2114에 대응하는 일부 실시예들을 도시한다.
블록 2116에서, NMOS 영역 내에서 제2 게이트 전극 영역들과 접하는 하나 이상의 제1 개구부들 및 PMOS 영역 내에서 제1 게이트 전극 영역들과 접하는 하나 이상의 제2 개구부들을 형성하기 위해 희생 게이트 재료의 나머지가 제거된다. 도 18은 블록 2116에 대응하는 일부 실시예들을 도시한다.
블록 2118에서, 희생 게이트 재료의 나머지 부분 대신에 제1 및 제2 개구부들 내에 하나 이상의 재료의 제1 조성물이 형성된다. 하나 이상의 재료의 제1 조성물은 NMOS 영역 내의 하나 이상의 제1 게이트 전극 영역들 및 PMOS 영역 내의 하나 이상의 제2 게이트 전극 영역들을 정의한다. 도 19는 블록 2118에 대응하는 일부 실시예들을 도시한다.
블록 2120에서, 제2 유전체 층은 제1 유전체 층 위에 형성되고, 제2 유전체 층 내에 도전성 접촉부가 형성된다. 도 20은 블록 2120에 대응하는 일부 실시예를 도시한다.
도 22a 내지 도 34는 디바이스 성능을 개선하기 위해 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 대안적인 실시예들에 대응하는 단면도 및 평면도를 도시한다. 도 22a 내지 도 34에 도시된 구조물이 방법을 참조하여 기술되었지만, 도 22a 내지 도 34에 도시된 구조물은 이 방법으로 제한되는 것은 아니며 오히려 단독의 방법으로 분리될 수 있음을 이해할 수 있을 것이다.
도 22a의 평면도(2200) 및 도 22b의 단면도(2222)에 도시된 바와 같이, 절연 구조물(104)은 기판(102) 내의 트렌치(103) 내에 형성된다. 절연 구조물(104)은 제1 트랜지스터 타입(예를 들어, NMOS 트랜지스터)에 대응하는 제1 영역(1002a) 내의 제1 활성 영역(1062) 및 제2 트랜지스터 타입(예를 들어, PMOS 트랜지스터)에 대응하는 제2 영역(1002b) 내의 제2 활성 영역(1064)을 정의한다. 제1 활성 영역(1062) 및 제2 활성 영역(1064)은 기판(102)의 상부 표면(102u)을 노출시킨다. 절연 구조물(104) 및 활성 영역들(1062 및 1064)에 관한 세부 사항들에 대해서는 도 10a 및 도 10b와 관련하여 앞에서 논의되었기 때문에, 간결성을 위해 반복하지 않는다.
도 23a의 평면도(2300) 및 도 23b의 단면도(2322)에 도시된 바와 같이, 게이트 유전체 층(112)이 기판(102) 위에 그리고 제1 활성 영역(1062) 및 제2 활성 영역(1064) 내에 형성된다. 게이트 유전체 층(112)에 관한 세부 사항은 도 11a 및 도 11b와 관련하여 앞에서 논의되었기 때문에, 간결성을 위해 반복하지 않는다.
도 24a의 평면도(2400) 및 도 24b의 단면도(2422)에 도시된 바와 같이, 희생 게이트 재료(115)는 게이트 유전체 층(112) 위에 그리고 절연 구조물(104)의 디봇들 내부에 형성된다. 희생 게이트 재료(115) 및 하부의 게이트 유전체 층(112)은 조합하여 희생 게이트 구조물들(111)로서 지칭된다. 일부 실시예들에서, 측벽 스페이서들(302)은 희생 게이트 구조물들(111)의 측면들을 따라 형성될 수 있다. 희생 게이트 재료(115) 및 측벽 스페이서들(302)에 관한 세부 사항들은 도 12a 및 도 12b와 관련하여 앞에서 논의되었기 때문에, 간결성을 위해 반복하지 않는다.
도 25a의 평면도(2500) 및 도 25b의 단면도(2522)에 도시된 바와 같이, 제1 도핑 영역(124a) 및 제2 도핑 영역(126a)은 제1 활성 영역(1062) 내의 희생 게이트 재료(115)의 측 상의 기판(102) 내에 형성된다. 제1 도핑 영역(124b) 및 제2 도핑 영역(126b)은 제2 활성 영역(1064) 내의 희생 게이트 재료(115)의 측 상의 기판(102) 내에 형성된다. 일부 실시예들에서, 제1 도핑 영역(124a) 및 제2 도핑 영역(126a)은 제1 주입 공정에 의해 형성될 수 있고, 제1 도핑 영역(124b) 및 제2 도핑 영역(126b)은 제2 주입 공정에 의해 형성될 수 있다. 예를 들어, 제1 주입 공정은 제2 영역(1002b)을 덮는 제1 마스크에 따라 기판(102)에 제1 도펀트 종(예를 들어, 인, 비소 등과 같은 n-형 도펀트를 포함)을 선택적으로 주입함으로써 수행될 수 있다. 유사하게, 제2 주입 공정은 제1 영역(1002a)을 덮는 제2 마스크에 따라 기판(102)에 제2 도펀트 종(예를 들어, 붕소, 갈륨 등과 같은 p-형 도펀트를 포함)을 선택적으로 주입함으로써 수행될 수 있다. 도핑 영역들(124a, 126a, 124b, 126b)에 관한 다른 세부 사항들은 도 13a 및 도 13b와 관련하여 앞에서 논의되었기 때문에, 간결성을 위해 반복하지 않는다.
도 26의 단면도(2600)에 도시된 바와 같이, 제1 유전체 층(1402)(예를 들어, 제1 레벨 간 유전체(ILD) 층)이 기판(102) 위에 형성된다. 제1 유전체 층(1402)은 희생 게이트 재료(115) 및 측벽 스페이서들(302)을 덮는다. 희생 게이트 재료(115) 및 측벽 스페이서들(302) 위에서부터 제1 유전체 층(1402)을 제거하기 위해 평탄화 공정이 수행된다. 다양한 실시예들에서, 제1 유전체 층(1402)은 산화물, PSG, 저유전율의 유전체, 또는 일부 다른 유전체를 포함할 수 있으며, 기상 증착 공정(예를 들어, CVD, PVD, 또는 ALD)에 의해 형성될 수 있다.
도 27의 단면도(2700)에 도시된 바와 같이, 희생 게이트 구조물(111) 내의 희생 게이트 재료(115)가 제거된다. 희생 게이트 재료(115)를 제거하면 측벽 스페이서들(302) 사이에 대체 게이트 캐비티들(2702a, 2702b)이 형성된다. 대체 게이트 캐비티(2702a)는 NMOS 영역(1002a) 내에 있고, 대체 게이트 캐비티(2702b)는 PMOS 영역(1002b) 내에 있다.
도 28의 단면도(2800)에 도시된 바와 같이, 대체 게이트 캐비티들(2702a, 2702b)을 채우기 위해 장벽 층(2802), 제1 게이트 금속(2804) 및 희생 유전체 재료(2806)가 순서대로 형성된다. 일부 실시예들에서, 장벽 층(2802)은 게이트 유전체 층(112) 내로 후속하여 형성된 금속들(예를 들어, 제1 게이트 금속(2804))의 확산을 방지하도록 구성된다. 장벽 층(2802)은 금속 탄소-질소화합물(티타늄 탄소-질소화합물 또는 탄탈륨 탄소-질소화합물과 같은) 또는 금속 질화물(티타늄 질화물 또는 탄탈륨 질화물과 같은)로 이루어질 수 있다. 다양한 실시예들에서, 장벽 층(2802)은 기상 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다. 일부 실시예들에서, 제1 게이트 금속(2804)은 니켈, 코발트, 몰리브덴, 백금, 납, 금, 탄탈륨 질화물, 몰리브덴 규화물, 루테늄, 크롬, 텅스텐, 구리 등과 같은 p-형 게이트 금속을 포함할 수 있다. 다양한 실시예들에서, 제1 게이트 금속(2804)은 기상 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다. 일부 실시예에서, 희생 유전체 재료(2806)는 스핀-온-유리(SOG)를 포함할 수 있다.
희생 유전체 재료(2806)의 형성 후에, 감광성 재료(2808)를 포함하는 마스킹 층이 희생 유전체 재료(2806) 위에 형성된다. 감광성 재료(2808)는 이 감광성 재료(2808) 내에서 제1 개구부(2810a) 및 제2 개구부(2810b)를 한정하도록 패터닝되고, 제1 개구부들(2810a)은 제1 영역(1002a) 내에 있고 제2 개구부들(2810b)은 제2 영역(1002b) 내에 있다.
도 29의 단면도(2900)에 도시된 바와 같이, 희생 유전체 재료(2806)는 감광성 재료(2808) 내에서 제1 개구부(2810a) 및 제2 개구부(2810b)의 하부에 있는 희생 유전체 재료(2806)의 부분들을 제거하기 위해서 감광성 재료(2808)에 따라서 에칭제로 선택적으로 노출된다. 희생 유전체 재료(2806)의 나머지 부분들은 제1 영역(1002a) 내의 하나 이상의 제1 개구부들(2904a) 및 제2 영역(1002b) 내의 하나 이상의 제2 개구부들(2904b)을 갖는 패터닝된 마스크(2902)로 지칭될 수 있다.
도 30의 단면도(3000)에 도시된 바와 같이, 제1 게이트 금속(2804)은 패터닝된 마스크(2902) 내의 제1 개구부(2904a) 및 제2 개구부(2904b)의 하부에 있는 제1 게이트 금속(2804)의 부분들을 제거하기 위해서 패터닝된 마스크(2902)에 따라 에칭제로 선택적으로 노출된다. 제1 영역(1002a) 내의 디봇들(108) 위로는 패터닝된 마스크(2902)가 제거되는 반면에, 제2 영역(1002b) 내의 디봇들(108) 위로는 패터닝된 마스크(2902)가 잔류한다. 제1 게이트 금속(2804)을 에칭한 후에, 감광성 재료(2808)의 나머지 및 패터닝된 마스크(2902)는 제거된다. 결과적인 구조물은 도 31의 단면도(3100)로 도시된다.
도 32의 단면도(3200)에 도시된 바와 같이, 대체 게이트 캐비티들(2702a, 2702b) 및 제1 게이트 금속(2804) 위로 채우도록 제2 게이트 금속(3202) 및 충전 금속(3204)이 순서대로 형성된다. 일부 실시예들에서, 제2 게이트 금속(2602)은 알루미늄, 탄탈륨, 티타늄, 하프늄, 지르코늄, 티타늄 규화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 크롬, 텅스텐, 구리, 티타늄 알루미늄 등과 같은 n-형 게이트 금속을 포함할 수 있다. 다양한 실시예들에서, 제2 게이트 금속(3202)은 기상 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다. 충전 금속(3204)은 알루미늄, 텅스텐, 금, 백금, 코발트, 다른 적절한 금속, 이들의 합금, 또는 이들의 조합물들을 포함할 수 있다. 충전 금속(3204)은 PVD 공정, CVD 공정, 도금 공정, ALD 공정 등, 또는 이들의 조합물을 사용하여 성막될 수 있다.
도 33의 단면도(3300)에 도시된 바와 같이, 제1 유전체 층(1402)에 도달할 때까지 충전 금속(3204)에 대해 평탄화 공정이 수행된다. 평탄화 공정은 NMOS 영역(1002a)의 제1 게이트 구조물(110a)과 PMOS 영역(1002b)의 제2 게이트 구조물(110b)을 초래한다. 제1 게이트 구조물(110a)은 제1 및 제2 게이트 전극 영역들(114a, 116a)을 포함하며, 제1 게이트 금속(2804)은 제1 게이트 전극 영역(114a)에는 존재하지 않지만 제2 게이트 전극 영역(116a) 내에 존재한다. 이러한 방식으로, 제1 및 제2 게이트 전극 영역들(114a, 116a)은 상이한 일 함수들을 갖는다. 예를 들어, 제1 게이트 금속(2804)이 n-형 게이트 금속보다 높은 일 함수를 갖는 p-형 게이트 금속인 경우, 제2 게이트 전극 영역(116a)은 제1 게이트 전극 영역(114a)보다 더 큰 일 함수를 갖는다. PMOS 영역(1002b) 내의 제2 게이트 구조물(110b)은 제1 및 제2 게이트 전극 영역들(114b, 116b)을 포함하며, 제1 게이트 금속(2804)은 제1 게이트 전극 영역(114b) 내에는 있지만 제2 게이트 전극 영역(116b)에는 존재하지 않는다. 이러한 방식으로, 제1 및 제2 게이트 전극 영역들(114b, 116b)은 상이한 일 함수들을 갖는다. 예를 들어, 제1 게이트 금속(2804)이 n-형 게이트 금속보다 높은 일 함수를 갖는 p-형 게이트 금속인 경우, 제1 게이트 전극 영역(114b)은 제2 게이트 전극 영역(116b)보다 더 큰 일 함수를 갖는다.
도 34의 단면도(3400)에 도시된 바와 같이, 제2 유전체 층(3402)(예를 들어, 제2 ILD 층)이 제1 유전체 층(1402)과 제1 및 제2 게이트 구조물들(110a 및 110b) 위에 형성된다. 도전성 접촉부(120)는 제2 유전체 층(3402) 내에 형성된다. 도전성 접촉부(120)는 제2 유전체층(3402)의 상부 표면으로부터 제1 게이트 구조물(110a)까지 연장한다. 일부 실시예들에서, 도전성 접촉부(120)는 개구부(3404)를 형성하기 위해 제2 유전체 층(3402)을 선택적으로 에칭함으로써 형성될 수 있다. 이어서, 개구부(3404)는 도전성 접촉부(120)를 형성하기 위해 도전성 재료로 충전된다. 제2 유전체 층(3402)과 도전성 접촉부(120)의 상부 표면들을 평탄화하기 위해 평탄화 공정(예를 들어, 화학적 기계적 연마 공정)이 도전성 재료 후에 수행될 수 있다. 다양한 실시예들에서, 도전성 재료는 텅스텐, 구리, 알루미늄 구리, 또는 일부 다른 도전성 재료를 포함할 수 있다.
도 35는 디바이스 성능을 개선하기 위해 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법(3500)의 몇몇 대안적인 실시예들의 흐름도를 도시한다.
블록 3502에서, 기판 내에 절연 구조물이 형성된다. 절연 구조물은 기판 내의 제1 활성 영역 및 제2 활성 영역을 정의하는 측벽들과, 절연 구조물의 상부 표면 내의 하나 이상의 디봇을 정의하는 표면들을 포함한다. 제1 활성 영역 및 제2 활성 영역은 각각 NMOS 영역 및 PMOS 영역 내에 있다. 도 22a 내지 도 22b는 블록 3502에 대응하는 일부 실시예들을 도시한다.
블록 3504에서, 게이트 유전체 및 희생 유전체 재료를 갖는 희생 게이트 구조물이 제1 활성 영역 및 제2 활성 영역 위에 형성된다. 도 23a 내지 도 24b는 블록 3504에 대응하는 일부 실시예들을 도시한다.
블록 3506에서, 제1 도핑 영역들은 희생 유전체 재료의 측 상의 제1 활성 영역 내에 형성되고, 제2 도핑 영역들은 희생 유전체 재료의 측 상의 제2 활성 영역 내에 형성된다. 도 25a 내지 도 25b는 블록 3506에 대응하는 일부 실시예들을 도시한다.
블록 3508에서, 제1 유전체 층은 기판 위 및 희생 유전체 재료 주위에 형성된다. 도 26은 블록 3508에 대응하는 일부 실시예들을 도시한다.
블록 3510에서, 희생 게이트 재료는 대체 게이트 캐비티들을 형성하기 위해 희생 게이트 구조물 내에서부터 제거된다. 도 27은 블록 3510에 대응하는 일부 실시예들을 도시한다.
블록 3512에서, 장벽 층, 제1 게이트 금속 및 희생 유전체 재료는 대체 게이트 캐비티들을 채우기 위해 순서대로 형성된다. 도 28은 블록 3512에 대응하는 일부 실시예들을 도시한다.
블록 3514에서, 희생 유전체 재료는 패터닝된 마스크를 형성하도록 패터닝된다. 도 29는 블록 3514에 대응하는 일부 실시예들을 도시한다.
블록 3516에서, 제1 게이트 금속은 패터닝된 마스크를 에칭 마스크로서 사용하여 패터닝된다. 도 30은 블록 3516에 대응하는 일부 실시예들을 도시한다.
블록 3518에서, 희생 유전체 재료는 대체 게이트 캐비티들 내에서 제거된다. 도 31은 블록 3518에 대응하는 일부 실시예들을 도시한다.
블록 3520에서, 제2 게이트 금속 및 충전 금속은 대체 게이트 캐비티들 내 및 제1 게이트 금속 위에 형성된다. 도 32는 블록 3520에 대응하는 일부 실시예들을 도시한다.
블록 3522에서, 제1 유전체층 위에서부터 과잉 충전 금속 및 제2 게이트 금속을 제거하기 위해 평탄화 공정이 수행된다. 도 33은 블록 3522에 대응하는 일부 실시예들을 도시한다.
블록 3524에서, 제2 유전체 층은 제1 유전체 층 위에 형성되고, 도전성 접촉부가 제2 유전체 층 내에 형성된다. 도 34는 블록 3524에 대응하는 일부 실시예를 도시한다.
전술한 논의에 기초하여, 본 개시는 이점들을 제공하는 것을 알 수 있다. 그러나, 다른 실시예들은 추가적인 이점을 제공할 수 있으며, 모든 이점들이 본 명세서에서 반드시 개시되는 것은 아니며, 모든 실시예들에 대해 특별한 이점이 요구되지 않는다는 것이 이해된다. 하나의 이점은 소스 영역 및 드레인 영역이 채널 영역보다 작은 폭들을 가지며 상이한 게이트 전극 영역이 상이한 일 함수들을 가지기 때문에, 킹크 효과(kink effect)가 감소된다는 것이다. 또 다른 이점은 소스 영역 및 드레인 영역이 채널 영역보다 작은 폭들을 가지며 상이한 게이트 전극 영역들이 상이한 일 함수들을 가지기 때문에, 포화 드레인 전류(IDSAT)가 개선(예를 들어, 10 % 이상 향상됨)될 수 있다는 것이다. 또 다른 이점은 소스 영역 및 드레인 영역이 채널 영역보다 작은 폭들을 가지며 상이한 게이트 전극 영역들이 상이한 일 함수들을 가지기 때문에, 좁은 폭 효과가 감소될 수 있다는 것이다.
일부 실시예들에서, 집적 칩은 기판, 절연 구조물 및 게이트 구조물을 포함한다. 절연 구조물은 기판 내에 하나 이상의 유전체 재료를 포함하고, 기판 내에 활성 영역을 정의하는 측벽들을 갖는다. 활성 영역은 채널 영역, 소스 영역, 및 제1 방향을 따라 채널 영역에 의해 소스 영역으로부터 분리된 드레인 영역을 갖는다. 소스 영역은 제1 방향에 수직인 제2 방향을 따라 제1 폭을 갖는다. 드레인 영역은 제2 방향을 따라 제2 폭을 갖는다. 채널 영역은 제2 방향을 따르는 제3 폭을 갖고 제1 폭 및 제2 폭보다 더 크다. 게이트 구조물은 하나 이상의 재료의 제1 조성물을 갖는 제1 게이트 전극 영역과, 하나 이상의 재료의 제1 조성물과 상이한 하나 이상의 재료의 제2 조성물을 갖는 제2 게이트 전극 영역을 포함한다.
일부 실시예들에서, 집적 칩은 절연 구조물, 제1 도핑 영역, 제2 도핑 영역 및 게이트 구조물을 포함한다. 절연 구조물은 기판 내에 배치되고 기판 내에 활성 영역을 정의한다. 제1 도핑 영역은 활성 영역 내에 배치된다. 제2 도핑 영역은 활성 영역 내에 배치되고, 제1 방향을 따라 활성 영역의 중간 영역에 의해 제1 도핑 영역으로부터 분리된다. 활성 영역의 중간 영역은 제1 방향에 수직인 제2 방향을 따라 제1 도핑 영역의 측을 지나 연장된다. 게이트 구조물은 제2 방향을 따라 활성 영역 위로 연장된다. 게이트 구조물은 제1 일 함수를 갖는 제1 게이트 전극 영역 및 제1 일 함수와 상이한 제2 일 함수를 갖는 복수의 제2 게이트 전극 영역들을 포함한다. 제2 게이트 전극 영역들은 제1 게이트 전극 영역의 중심부에 의해 분리된다.
일부 실시예들에서, 집적 칩을 형성하는 방법은, 소스 영역, 드레인 영역, 및 제1 방향을 따라 소스 영역과 드레인 영역 사이에 배치되고 제1 방향에 수직인 제2 방향을 따라 소스 영역과 드레인 영역을 지나 연장하는 채널 영역을 정의하는 절연 구조물을 기판의 트렌치 내에 형성하는 단계; 채널 영역 내에 희생 게이트 재료를 성막하는 단계; 및 희생 게이트 재료를 하나 이상의 재료의 제1 조성물을 갖는 제1 게이트 전극 영역 및 그 하나 이상의 재료의 제1 조성물과 상이한 하나 이상의 재료의 제2 조성물을 갖는 제2 게이트 전극 영역을 포함하는 게이트 구조물로 대체하는 단계를 포함한다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇개의 실시예들의 피처들을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 및/또는 동일한 이점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 수 있을 것이다. 또한, 당업자는 이러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 변형을 가할 수 있음을 알아야 한다.
<부기>
1. 집적 칩으로서,
기판;
상기 기판 내에 하나 이상의 유전체 재료를 포함하고, 상기 기판 내에 활성 영역을 정의하는 측벽들을 갖는 절연(isolation) 구조물 - 상기 활성 영역은, 채널 영역, 소스 영역, 및 제1 방향을 따라 상기 채널 영역에 의해 상기 소스 영역으로부터 분리된 드레인 영역을 가지며, 상기 소스 영역은 제1 방향에 수직인 제2 방향을 따라 제1 폭을 가지며, 상기 드레인 영역은 제2 방향을 따라 제2 폭을 가지며, 상기 채널 영역은 제2 방향을 따라, 상기 제1 폭 및 상기 제2 폭보다 더 큰 제3 폭을 가짐 -; 및
상기 채널 영역 위로 연장하고, 하나 이상의 재료의 제1 조성물을 갖는 제1 게이트 전극 영역과, 상기 하나 이상의 재료의 제1 조성물과는 상이한 하나 이상의 재료의 제2 조성물을 갖는 제2 게이트 전극 영역을 포함하는 게이트 구조물
을 포함하는 집적 칩.
2. 제1항에 있어서, 상기 절연 구조물은, 상기 절연 구조물의 최상부 표면 아래에 리세스(recess)된 하나 이상의 디봇(divot)을 정의하는 표면들을 갖는 것인 집적 칩.
3. 제2항에 있어서, 상기 제2 게이트 전극 영역은, 상기 하나 이상의 디봇 위에 있는 것인 집적 칩.
4. 제3항에 있어서, 상기 제1 게이트 전극 영역은, 상기 하나 이상의 디봇 위에 있는 것인 집적 칩.
5. 제2항에 있어서, 상기 제2 게이트 전극 영역은, 상기 제2 방향을 따라 상기 제1 게이트 전극 영역에 의해 상기 하나 이상의 디봇으로부터 분리되는 것인 집적 칩.
6. 제1항에 있어서, 상기 제2 게이트 전극 영역은, 상기 제1 방향을 따라 상기 채널 영역의 측(opposing sides)을 지나 연장하는 것인 집적 칩.
7. 제1항에 있어서, 상기 제1 방향을 따른 상기 제1 게이트 전극 영역의 길이는, 상기 제1 방향을 따른 상기 채널 영역의 길이보다 더 큰 것인 집적 칩.
8.제7항에 있어서, 상기 제1 방향을 따른 상기 제2 게이트 전극 영역의 길이는, 상기 제1 방향을 따른 상기 제1 게이트 전극 영역의 길이보다 작은 것인 집적 칩.
9. 제7항에 있어서, 상기 제1 영역을 따른 상기 제2 게이트 전극 영역의 길이는, 상기 제1 방향을 따른 상기 채널 영역의 길이보다 더 큰 것인 집적 칩.
10. 제1항에 있어서, 상기 활성 영역은, 상기 제2 게이트 전극 영역 바로 아래의 위치에서 상기 제1 폭과 상기 제3 폭 사이에서 변하는 것인 집적 칩.
11. 제1항에 있어서, 상기 하나 이상의 재료의 제1 조성물은 n-형 게이트 금속을 포함하고, 상기 하나 이상의 재료의 제2 조성물은 p-형 게이트 금속을 포함하는 것인 집적 칩.
12. 제1항에 있어서, 상기 하나 이상의 재료의 제1 조성물은, 상기 하나 이상의 재료의 제2 조성물의 일 함수와는 상이한 일 함수를 갖는 것인 집적 칩.
13. 제1항에 있어서, 상기 제1 게이트 전극 영역은, 상기 제1 방향을 따라 그리고 상기 제2 방향을 따라 상기 제2 게이트 전극 영역에 측면으로 접하는 것인 집적 칩.
14. 집적 칩으로서,
기판 내에 배치되고, 상기 기판 내의 활성 영역을 정의하는 절연 구조물;
상기 활성 영역 내에 배치된 제1 도핑 영역;
상기 활성 영역 내에 배치되고, 제1 방향을 따라 상기 활성 영역의 중간 영역에 의해 상기 제1 도핑 영역으로부터 분리되는 제2 도핑 영역 - 상기 활성 영역의 중간 영역은 상기 제1 방향에 수직인 제2 방향을 따라 상기 제1 도핑 영역의 측을 지나 연장함 -; 및
상기 제2 방향을 따라 상기 활성 영역들 위로 연장하고, 제1 일 함수를 갖는 제1 게이트 전극 영역, 및 상기 제1 일 함수와는 상이한 제2 일 함수들을 갖는 복수의 제2 게이트 전극 영역들을 포함하는 게이트 구조물 - 상기 제2 게이트 전극 영역들은, 상기 제1 게이트 전극 영역의 중심부에 의해 분리됨 -
을 포함하는 집적 칩.
15. 제14항에 있어서, 상기 제2 게이트 전극 영역들은, 상기 제2 방향을 따라 배열되는 것인 집적 칩.
16. 제14항에 있어서, 상기 제1 게이트 전극 영역은, 상기 제2 게이트 전극 영역들을 둘러싸는 주변부를 포함하는 것인 집적 칩.
17. 제14항에 있어서, 상기 제1 게이트 전극 영역은 n-형 게이트 금속을 포함하고, 상기 제2 게이트 전극 영역은 p-형 게이트 금속을 포함하는 것인 집적 칩.
18. 집적 칩을 형성하는 방법으로서,
소스 영역, 드레인 영역, 및 제1 방향을 따라 상기 소스 영역과 상기 드레인 영역 사이에 배치되고 상기 제1 방향에 수직인 제2 방향을 따라 상기 소스 영역 및 상기 드레인 영역을 지나 연장하는 채널 영역을 정의하는 절연 구조물을 기판의 트렌치(trench) 내에 형성하는 단계;
상기 채널 영역 내에 희생 게이트 재료를 성막(deposit)하는 단계; 및
상기 희생 게이트 재료를, 하나 이상의 재료의 제1 조성물을 갖는 제1 게이트 전극 영역 및 상기 하나 이상의 재료의 제1 조성물과는 상이한 하나 이상의 재료의 제2 조성물을 갖는 제2 게이트 전극 영역을 포함하는 게이트 구조물로 대체하는 단계
를 포함하는 집적 칩을 형성하는 방법.
19. 제18항에 있어서, 상기 희생 게이트 재료를 게이트 구조물로 대체하는 단계는,
상기 희생 게이트 재료를 통해 연장되는 개구부를 형성하기 위해 상기 희생 게이트 재료의 제1 부분을 제거하는 단계;
상기 개구부에 하나 이상의 재료의 제1 조성물을 성막하는 단계;
상기 하나 이상의 재료의 제1 조성물의 측벽들 사이에서 상기 희생 게이트 재료의 제2 부분을 제거하는 단계; 및
상기 하나 이상의 재료의 제1 조성물의 측벽들 사이에서 하나 이상의 재료의 제2 조성물을 성막하는 단계
를 포함하는 것인 집적 칩을 형성하는 방법.
20. 제18항에 있어서, 상기 희생 게이트 재료를 게이트 구조물로 대체하는 단계는,
측벽 스페이서들 사이에 대체 게이트 캐비티(replacement gate cavity)를 형성하기 위해 상기 희생 게이트 재료를 제거하는 단계;
상기 대체 게이트 캐비티에 하나 이상의 재료의 제2 조성물을 성막하는 단계;
하나 이상의 재료의 제2 조성물을 패터닝하는 단계; 및
하나 이상의 재료의 패턴화된 제2 조성물 위에 하나 이상의 재료의 제1 조성물을 성막하는 단계
를 포함하는 것인 집적 칩을 형성하는 방법.

Claims (10)

  1. 집적 칩으로서,
    기판;
    상기 기판 내에 하나 이상의 유전체 재료를 포함하고, 상기 기판 내에 활성 영역을 정의하는 측벽들을 갖는 절연(isolation) 구조물 - 상기 활성 영역은, 채널 영역, 소스 영역, 및 제1 방향을 따라 상기 채널 영역에 의해 상기 소스 영역으로부터 분리된 드레인 영역을 가지며, 상기 소스 영역은 제1 방향에 수직인 제2 방향을 따라 제1 폭을 가지며, 상기 드레인 영역은 제2 방향을 따라 제2 폭을 가지며, 상기 채널 영역은 제2 방향을 따라 상기 제1 폭 및 상기 제2 폭보다 더 큰 제3 폭을 가짐 -; 및
    상기 채널 영역 위로 연장하는 게이트 구조물을 포함하고, 상기 게이트 구조물은 하나 이상의 재료의 제1 조성물을 갖는 제1 게이트 전극 영역과, 상기 하나 이상의 재료의 제1 조성물과는 상이한 하나 이상의 재료의 제2 조성물을 갖는 제2 게이트 전극 영역을 포함하는 것인, 집적 칩.
  2. 제1항에 있어서, 상기 절연 구조물은, 상기 절연 구조물의 최상부 표면 아래에 리세스(recess)된 하나 이상의 디봇(divot)을 정의하는 표면들을 갖는 것인 집적 칩.
  3. 제1항에 있어서, 상기 제2 게이트 전극 영역은, 상기 제1 방향을 따라 상기 채널 영역의 반대 측들(opposing sides)을 지나 연장하는 것인 집적 칩.
  4. 제1항에 있어서, 상기 제1 방향을 따른 상기 제1 게이트 전극 영역의 길이는, 상기 제1 방향을 따른 상기 채널 영역의 길이보다 더 큰 것인 집적 칩.
  5. 제1항에 있어서, 상기 활성 영역은, 상기 제2 게이트 전극 영역 바로 아래의 위치에서 상기 제1 폭과 상기 제3 폭 사이에서 변하는 것인 집적 칩.
  6. 제1항에 있어서, 상기 하나 이상의 재료의 제1 조성물은 n-형 게이트 금속을 포함하고, 상기 하나 이상의 재료의 제2 조성물은 p-형 게이트 금속을 포함하는 것인 집적 칩.
  7. 제1항에 있어서, 상기 하나 이상의 재료의 제1 조성물은, 상기 하나 이상의 재료의 제2 조성물의 일 함수와는 상이한 일 함수를 갖는 것인 집적 칩.
  8. 제1항에 있어서, 상기 제1 게이트 전극 영역은, 상기 제1 방향을 따라 그리고 상기 제2 방향을 따라 상기 제2 게이트 전극 영역에 측면으로 접하는 것인 집적 칩.
  9. 집적 칩으로서,
    기판 내에 배치되고, 상기 기판 내의 활성 영역을 정의하는 절연 구조물;
    상기 활성 영역 내에 배치된 제1 도핑 영역;
    상기 활성 영역 내에 배치되고, 제1 방향을 따라 상기 활성 영역의 중간 영역에 의해 상기 제1 도핑 영역으로부터 분리되는 제2 도핑 영역 - 상기 활성 영역의 중간 영역은, 상기 제1 방향에 수직인 제2 방향을 따라 상기 제1 도핑 영역의 q반대 측들을 지나 연장함 -; 및
    상기 제2 방향을 따라 상기 활성 영역들 위로 연장하는 게이트 구조물 - 상기 게이트 구조물은 제1 일 함수를 갖는 제1 게이트 전극 영역, 및 상기 제1 일 함수와는 상이한 제2 일 함수들을 갖는 복수의 제2 게이트 전극 영역들을 포함하고, 상기 제2 게이트 전극 영역들은, 상기 제1 게이트 전극 영역의 중심부에 의해 분리됨 -
    을 포함하는 집적 칩.
  10. 집적 칩을 형성하는 방법으로서,
    소스 영역, 드레인 영역, 및 제1 방향을 따라 상기 소스 영역과 상기 드레인 영역 사이에 배치되고 상기 제1 방향에 수직인 제2 방향을 따라 상기 소스 영역 및 상기 드레인 영역을 지나 연장하는 채널 영역을 정의하는 절연 구조물을 기판의 트렌치(trench) 내에 형성하는 단계;
    상기 채널 영역 내에 희생 게이트 재료를 성막(deposit)하는 단계; 및
    상기 희생 게이트 재료를, 하나 이상의 재료의 제1 조성물을 갖는 제1 게이트 전극 영역 및 상기 하나 이상의 재료의 제1 조성물과는 상이한 하나 이상의 재료의 제2 조성물을 갖는 제2 게이트 전극 영역을 포함하는 게이트 구조물로 대체하는 단계
    를 포함하는 집적 칩을 형성하는 방법.
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