KR102243749B1 - 킹크 효과를 향상시키는 금속 게이트 모듈화 - Google Patents

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Abstract

일부 실시예에 있어서, 본 개시 내용은 집적 칩에 대한 것이다. 집적 칩은 기판 내에 배열된 격리 구조물을 가진다. 격리 구조물은, 이 격리 구조물의 최상단 표면 아래에 리세싱된 하나 이상의 디봇을 규정하는 내부 표면과, 기판을 노출시키는 개구를 규정하는 측벽을 갖는다. 소스 영역은 개구 내에 배치된다. 드레인 영역은 개구 내에 또한 배치되고 제1 방향을 따라 채널 영역에 의해 소스 영역으로부터 분리된다. 게이트 구조물은 채널 영역 위에 연장된다. 게이트 구조물은, 하나 이상의 물질의 제1 조성물을 갖는 제1 게이트 전극 영역과, 하나 이상의 디봇 위에 배치되고 하나 이상의 물질의 제1 조성물과는 상이한 하나 이상의 물질의 제2 조성물을 갖는 제2 게이트 전극 영역을 포함한다.

Description

킹크 효과를 향상시키는 금속 게이트 모듈화{METAL GATE MODULATION TO IMPROVE KINK EFFECT}
본 출원은 그 내용이 참조로 그 전체가 포함된, 2017년 11월 15일 출원된 미국 특허 가출원 제62/586,346호에 대한 우선권을 주장한다.
현대의 집적 칩은 반도체 기판(예를 들어, 실리콘 기판) 상에 형성되는 수백만 개 또는 수십억 개의 반도체 디바이스들을 포함한다. 집적 칩의 기능을 향상시키기 위해, 반도체 산업은 소형의 밀집되게 채워진 디바이스를 갖는 집적 칩을 제공하도록 반도체 디바이스의 치수를 계속 감소시켜왔다. 소형의 밀집되게 채워진 디바이스를 갖는 집적 칩을 형성함으로써, 디바이스의 속도가 증가하고 디바이스의 전력 소모가 감소한다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들(features)은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a 및 1b는 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터를 갖는 집적 칩의 일부 실시예를 예증한다.
도 2a 및 2b는 도 1a 및 1b의 트랜지스터 디바이스에 대응하는 예시적인 대역도(band diagram)의 일부 실시예를 예증한다.
도 2c는 도 1a 및 1b의 트랜지스터 디바이스에 대응하는 예시적인 절대 문턱 전압의 일부 실시예를 도시하는 그래프를 예증한다.
도 3a 내지 3c는 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩의 일부 추가적인 실시예를 예증한다.
도 4a 및 4b는 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩의 일부 대안적인 실시예를 도시하는 평면도를 예증한다.
도 5a 및 5b는 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩의 일부 추가적인 실시예를 예증한다.
도 6a 내지 17은 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법에 대응하는 단면도 및 평면도의 일부 실시예를 예증한다.
도 18은 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예증한다.
도 19a 내지 28은 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 대안적인 실시예에 대응하는 단면도 및 평면도를 예증한다.
도 29는 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 대안적인 실시예의 흐름도를 예증한다.
하기의 개시 내용은 제공되는 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 장치들의 특정 예시는 본 개시 내용을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시 내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
집적 칩에서, 능동 디바이스(예를 들면, MOSFET 디바이스, 임베디드 메모리 디바이스 등)는 공유된 반도체 기판(예를 들면, 실리콘 기판) 상에 일반적으로 배열된다. 하지만, 반도체 물질은 전기적으로 전도성일 수 있어서, 서로 인접하는 반도체 기판 내에 위치되는 능동 디바이스들 사이를 누설 전류가 이동할 수 있다. 이러한 누설 전류가 적절히 경감되지 않으면, 인접 디바이스들 간의 누화는 집적 칩 장애를 야기할 수 있다.
누설 전류가 인접 디바이스들 사이를 이동하는 것을 방지하도록, 다수의 현대의 집적 칩들은 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조물을 사용한다. 통상적으로, STI 구조물은, 패드 산화물을 기판 위에 형성하고, 질화물 마스킹층에 따라 패드 산화물을 패터닝하고, 질화물 마스킹층에 따라 기판 내에 트렌치를 에칭하고, 트렌치를 하나 이상의 유전체 물질(예를 들면, 실리콘 이산화물 또는 실리콘 질화물)로 충전하며, 기판 위로부터 하나 이상의 유전체 물질의 과잉 부분을 제거함으로써 형성된다. STI 형성 공정은 또한, STI 구조물의 형성 동안에 사용되는 질화물 마스킹층 및/또는 패드 산화물을 제거하도록 습식 에칭 공정을 사용한다.
STI 구조물의 형성 동안에, (예를 들면, 질화물 마스킹층 및/또는 패드 산화물을 제거하도록 사용되는 습식 에칭 공정으로 인해) 디봇(divots)이 STI 구조물의 상부 표면 내에 형성될 수 있다. 트랜지스터 디바이스의 전도성 게이트 물질은 후속적으로 STI 구조물 내의 디봇을 충전하여, 전도성 게이트 물질이 예리한 에지를 갖게 한다. 트랜지스터 디바이스의 동작 동안에, 예리한 에지는 게이트 구조물에 의해 생성되는 전기장을 강화시키고, 디봇 근처의 디바이스의 문턱 전압을 감소시킬 수 있어서, 드레인 전류 대 게이트 전압 관계에서 이중 험프(double hump)에 의해 정의되는, 킹크 효과(kink effect)라고 불리는 문제를 초래한다. 킹크 효과는 예를 들면, (예를 들면, SPICE 곡선 맞춤 및/또는 파라미터 추출에서) 모델링하기에 어려운 것과 같이, 다수의 부정적인 결과들을 가진다. 더 나아가, 다수의 게이트 유전체 공정들에서(예를 들면, 기판의 상이한 영역들 내에 상이한 게이트 유전체들을 형성하는 공정들에서) 사용되는 열 공정은 기판으로부터의(예를 들면, 웰 영역으로부터의) 도펀트가 STI 구조물 내로 확산되는 것을 강화시킬 수 있어서, 트랜지스터 디바이스의 채널 영역의 에지를 따라 더 낮은 도펀트 농도를 초래한다는 것이 인식되어 왔다. 더 낮은 도펀트 농도는 채널 영역의 에지를 따라 문턱 전압을 더 감소시킴으로써 킹크 효과를 악화시킨다.
일부 실시예에서, 본 개시 내용은, 킹크 효과에 대한 트랜지스터 디바이스의 가능성을 감소시키도록 구성되는 상이한 일함수들을 갖는 다수의 게이트 전극 영역들을 포함하는 게이트 구조물을 구비한 트랜지스터 디바이스와, 이를 형성하는 연관된 방법에 대한 것이다. 트랜지스터 디바이스는 기판 내에 배열된 격리 구조물을 포함한다. 격리 구조물은 격리 구조물의 최상단 표면 아래에 리세싱된 하나 이상의 디봇을 규정하는 내부 표면과 기판을 노출시키는 개구를 규정하는 측벽을 갖는다. 소스 영역은 개구 내에 배치된다. 드레인 영역은 또한 개구 내에 배치되고 채널 영역에 의해 소스 영역으로부터 분리된다. 게이트 구조물은 소스 영역과 드레인 영역 사이의 개구 위에서 연장된다. 게이트 구조물은, 하나 이상의 물질의 제1 조성물을 갖는 제1 게이트 전극 영역과, 하나 이상의 물질의 제1 조성물과는 상이한 하나 이상의 물질의 제2 조성물을 갖는 제2 게이트 전극 영역을 포함한다. 제2 게이트 전극 영역은 디봇 위에 배치된다. 게이트 구조물 내의 물질의 상이한 조성물들은, 문턱 전압에서의 디봇의 바람직하지 않은 효과 및/또는 도펀트 확산을 오프셋하도록 트랜지스터 디바이스의 문턱 전압을 조정하기 위해 사용될 수 있는 상이한 일함수들을 가진다.
도 1a 및 1b는 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩의 일부 실시예를 예증한다.
도 1a의 단면도(100)에 도시된 바와 같이, 집적 칩은 기판(102)의 상부 표면(102u) 내에 연장된 트렌치(103)를 규정하는 내부 표면을 갖는 기판(102)을 포함한다. 하나 이상의 유전체 물질을 포함하는 격리 구조물(104)(예를 들면, 쉘로우 트렌치 격리(STI) 구조물)은 트렌치(103) 내에 배치된다. 격리 구조물(104)은 기판(102)의 상부 표면(102u)을 노출시키는 개구(106)를 규정하는 측벽을 포함한다. 개구(106)는 활성 구역(즉, 트랜지스터 디바이스가 위치되는 기판(102)의 구역)에 대응한다. 격리 구조물(104)은 격리 구조물(104)의 최상단 표면 아래에 리세싱되는 하나 이상의 디봇(108)을 규정하는 표면을 더 포함한다. 하나 이상의 디봇(108)은 개구(106)에 인접한 격리 구조물(104)의 에지를 따라 배열될 수 있다.
도 1b의 평면도(122)에 도시된 바와 같이, 격리 구조물(104)은 개구(106) 주위로 연속적으로 연장되고, 격리 구조물(104) 내의 하나 이상의 디봇(108)은 개구(106)를 둘러싼다. 소스 영역(124)과 드레인 영역(126)은 개구(106) 내의 기판(102) 내에 배열된다. 소스 영역(124)과 드레인 영역(126)은 각각 기판(102) 내에 배치된 고농도로 도핑된 영역을 포함한다. 소스 영역(124)은, 채널 영역(125)에 의해 제1 방향(128)을 따라 드레인 영역으로부터 분리된다. 게이트 구조물(110)은, 제1 방향(128)에 수직인 제2 방향(130)을 따라 채널 영역(125) 위에 연장된다.
도 1a의 단면도(100)를 다시 참조하면, 게이트 구조물(110)은 기판(102) 위에 배치되고 개구(106)의 양쪽 에지들을 지나 연장된다. 게이트 구조물(110)은 기판(102) 위에 배열된 게이트 유전체(112)와, 게이트 유전체(112)에 의해 기판(102)으로부터 분리된 게이트 전극(113)을 포함한다. 전도성 콘택(120)은 기판(102) 위에 유전체 구조물(118)(예를 들면, 레벨간 유전체(inter-level dielectric; ILD)층) 내에 배열된다. 전도성 콘택(120)은 게이트 구조물(110)의 상단으로부터 유전체 구조물(118)의 상단까지 수직으로 연장된다.
게이트 전극(113)은 제1 게이트 전극 영역(114)과 제2 게이트 전극 영역(116)을 포함한다. 제1 게이트 전극 영역(114)은 제1 일함수를 가지며, 제2 게이트 전극 영역(116)은 제1 일함수와는 상이한(예를 들면, 더 높은) 제2 일함수를 가진다. 일부 실시예에서, 제1 게이트 전극 영역(114)은 제1 일함수를 갖는 하나 이상의 물질의 제1 조성물을 포함하고, 제2 게이트 전극 영역(116)은 하나 이상의 물질의 제1 조성물과는 상이하고 제2 일함수를 갖는 하나 이상의 물질의 제2 조성물을 포함한다. 일부 실시예에서, 하나 이상의 물질의 제1 조성물과 하나 이상의 물질의 제2 조성물은 동일한 물질을 포함하지 않는다.
트랜지스터 디바이스가 NMOS 디바이스인 일부 실시예에서, (제1 게이트 전극 영역(114) 내의) 하나 이상의 물질의 제1 조성물이 제1 일함수를 갖는 n형 게이트 금속을 포함하는 반면에, (제2 게이트 전극 영역(116) 내의) 하나 이상의 물질의 제2 조성물은 (제2 게이트 전극 영역(116) 아래의 문턱 전압의 절댓값을 증가시키도록) 제1 일함수보다 큰 제2 일함수를 갖는 p형 게이트 금속을 포함한다. 트랜지스터 디바이스가 PMOS 디바이스인 다른 실시예에서, (제1 게이트 전극 영역(114) 내의) 하나 이상의 물질의 제1 조성물이 제1 일함수를 갖는 p형 게이트 금속을 포함하는 반면에, (제2 게이트 전극 영역(116) 내의) 하나 이상의 물질의 제2 조성물은 (제2 게이트 전극 영역(116) 아래의 문턱 전압의 절댓값을 증가시키도록) 제1 일함수보다 작은 제2 일함수를 갖는 n형 게이트 금속을 포함한다. 일부 실시예에서, 게이트 구조체(110)는 다수의 제1 게이트 전극 영역들 및/또는 다수의 제2 게이트 전극 영역들을 포함할 수 있다. 예를 들면, 일부 실시예에서, 게이트 구조물(110)은 개구(106)의 양쪽 상에 배열되고 제1 게이트 전극 영역(114)에 의해 분리된, 별개의 제2 게이트 전극 영역들(116)을 포함할 수 있다.
도 1b의 평면도(122)에 도시된 바와 같이, 제1 게이트 전극 영역(1114)과 제2 게이트 전극 영역(116)은 채널 영역(125) 바로 위에 배열된다. 일부 실시예에서, 채널 영역(125)은 제2 게이트 전극 영역(116) 바로 아래로부터, 제1 방향(128)을 따라 그리고 제2 방향(130)을 따라 제2 게이트 전극 영역(116)의 외부 에지를 지나서까지 연속적으로 연장된다. 일부 실시예에서, 제2 게이트 전극 영역(116)은 제2 방향(130)을 따라 채널 영역(125)의 양쪽 위에서 Δx의 거리까지 연장된다.
동작 동안에, 게이트 구조물(110)은 인가된 게이트 전압에 응답해서 채널 영역(125) 내에 전도성 채널을 형성하도록 구성된다. 상이한 게이트 전극 영역들의 상이한 일함수들은 채널 영역 내의 전하 캐리어가 인가된 전압에 상이하게 반응하게 한다. 예를 들면, 제2 게이트 전극 영역(116)의 더 큰 일함수는, 게이트 전극(113)으로 하여금, 제1 게이트 전극 영역(114) 아래 보다 제2 게이트 전극 영역(116) 아래에서 전도성 채널을 형성하도록 더 높은 문턱 전압을 사용하게 한다. 제2 게이트 전극 영역(116) 아래에서 전도성 채널을 형성하기 위해 요구되는 더 높은 문턱 전압은, 하나 이상의 디봇(108)에 의해 그리고/또는 기판(102)으로부터 격리 구조물(104) 내로 도펀트(예를 들면, 붕소)의 확산에 의해 야기되는 문턱 전압의 감소를 오프셋한다. 하나 이상의 디봇(108) 및/또는 기판(102)으로부터 격리 구조물(104) 내로 도펀트(예를 들면, 붕소)의 확산에 의한 효과를 경감시킴으로써, 트랜지스터 디바이스의 성능이 향상된다(예를 들면, 드레인 전류의 킹크 효과가 감소된다).
도 2a 및 2b는 도 1a 및 1b의 집적 칩의 제1 게이트 전극 영역을 따라 그리고 제2 게이트 전극 영역을 따라 예시적인 대역도의 일부 실시예를 예증한다.
도 2a는 도 1a 및 1b의 집적 칩의 제1 게이트 전극 영역을 따라 그리고 제2 게이트 전극 영역을 따라 NMOS 트랜지스터를 위한 예시적인 대역도(200 및 202)의 일부 실시예를 예증한다.
대역도(200)에 도시된 바와 같이, 게이트 유전체(112)는 기판(102)과 제1 게이트 전극 영역(114) 사이의 에너지 배리어를 형성한다. 하나 이상의 물질(예를 들면, n-금속 게이트 물질)의 제1 조성물은, 기판(102) 내의 전도대 Ec와 가전자대 Ev 의 상향 벤딩(bending)을 야기하는 제1 일함수를 제1 게이트 전극 영역(114a)에 제공한다(그 결과 기판(102a) 내에서 진공 레벨과 Ec 및/또는 Ev 사이의 거리는, 게이트 유전체(112)로부터의 거리가 감소함에 따라 증가한다). 대역도(202)에 도시된 바와 같이, 게이트 유전체(112)는 기판(102)과 제2 게이트 전극 영역(116) 사이의 에너지 배리어를 또한 형성한다. 하나 이상의 물질(예를 들면, p-금속 게이트 물질)의 제2 조성물은 제2 게이트 전극 영역(116)에게 제2 일함수를 제공한다. 하나 이상의 물질의 제2 조성물의 제2 일함수는 하나 이상의 물질의 제1 조성물의 제1 일함수보다 크다(즉, 제2 게이트 전극 영역(116)은 제1 게이트 전극 영역(114)보다 큰 일함수를 가진다). 더 큰 제2 일함수는 기판(102) 내의 전도대 Ec와 가전자대 Ev의 하향 벤딩을 야기한다(그 결과 기판(102a) 내에서 진공 레벨과 Ec 및/또는 Ev 사이의 거리는, 게이트 유전체(112)로부터의 거리가 감소함에 따라 감소한다).
도 2b는 도 1a 및 1b의 집적 칩의 제1 게이트 전극 영역을 따라 그리고 제2 게이트 전극 영역을 따라 PMOS 트랜지스터를 위한 예시적인 대역도(204 및 206)의 일부 실시예를 예증한다.
대역도(204)에 도시된 바와 같이, 게이트 유전체(112)는 기판(102)과 제1 게이트 전극 영역(114) 사이의 에너지 배리어를 형성한다. 하나 이상의 물질(예를 들면, p-금속 게이트 물질)의 제1 조성물은, 기판(102) 내의 전도대 Ec와 가전자대 Ev의 하향 벤딩을 야기하는 제1 일함수를 제1 게이트 전극 영역(114a)에 제공한다(그 결과 기판(102a) 내에서 진공 레벨과 Ec 및/또는 Ev 사이의 거리는, 게이트 유전체(112)로부터의 거리가 감소함에 따라 감소한다). 대역도(206)에 도시된 바와 같이, 게이트 유전체(112)는 기판(102)과 제2 게이트 전극 영역(116) 사이의 에너지 배리어를 또한 형성한다. 하나 이상의 물질(예를 들면, n-금속 게이트 물질)의 제2 조성물은 제2 게이트 전극 영역(116)에게 제2 일함수를 제공한다. 하나 이상의 물질의 제2 조성물의 제2 일함수는 하나 이상의 물질의 제1 조성물의 제1 일함수보다 작다(즉, 제2 게이트 전극 영역(116)은 제1 게이트 전극 영역(114)보다 작은 일함수를 가진다). 더 작은 제2 일함수는 기판(102) 내의 전도대 Ec와 가전자대 Ev의 상향 벤딩을 야기할 수 있다(그 결과 기판(102a) 내에서 진공 레벨과 Ec 및/또는 Ev 사이의 거리는, 게이트 유전체(112)로부터의 거리가 감소함에 따라 증가한다).
도 2c는, 어떻게 집적 칩의 상이한 피처들이 능동 구역(x축을 따라 도시됨) 내의 위치의 함수로서 절대 문턱 전압(y축을 따라 도시됨)에 영향을 주는지의 예시를 도시하는 그래프(208 및 212)의 일부 실시예를 예증한다.
그래프(208)는 절대 문턱 전압에 대한 디봇 및/또는 도펀트(예를 들면, 붕소) 확산의 효과의 예시를 예증한다. 그래프(208)의 라인(210)에 의해 도시된 바와 같이, 격리 구조물 내의 하나 이상의 디봇 및/또는 격리 구조물 내로의 도펀트 확산 때문에, 절대 문턱 전압은 제1 게이트 전극 영역(114) 아래에서보다 제2 게이트 전극 영역(116) 아래에서 더 낮다.
그래프(212)는 절대 문턱 전압에 대한 제1 게이트 전극 영역(114)과 제2 게이트 전극 영역(116)의 상이한 일함수들의 효과의 예시를 예증한다. 그래프(212)의 라인(214)에 의해 도시된 바와 같이, 제1 게이트 전극 영역(114)과 제2 게이트 전극 영역(116)의 상이한 일함수들 때문에, 게이트 구조물은 제1 게이트 전극 영역(114) 아래에서보다 제2 게이트 전극 영역(116) 아래에서 더 높은 절대 문턱 전압을 가진다. 일부 실시예에서, 제1 게이트 전극 영역(114) 아래에서와 제2 게이트 전극 영역(116) 아래에서의 절대 문턱 전압의 차이 ΔVTH는 대략 0.5 V와 대략 1.5 사이의 범위 내에 있다.
제2 게이트 전극 영역(116) 아래에서 더 높은 절대 문턱 전압(그래프(212)에 도시됨)은, 하나 이상의 디봇에 의해 그리고/또는 기판(102)으로부터 격리 구조물 내로 도펀트(예를 들면, 붕소)의 확산에 의해 야기되는, 절대 문턱 전압의 감소를 오프셋한다(그래프(208)에 도시됨). 하나 이상의 디봇 및/또는 기판으로부터 격리 구조물 내로 도펀트의 확산에 의한 효과를 경감시킴으로써, 트랜지스터 디바이스의 성능이 향상된다(예를 들면, 게이트 구조물에 의해 생성되는 전기장에 대한 하나 이상의 디봇의 효과에 의해 야기되는 드레인 전류 내의 킹크 효과가 감소된다).
도 3a 내지 3c는 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩의 일부 추가적인 실시예를 예증한다.
도 3a의 평면도에 도시된 바와 같이, 집적 칩은, 활성 영역 내의 기판(102)을 노출시키는 개구(106)를 규정하는 격리 구조물(104)을 가진다. 일부 실시예들에서, 개구(106)는 실질적으로 직사각형 형상을 가질 수 있다. 다른 실시예에서, 개구(106)는 대안적인 형상(예를 들면, 원형 형상)을 가질 수 있다. 소스 영역(124)은 개구(106) 내에 배치된다. 드레인 영역(126)은 또한 제1 방향(128)을 따라 소스 영역(124)으로부터 분리된 위치에서 개구(106) 내에 배열된다.
게이트 구조물(110)은 제1 방향(106)에 수직인 제2 방향(128)을 따라 개구(106) 위에 연장된다. 게이트 구조물(110)은 소스 영역(124)과 드레인 영역(126) 사이에 배열된다. 게이트 구조물(110)은 제1 게이트 전극 영역(114)과 제2 게이트 전극 영역(116)을 포함한다. 일부 실시예에서, 제1 게이트 전극 영역(114)은 연속적 세그먼트를 포함하는 반면에, 제2 게이트 전극 영역(116)은 두 개 이상의 분리되고 구분된 세그먼트들을 포함할 수 있다. 일부 실시예에서, 제1 게이트 전극 영역(114)은 n형 게이트 금속(예를 들면, 대략 4.2 eV 이하의 일함수를 갖는 금속)을 포함할 수 있는 반면에, 제2 게이트 전극 영역(116)은 p형 금속(예를 들면, 대략 5.0 eV 이상의 일함수를 갖는 금속)을 포함할 수 있다. 예를 들면, 일부 실시예에서, 제1 게이트 전극 영역(114)은 알루미늄, 탄탈륨, 티타늄, 하프늄, 지르코늄, 티타늄 실리사이드, 탄탈륨 질화물, 탄탈륨 실리콘 질화믈, 크롬, 텅스텐, 구리, 티타늄 알루미늄 등과 같은, n형 금속을 포함할 수 있다. 일부 실시예에서, 제2 게이트 전극 영역(116)은, 니켈, 코발트, 몰리브덴, 백금, 납, 금, 탄탈륨 질화물, 몰리브덴 실리사이드, 루테늄, 크롬, 텅스텐, 구리 등과 같은, p형 게이트 금속을 포함할 수 있다.
일부 실시예에 있어서, 제1 게이트 전극 영역(114)은 제1 방향(128)을 따라, 그리고 제1 방향(128)에 수직인 제2 방향(130)을 따라 제2 게이트 전극 영역(116)에 접촉한다. 일부 실시예에서, 제2 게이트 전극 영역(116)은 제1 게이트 전극 영역(114) 내의 애퍼처(즉, 개구) 내에 배열된다. 일부 이러한 실시예에서, 제1 게이트 전극 영역(114)은 게이트 구조물(110)의 둘레 주위에서 연장되어, 제2 게이트 전극 영역(116)은 제1 게이트 전극 영역(114)에 의해 완전히 둘러싸인다.
일부 실시예에 있어서, 제2 게이트 전극 영역(116)은, 제1 방향(128)을 따라 게이트 구조물(110)의 제2 길이 L2보다 작은, 제1 방향(128)을 따라서의 제1 길이 L1를 가질 수 있다. 일부 실시예에서, 제2 게이트 전극 영역(116)은 제2 방향(130)을 따라 하나 이상의 디봇(108)을 가로지를 수 있다(즉, 하나 이상의 디봇(108)의 양쪽을 지나 연장될 수 있다). 예를 들면, 제2 게이트 전극 영역(116)은 제1의 영이 아닌(non-zero) 거리(304)에 의해 하나 이상의 디봇(108)의 제1 측부를 지나, 그리고 제2의 영이 아닌 거리(306)에 의해 하나 이상의 디봇(108)의 제2 측부를 지나 연장될 수 있다. 일부 실시예에서, 제1의 영이 아닌 거리(304)는 제2의 영이 아닌 거리(306)와 실질적으로 동일할 수 있다. 일부 실시예에 있어서, 제1 게이트 전극 영역(114)과 제2 게이트 전극 영역(116)은 제1 방향(128)으로 연장되는 제1 라인을 따라, 그리고/또는 제2 방향(130)으로 연장되는 제2 라인을 따라 실질적으로 대칭일 수 있다.
일부 실시예에서, 측벽 스페이서(302)는 게이트 구조물(110)의 외부 측벽을 따라 배열될 수 있다. 측벽 스페이서(302)는 하나 이상의 유전체 물질을 포함한다. 예를 들면, 다양한 실시예에서, 측벽 스페이서(302)는 산화물(예를 들면, 실리콘 산화물), 질화물(예를 들면, 실리콘 질화물, 실리콘 산질화물 등), 탄화물(예를 들면, 실리콘 탄화물) 등을 포함할 수 있다. 일부 실시예에서, 게이트 구조물(110) 및/또는 측벽 스페이서(302)는 소스 영역(124) 위에서 그리고/또는 드레인 영역(126) 위에서 제1 방향(128)을 따라 연장될 수 있다.
도 3b는 단면 라인 A-A'을 따라 도 3a의 집적 칩의 단면도(308)를 예증한다.
단면도(308)에 도시된 바와 같이, 제1 게이트 전극 영역(114)과 제2 게이트 전극 영역(116)은 게이트 유전체(112)에 의해 기판(102)으로부터 분리된다. 일부 실시예에 있어서, 웰 영역(310)은 개구(106) 아래에서 기판(102) 내에 배치될 수 있다. 웰 영역(310)은 기판(102)의 도핑 유형과는 상이한 도핑 유형을 가진다. 예를 들면, 트랜지스터 디바이스가 NMOS 트랜지스터인 일부 실시예에서, 기판(102)은 p형 도핑을 가질 수 있고, 웰 영역(310)은 n형 도핑을 가질 수 있으며, 소스 영역(124)과 드레인 영역(126)은 p형 도핑을 가진다.
제1 게이트 전극 영역(114)은 제2 게이트 전극 영역(116)에 측방향으로 접촉하여, 하나 이상의 물질의 제1 조성물이 하나 이상의 물질의 제2 조성물에 측방향으로 접촉한다. 제2 게이트 전극 영역(116)은 하나 이상의 디봇(108) 위에 있다. 일부 실시예에서, 하나 이상의 물질의 제2 조성물은 격리 구조물(104) 내의 하나 이상의 디봇(108)의 하부 부분을 충전한다. 이러한 실시예에서, 하나 이상의 물질의 제2 조성물은 하나 이상의 물질의 제1 조성물의 최하단 표면 아래로 연장된다. 일부 실시예에서, 하나 이상의 물질의 제2 조성물은 하나 이상의 디봇(108)을 규정하는 격리 구조물(104)의 표면에 직접 접촉한다. 일부 실시예에서, 하나 이상의 물질의 제1 조성물은 하나 이상의 디봇(108) 내로부터 격리 구조물(104)의 최상단 표면 위와 게이트 유전체(112) 위로 연장된다.
일부 실시예들에서, 콘택 에칭 정지층(contact etch stop layer; CESL)(312)은 게이트 구조물(110)과 격리 구조물(104)의 측부들을 따라 배열될 수 있다. 다양한 실시예에서, CESL(312)은 질화물(예를 들면, 실리콘 질화물), 탄화물(예를 들면, 실리콘 탄화물) 등을 포함할 수 있다.
유전체 구조물(118)(예를 들면, 레벨간 유전체(inter-level dielectric; ILD)층)은 기판(102) 위에 배열된다. 일부 실시예에서, 유전체 구조물(118)은 BPSG(borophosphosilicate glass), BSG(borosilicate glass, PSG(phosphosilicate glass) 등을 포함할 수 있다. 전도성 콘택(120)은 게이트 구조물(118)을 관통해 게이트 구조물(110)까지 수직으로 연장된다. 전도성 콘택(120)은 텅스텐, 구리, 알루미늄 구리, 또는 일부 다른 전도성 물질을 포함할 수 있다. 일부 실시예에서, 전도성 콘택(120)은 제1 게이트 전극 영역(114)에 접촉한다. 이러한 실시예에서, 전도성 콘택(120)은 제2 게이트 전극 영역(116)으로부터 영이 아닌 거리만큼 측방향으로 오프셋되는 최외 측벽을 가진다.
도 3c는 단면 라인 B-B'을 따라 도 3a의 집적 칩의 단면도(314)를 예증한다.
단면도(314)에 도시된 바와 같이, 소스 영역(124)과 드레인 영역(126)은 게이트 구조물(110)의 양쪽 상의 웰 영역(310) 내에 배열된다. 일부 실시예에서, 소스 및 드레인 연장 영역(316)은 소스 영역(124)과 드레인 영역(126)으로부터 측벽 스페이서(302) 및/또는 게이트 구조물(110) 아래까지 바깥쪽으로 돌출할 수 있다. 이러한 실시예에서, 채널 영역(125)은 소스 연장 영역과 드레인 연장 영역(316) 사이에 연장된다. 일부 실시예에서, 실리사이드층(318)은 소스 영역(124)과 드레인 영역(126) 상에 배열될 수 있다. 일부 실시예에서, 실리사이드층(318)은 예를 들면, 니켈 실리사이드를 포함할 수 있다.
도 4a 및 4b는 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩의 일부 대안적인 실시예를 도시하는 평면도를 예증한다.
도 4a의 평면도를 참조하면, 일부 실시예에서, 집적 칩은 기판(102)을 노출시키는 개구(106)를 규정하는 격리 구조물(104)을 포함한다. 소스 영역(124)과 드레인 영역(126)은 개구(106) 내에 배열되고 제1 방향(128)을 따라 서로 분리된다. 게이트 구조물(110)은 개구(106) 위에서 그리고 소스 영역(124)과 드레인 영역(126) 사이에서 제2 방향으로 연장된다. 게이트 구조물(110)은 제1 게이트 전극 영역(114)과 제2 게이트 전극 영역(116)을 포함한다. 일부 실시예에서, 제2 게이트 전극 영역(116)은 제2 소스 영역(124)에 인접한 게이트 구조물(110)의 제1 측부(110a)를 따라 배열된 제1 세그먼트와, 드레인 영역(126)에 인접한 게이트 구조물(110)의 대향하는 제2 측부(110b)를 따라 배열된 제2 세그먼트를 포함할 수 있다. 일부 이러한 실시예에서, 제2 게이트 전극 영역(116)은 게이트 구조물(110)의 제1 측부(110a)와 게이트 구조물(110)의 제2 측부(110b) 사이에서 비연속적이어서, 제2 게이트 전극 영역(116)의 세그먼트들은 제1 게이트 전극 영역(114)에 의해 제1 방향(128)을 따라 분리된다. 일부 실시예에 있어서, 제2 게이트 전극 영역(116)은, 제1 방향(110)을 따라 게이트 구조물(110)을 양분하는 제1 라인과 제2 방향(130)을 따라 게이트 구조물(110)을 양분하는 제2 라인에 대해 대칭이다.
도 4b의 평면도(402)를 참조하면, 일부 실시예에서, 집적 칩은, 개구(106) 위에서 그리고 소스 영역(124)과 드레인 영역(126) 사이에서 제2 방향으로 연장되는 게이트 구조물(110)을 포함한다. 게이트 구조물(110)은 제1 게이트 전극 영역(114)과 제2 게이트 전극 영역(116)을 포함한다. 제2 게이트 전극 영역(116)은 격리 구조물(104) 내에 하나 이상의 디봇(108) 위에 배열되고, 게이트 구조물(110)의 제1 측부(110a)를 따라 배치되며, 게이트 구조물(110)의 대향하는 제2 측부(110b)로부터 분리된다.
집적 칩의 상이한 영역들 내에 상이한 게이트 유전체층들의 형성은, 격리 구조물 내의 디봇의 크기를 증가시킬 수 있는 추가적인 에칭 공정 및/또는 도펀트 확산을 증가시킬 수 있는 추가적인 열 공정 때문에, 트랜지스터 디바이스 내의 킹크 효과를 악화시킬 수 있다는 것이 인식되었다. 예를 들면, 다수의 게이트 유전체층들을 형성하기 위해 사용되는 일부 공정에서, 게이트 산화물은 기판 상에 열적으로 성장될 수 있다(그러나 둘러싸는 격리 구조물 상에서는 열적으로 성장되지 않음). 게이트 산화물은 다른 게이트 유전체층을 사용하는 일부 디바이스 영역 내에서 기판으로부터 후속적으로 제거될 수 있다. 게이트 산화물의 제거는 격리 구조물에 대해 또한 작용하는 에칭에 의해 수행된다. 오버 에칭 때문에, 게이트 산화물의 제거는 격리 구조물 내의 디봇의 크기를 증가시킬 수 있다.
도 5a 및 5b는 상이한 영역들 내에 상이한 게이트 유전체층들을 갖는 집적 칩의 일부 실시예를 예증한다.
집적 칩은 제1 논리 영역(502), 임베디드 메모리 영역(512), 및 제2 논리 영역(522)을 포함한다. 격리 구조물(104)은 제1 논리 영역(502), 임베디드 메모리 영역(512), 및 제2 논리 영역(522) 내의 기판(102) 내에 배열된다. 제1 논리 영역(502)은 제2 논리 영역(522) 내에 배열되는 이중 게이트 트랜지스터 디바이스보다 높은 파괴 전압을 제공하도록 구성되는 고 전압 트랜지스터 디바이스를 포함한다.
도 5a의 단면도(500)에 도시된 바와 같이, 제1 논리 영역(502) 내의 격리 구조물(104)은 기판(102)의 제1 상부 표면을 노출시키는 개구(106)를 규정하는 측벽을 가진다. 고 전압 게이트 전극(508)은 개구(106) 위에 배열되고, 고 전압 게이트 유전체층(504)과, 제1 게이트 유전체층(506a) 및 제2 게이트 유전체층(506b)을 갖는 이중-게이트 유전체층(506)에 의해 기판(102)으로부터 수직으로 분리된다. 일부 실시예에서, 고 전압 게이트 전극(508)은 기판(102) 내에 배치된 고 전압 웰(510)로부터 수직으로 분리된다.
고 전압 게이트 전극(508)은 제1 일함수를 갖는 제1 게이트 전극 영역(114)과, 제1 일함수보다 큰 제2 일함수를 갖는 제2 게이트 전극 영역(116)을 포함한다. 제2 게이트 전극 영역(116)은 제1 게이트 전극 영역(114)의 콘택 측벽과 격리 구조물(104) 내의 디봇 위에 배열된다. 도 5b의 평면도(530)에 도시된 바와 같이, 제2 게이트 전극 영역(116)은 격리 구조물(104) 내의 하나 이상의 디봇(108) 바로 위에 배열되고, 제1 게이트 전극 영역(114)은 제2 게이트 전극 영역(116)을 연속적으로 둘러싼다.
도 5a의 단면도(500)에 도시된 바와 같이, 임베디드 메모리 영역(512) 내의 격리 구조물(104)은 기판(102)의 제2 상부 표면을 노출시키는 개구(514)를 규정하는 측벽을 가진다. 일부 실시예에서, 제어 게이트 전극(518)은 개구(514) 위에 배열되고, 이중-게이트 유전체층(506)과 충전 트랩핑 유전체 구조물(516)에 의해 기판(102)으로부터 분리된다. 일부 실시예에 있어서, 충전 트랩핑 유전체 구조물(516)은 제1 산화물층과 제2 산화물층 사이에 배치된 질화물층을 갖는 ONO 구조물을 포함할 수 있다. 일부 실시예에서, 제어 게이트 전극(518)은 기판(102) 내에 배치된 제어 웰(520)로부터 수직으로 분리된다. 도 5b의 평면도(530)에 도시된 바와 같이, 임베디드 메모리 영역(512)은 선택 게이트 전극(532)을 또한 포함할 수 있다. 제어 게이트 전극(518)과 선택 게이트 전극(532)은 공통 소스/드레인 영역(534)을 공유한다. 도 5a 및 5b의 임베디드 메모리 영역(512)이 SONOS 플래시 메모리 디바이스를 포함하는 것으로 예증되지만, 다른 실시예에서, 임베디드 메모리 영역(512)은 상이한 유형들의 메모리 디바이스를 포함할 수 있다는 것이 인식될 것이다. 예를 들면, 다른 실시예에서, 임베디드 메모리 영역(512)은 플로팅 게이트 플래시 메모리 디바이스, 분기된 게이트 플래시 메모리 디바이스 등과 같은, 상이한 유형의 플래시 메모리 디바이스를 포함할 수 있다.
도 5a의 단면도(500)에 도시된 바와 같이, 제2 논리 영역(522) 내의 격리 구조물(104)은 기판(102)의 제3 상부 표면을 노출시키는 개구(524)를 규정하는 측벽을 가진다. 논리 게이트 전극(526)은 이중 게이트 유전체층(506)에 의해 기판(102) 내에서 논리 웰 영역(528)으로부터 수직으로 분리된다. 도 5b의 평면도(530)에 도시된 바와 같이, 논리 게이트 전극(526)은 제2 논리 영역(522) 내의 개구(524) 내에 배열된 소스 영역(536)과 드레인 영역(538) 사이에 연장된다. 일부 실시예에서, 논리 게이트 전극(526)은 동종일 수 있다(즉, 게이트 전극 전체에 걸쳐 동일 조성의 게이트 물질을 가진다). 다른 실시예(미도시됨)에서, 논리 게이트 전극(526)은, 제1 일함수를 갖는 제1 게이트 전극 영역과, 제1 일함수과는 상이한 제2 일함수를 갖는 제2 게이트 전극 영역을 포함한다.
도 6a 내지 17은 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법에 대응하는 단면도 및 평면도의 일부 실시예를 예증한다. 도 6a 내지 17이 방법을 참조해서 설명되지만, 도 6a 내지 17에 도시된 구조물은 이 방법에 제한되지 않고 이 방법과 별개로 독립적일 수 있다는 것이 인식될 것이다.
도 6a의 평면도(600)와 도 6b의 단면도(602)에 도시된 바와 같이, 격리 구조물(104)은 기판(102) 내에 트렌치(103) 내에 형성된다. 격리 구조물(104)은 기판(102)의 상부 표면(102u)을 노출시키는 개구(106)를 규정한다. 도 6a의 평면도(600)에 도시된 바와 같이, 개구(106)는 실질적으로 직사각형 형상을 가진다. 도 6b의 단면도(602)에 도시된 바와 같이, 격리 구조물(104)은 기판(102)의 내부 표면에 의해 규정되는 트렌치(103) 내에 배열된다. 격리 구조물(104)의 형성 동안에, 하나 이상의 디봇(108)은 격리 구조물(104)의 상단 아래에 리세싱되는 격리 구조물(104) 내에 형성될 수 있다. 하나 이상의 디봇(108)은 개구(106)에 인접한 격리 구조물(104)의 에지를 따라 배열될 수 있다.
일부 실시예에서, 격리 구조물(104)은 트렌치(103)를 형성하도록 기판(102)을 선택적으로 에칭함으로써 형성될 수 있다. 하나 이상의 유전체 물질은 트렌치(103) 내에 후속적으로 형성된다. 다양한 실시예에서, 기판(102)은 습식 에천트(예를 들면, 불산, 칼륨 수산화물 등) 또는 건식 에칭(예를 들면, 불소, 염소 등을 포함하는 에칭 화학 물질을 가짐)에 의해 선택적으로 에칭될 수 있다. 다양한 실시예에 있어서, 기판(102)은 임의의 유형의 반도체 본체(예를 들면, 실리콘, SiGe, SOI 등)뿐만 아니라, 이들과 연관된 임의의 다른 유형의 반도체, 에피택셜, 유전체, 또는 금속 층들일 수 있다. 다양한 실시예에서, 하나 이상의 유전체 물질은 산화물, 질화물, 탄화물 등을 포함할 수 있다.
일부 추가적인 실시예에서, 격리 구조물(104)은 기판(102) 위에 패드 산화물을 형성하고 이에 후속해서 패드 산화물 위에 질화물막을 형성하기 위해 열 공정을 사용함으로써 형성될 수 있다. 질화물막이 후속적으로 (예를 들면, 포토레지스트와 같은, 감광재를 사용해서) 패터닝되고, 패드 산화물과 기판(102)은 기판(102) 내에 트렌치(103)를 형성하도록 질화물막에 따라 패터닝된다. 그런 다음, 트렌치(103)는 하나 이상의 유전체 물질로 충전되고, 이는 질화물막의 상단부를 노출시키기 위한 평탄화 공정(예를 들면, 화학 기계적 평탄화 공정)과 질화물 막을 제거하기 위한 에칭에 의해 후속된다.
도 7a의 평면도(700)와 도 7b의 단면도(702)에 도시된 바와 같이, 게이트 유전체(112)는 기판(102) 위에 그리고 개구(106) 내에 형성된다. 일부 실시예에서, 게이트 유전체(112)는 산화물(예를 들면, 실리콘 산화물), 질화물(예를 들면, 실리콘 산질화물) 등을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체(112)는 기상 퇴적 기법(예를 들면, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다. 다른 실시예에서, 게이트 유전체(112)는 열 성장 공정에 의해 형성될 수 있다. 일부 실시예에서, 주입 공정은 기판(102) 내에 웰 영역(미도시됨)을 형성하도록 게이트 유전체(112)의 형성 전에 수행될 수 있다. 일부 이러한 실시예에서, 희생 유전체층(미도시됨)은 웰 영역의 깊이를 조절하도록 주입 공정 이전에 기판(102) 위에 형성될 수 있다. 희생 유전체층은 후속적으로 게이트 유전체(112)의 형성 전에 제거된다.
일부 실시예에서, 게이트 유전체(112)는 다수의 게이트 유전체 공정의 일부로서 형성될 수 있으며, 이 공정에서 상이한 게이트 유전체층들이 기판(102)의 상이한 영역들 내에 형성된다. 예를 들면, 일부 실시예에서, 다수의 게이트 유전체 공정은 기판(102) 내의 고 전압 웰 위에 (예를 들면, 열 공정에 의해) 고 전압 게이트 유전체층을 형성할 수 있다. 고 전압 게이트 유전체층은 (예를 들면, 임베디드 메모리 영역 내의) 칩의 하나 이상의 영역으로부터 후속적으로 제거될 수 있고, 이중 게이트 유전체층은 (예를 들면, 하나 이상의 퇴적 공정에 의해) 기판(102) 내의 논리 웰 위에 있을 수 있다. 다수의 게이트 유전체층들의 형성은 격리 구조물(104) 내의 하나 이상의 디봇(108)의 크기를 증가시킴으로써(기판의 상이한 영역들로부터 게이트 유전체층들을 제거하기 위해 수행되는 추가적인 에칭 공정들 때문임) 그리고/또는 기판(102)으로부터 격리 구조물(104)로의 도펀트 확산을 증가시킴으로써(게이트 유전체층을 형성하기 위해 사용되는 추가적인 열 공정 때문임) 연관된 트랜지스터 디바이스 내의 킹크 효과를 악화시킬 수 있다고 인식되었다.
도 8a의 평면도(800)와 도 8b의 단면도(804)에 도시된 바와 같이, 희생 게이트 물질(802)은 게이트 유전체(112) 위에 그리고 격리 구조물(104) 위에 형성된다. 희생 게이트 물질(802)은 격리 구조물(104)의 상부 표면 내의 하나 이상의 디봇(108)을 충전할 수 있다. 희생 게이트 물질(802)은 퇴적 공정(예를 들면, CVD, PE-CVD, PVD, 또는 ALD)에 의해 형성될 수 있다. 일부 실시예에 있어서, 희생 게이트 물질(802)은 도핑된 폴리실리콘을 포함할 수 있다. 게이트 유전체(112)와 희생 게이트 물질(802)은 개구(106) 위에 그리고 격리 구조물(104) 위에서 연장되는 희생 게이트 구조물을 규정하도록 패터닝된다. 일부 실시예에서, 게이트 유전체(112)와 희생 게이트 물질(802)은 희생 게이트 물질(802) 위에 형성되는 마스킹층(미도시됨)에 따라 패터닝될 수 있다. 다양한 실시예에서, 마스킹층은 감광재(예를 들면, 포토레지스트) 또는 하드 마스크층을 포함할 수 있다.
일부 실시예에서, 하나 이상의 측벽 스페이서(302)는 희생 게이트 물질(802)의 양측 상에 형성될 수 있다. 일부 실시예에서, 하나 이상의 측벽 스페이서(302)는 희생 게이트 물질(802)의 수평 및 수직 표면들 상으로 스페이서 물질(예를 들면, 질화물 또는 산화물)을 퇴적시키고, 하나 이상의 측벽 스페이서(302)를 형성하도록 수평 표면으로부터 스페이서 물질을 제거하도록 스페이서 물질을 후속적으로 에칭함으로써 형성될 수 있다.
도 9a의 평면도(900)와 도 9b의 단면도(902)에 도시된 바와 같이, 소스 영역(124)과 드레인 영역(126)은 희생 게이트 물질(802)의 양쪽 상의 기판(102) 내에 형성된다. 소스 영역(124)과 드레인 영역(126)은, 소스 영역(124)과 드레인 영역(126)을 둘러싸는 기판의 도핑 유형과는 상이한 도핑 유형을 포함한다. 예를 들면, 소스 영역(124)과 드레인 영역(126)은 기판(102) 내에 제1 도핑 유형(예를 들면, n형 도핑) 또는 제2 도핑 유형(예를 들면, p형 도핑)을 갖는 웰 영역을 포함할 수 있다.
일부 실시예에서, 소스 영역(124)과 드레인 영역(126)은 주입 공정에 의해 형성될 수 있다. 주입 공정은 희생 게이트 물질(802)과 측벽 스페이서(302)를 포함하는 마스크에 따라 도펀트 종(904)을 기판(102) 내로 선택적으로 주입함으로써 수행될 수 있다. 다양한 실시예들에서, 도펀트 종(904)은 p형 도펀트(예를 들면, 붕소, 갈륨 등) 또는 n형 도펀트(예를 들면, 인, 비소 등)를 포함할 수 있다. 일부 실시예에서, 도펀트 종(904)을 기판(102) 내로 주입한 후에, 기판(102) 내에 도펀트 종(904)을 확산시키도록 드라이브-인(drive-in) 어닐링이 수행될 수 있다. 일부 실시예에서, 기판 내에 소스 및 드레인 연장부를 형성하도록 추가적인 주입 공정이 수행될 수 있다. 이러한 실시예에서, 추가적인 주입 공정은, 소스 및 드레인 연장 영역이 희생 게이트 물질(802) 아래로 연장하도록 각이 진(angled) 주입 공정을 포함할 수 있다.
도 10a의 평면도(1000)와 도 10b의 단면도(1004)에 도시된 바와 같이, 제1 유전체층(1002)(예를 들면, 제1 레벨간 유전체(inter-level dielectric; ILD)층)이 기판(102) 위에 형성된다. 제1 유전체층(1002)은 희생 게이트 물질(802)과 측벽 스페이서(302)를 덮는다. 다양한 실시예들에서, 제1 유전체층(1002)은 산화물, PSG, 로우 k 유전체, 또는 일부 다른 유전체를 포함할 수 있고, 기상 퇴적 공정(예를 들면, CVD, PVD, 또는 ALD)에 의해 형성될 수 있다.
도 11a의 평면도(1100)와 도 11b의 단면도(1102)에 도시된 바와 같이, 희생 게이트 물질(802)과 측벽 스페이서(302) 위로부터 제1 유전체층(1002)을 제거하도록 평탄화 공정이 수행된다. 평탄화 공정은 희생 게이트 물질(802)의 상부 표면을 노출시키는 반면에, 희생 게이트 물질(802)과 측벽 스페이서(302)를 측방향으로 둘러싸는 제1 유전체층의 일부분을 남겨 둔다. 일부 실시예에서, 평탄화 공정은 라인(1104)을 따라 실질적으로 평면인 표면을 형성하도록 구성된 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 공정을 포함할 수 있다.
도 12a의 평면도(1200)와 도 12b의 단면도(1208)에 도시된 바와 같이, 감광재(1204)가 기판(102) 위에 형성된다. 일부 실시예에 있어서, 감광재(1204)는 스핀 코팅 공정에 의해 기판(102) 위에 형성된 포지티브 포토레지스트 또는 네가티브 포토레지스트를 포함할 수 있다. 감광재(1204)는 포토마스크(1202)에 따라 전자기 방사선(1210)에 선택적으로 노출된다. 전자기 방사선(1210)은 용해 영역을 규정하도록 감광재(1204) 내의 노출된 영역의 용해도를 수정한다. 감광재(1204)는 용해 영역을 제거함으로써 감광재(1204) 내에 개구(1206)를 규정하도록 후속적으로 현상된다.
도 13a의 평면도(1300)와 도 13b의 단면도(1304)에 도시된 바와 같이, 감광재(1204) 내의 개구(1206) 아래에 놓이는 희생 게이트 물질(802)의 일부분이 선택적으로 제거된다. 희생 게이트 물질(802)의 일부분은 감광재(1204)에 따라 희생 게이트 물질(802)을 제1 에천트(1306)에 선택적으로 노출시킴으로써 제거될 수 있다. 희생 게이트 물질(802)의 일부분의 제거는, 희생 게이트 물질(802)을 관통해 게이트 유전체(112)와 격리 구조물(104)까지 연장되는 하나 이상의 제1 애퍼처(1302)를 초래한다. 하나 이상의 제1 애퍼처(1302)는 하나 이상의 디봇(108) 위에 있다. 다양한 실시예들에서, 제1 에천트는 불소 종(예컨대, CF4, CHF3, C4F8 등)을 포함하는 에칭 화학 물질을 갖는 건식 에천트, 또는 불산(HF)을 포함하는 습식 에천트를 포함할 수 있다.
도 14a의 평면도(1400)와 도 14b의 단면도(1402)에 도시된 바와 같이, 제2 일함수를 갖는 제2 게이트 전극 영역(116)을 형성하도록 하나 이상의 물질의 제2 조성물이 하나 이상의 제1 애퍼처(1302) 내에 형성된다. 제2 게이트 전극 영역(116)은 희생 게이트 물질(802)에 측방향으로 접촉한다. 일부 실시예에서, 하나 이상의 물질의 제2 조성물은 하나 이상의 제1 애퍼처(1302)를 완전히 충전할 수 있다. 일부 실시예에서, 하나 이상의 물질의 제2 조성물은, 백금, 텅스텐 질화물, 몰리브덴 질화물, 탄탈륨 질화물, 니켈 등과 같은, p형 게이트 금속을 포함할 수 있다. 다양한 실시예들에서, 하나 이상의 물질의 제2 조성물은 기상 퇴적 기법(예컨대, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다.
도 15a의 평면도(1500)와 도 15b의 단면도(1504)에 도시된 바와 같이, 희생 게이트 물질의 제2 부분이 제거된다. 일부 실시예에서, 희생 게이트 물질(802)의 제2 부분은 희생 게이트 물질(802)의 잔여 부분일 수 있다. 희생 게이트 물질(802)의 제2 부분은 희생 게이트 물질(802)을 제2 에천트(1506)에 노출시킴으로써 제거될 수 있다. 희생 게이트 물질(802)의 제2 부분의 제거는, 희생 게이트 물질(802)을 관통해 게이트 유전체(112)와 격리 구조물(104)까지 연장되는 하나 이상의 제2 애퍼처(1502)를 산출한다. 일부 실시예에서, 하나 이사이의 제2 애퍼처(1502)는 제2 게이트 전극 영역(116)을 둘러싼다. 다양한 실시예들에서, 제2 에천트는 불소 종(예컨대, CF4, CHF3, C4F8 등)을 포함하는 에칭 화학 물질을 갖는 건식 에천트, 또는 불산(HF)을 포함하는 습식 에천트를 포함할 수 있다.
도 16a의 평면도(1600)와 도 16b의 단면도(1602)에 도시된 바와 같이, 제1 게이트 전극 영역(114)과 제1 전극 영역(114)에 측방향으로 접촉하는 제2 게이트 전극 영역(116)을 형성하도록, 하나 이상의 물질의 제1 조성물이 하나 이상의 제2 애퍼처(1502) 내에 형성된다. 제1 게이트 전극 영역(114)은, 제2 게이트 전극 영역(116)의 제2 일함수와는 상이한(예를 들면, 더 작은) 제1 일함수를 가진다. 일부 실시예에서, 하나 이상의 물질의 제1 조성물은, 예를 들면, 알루미늄, 탄탈륨, 티타늄, 하프늄, 탄탈륨 질화물 등과 같은, n형 게이트 금속을 포함할 수 있다. 다양한 실시예들에서, 하나 이상의 물질의 제1 조성물은 기상 퇴적 기법(예컨대, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 제2 유전체층(1702)(예를 들면, 제2 ILD층)은 제1 유전체층(1002)과 게이트 구조물(110) 위에 형성된다. 전도성 콘택(120)은 제2 유전체층(1702) 내에 형성된다. 전도성 콘택(120)은 제2 게이트 유전체층(1702)의 상단 표면으로부터 게이트 구조물(110)까지 연장된다. 일부 실시예에서, 전도성 콘택(120)은 개구(1704)를 형성하도록 제2 유전체층(1702)을 선택적으로 에칭함으로써 형성될 수 있다. 개구(1704)는 후속적으로 전도성 콘택(120)을 형성하도록 전도성 물질로 충전된다. 평탄화 공정(예를 들면, 화학 기계적 폴리싱 공정)은, 제2 유전체층(1702)과 전도성 콘택(120)의 상부 표면들을 단일 평면화(co-planarize)하도록 전도성 물질을 형성한 후에 수행될 수 있다. 다양한 실시예들에서, 전도성 물질은 텅스텐, 구리, 알루미늄 구리, 또는 일부 다른 전도성 물질을 포함할 수 있다.
도 18은 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법(1800)의 일부 실시예의 흐름도를 예증한다.
개시된 방법(예를 들어, 방법(1800, 2900))이 여기에 일련의 동작이나 이벤트로서 예증되고 설명되었지만, 이런 동작이나 이벤트의 도시된 순서는 제한적인 의미로 해석되어서는 안되는 것을 인식해야 한다. 예를 들어, 일부 동작은 상이한 순서들로 그리고/또는 여기에 예증되고 그리고/또는 설명되는 것으로부터 이탈하지 않고 다른 동작이나 이벤트와 함께 발생할 수 있다. 또한, 모든 예증된 동작이 여기에 기재된 설명의 하나 이상의 양태나 실시예를 구현하도록 요구되지는 않을 수 있다. 또한, 여기에 묘사되는 하나 이상의 동작은 하나 이상의 별도의 동작 및/또는 단계(phases)로 실시될 수 있다.
동작(1802)에서, 격리 구조물은 기판 내에 형성된다. 격리 구조물은 기판의 상부 표면을 노출시키는 개구를 규정하는 측벽과 격리 구조물의 상부 표면 내의 하나 이상의 디봇을 규정하는 표면을 포함한다. 도 6a 및 6b는 동작(1802)에 대응하는 일부 실시예를 예증한다.
동작(1804)에서, 개구 위에서 연장되는, 게이트 유전체와 희생 게이트 물질을 갖는 희생 게이트 구조물이 형성된다. 도 7a 및 7b는 동작(1804)에 대응하는 일부 실시예를 예증한다.
동작(1806)에서, 소스 및 드레인 영역은 희생 게이트 구조물의 양쪽 상의 개구 내에 형성된다. 도 9a 및 9b는 동작(1806)에 대응하는 일부 실시예를 예증한다.
동작(1808)에서, 제1 유전체층은 기판 위에 그리고 희생 게이트 구조물 위에 형성된다. 도 10a 내지 11b는 동작(1808)에 대응하는 일부 실시예를 예증한다.
동작(1810)에서, 하나 이상의 디봇 위의 희생 게이트 물질의 일부분은 상기 희생 게이트 물질을 관통해 연장되는 하나 이상의 제1 애퍼처를 형성하도록 제거된다. 도 12a 및 12b는 동작(1810)에 대응하는 일부 실시예를 예증한다.
동작(1812)에서, 하나 이상의 물질의 제2 조성물이 하나 이상의 제1 애퍼처 내에 형성된다. 하나 이상의 물질의 제2 조성물은 제2 일함수를 갖는 하나 이상의 제2 게이트 전극 영역을 규정한다. 도 13a 및 13b는 동작(1812)에 대응하는 일부 실시예를 예증한다.
동작(1814)에서, 희생 게이트 물질의 잔여 부분은 제2 게이트 전극 영역에 인접하는 하나 이상의 제2 애퍼처를 형성하도록 제거된다. 도 14a 및 14b는 동작(1814)에 대응하는 일부 실시예를 예증한다.
동작(1816)에서, 하나 이상의 물질의 제1 조성물은 희생 게이트 물질의 잔여 부분을 대신해 하나 이상의 제2 애퍼처 내에 형성된다. 하나 이상의 물질의 제1 조성물은 제2 일함수와는 상이한(예를 들면, 더 작은) 제1 일함수를 갖는 하나 이상의 제1 게이트 전극 영역을 규정한다. 도 15a 및 15b는 동작(1816)에 대응하는 일부 실시예를 예증한다.
동작(1818)에서, 제2 유전체층은 하나 이상의 물질의 제1 및 제2 조성물들 위에 형성된다. 도 16a 및 16b는 동작(1818)에 대응하는 일부 실시예를 예증한다.
동작(1820)에서, 전도성 콘택이 제2 유전체층 내에 형성된다. 도 17은 동작(1820)에 대응하는 일부 실시예를 예증한다.
도 19a 내지 28은 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 대안적인 실시예에 대응하는 단면도 및 평면도를 예증한다. 도 19a 내지 28이 방법을 참조해서 설명되지만, 도 19a 내지 28에 도시된 구조물은 이 방법에 제한되지 않고 이 방법과 별개로 독립적일 수 있다는 것이 인식될 것이다.
도 19a의 평면도(1900)와 도 19b의 단면도(1904)에 도시된 바와 같이, 격리 구조물(104)은 기판(102) 내에 트렌치(103) 내에 형성된다. 격리 구조물(104)은 제1 트랜지스터 유형(예를 들면, NMOS 트랜지스터)에 대응하는 제1 영역(1902a) 내의 제1 개구(106a)와, 제2 트랜지스터 유형(예를 들면, PMOS 트랜지스터)에 대응하는 제2 영역(1902b) 내의 제2 개구(106b)를 규정한다. 제1 개구(106a)와 제2 개구(106b)는 기판(102)의 상부 표면(102u)을 노출시킨다. 격리 구조물(104)은 기판(102)의 내부 표면에 의해 규정되는 트렌치(103) 내에 배열된다. 격리 구조물(104)의 형성 동안에, 하나 이상의 디봇(108)은 격리 구조물(104) 내에 형성될 수 있다. 하나 이상의 디봇(108)은 격리 구조물(104)의 상단 아래에 리세싱된다. 하나 이상의 디봇(108)은 제1 개구(106a)와 제2 개구(106b)에 인접한 격리 구조물(104)의 에지를 따라 배열될 수 있다.
도 20a의 평면도(2000)와 도 20b의 단면도(2002)에 도시된 바와 같이, 게이트 유전체(112)는 기판(102) 위에 그리고 제1 개구(106a)와 제2 개구(106b) 내에 형성된다.
도 21a의 평면도(2100)와 도 21b의 단면도(2102)에 도시된 바와 같이, 희생 게이트 물질(802)은 게이트 유전체(112) 위에 그리고 격리 구조물(104) 위에 형성된다. 희생 게이트 물질(802)은 희생 게이트 구조물을 규정하도록 패터닝된다. 일부 실시예에서, 측벽 스페이서(302)는 희생 게이트 구조물의 측부를 따라 형성될 수 있다.
제1 소스 영역(124a)과 제1 드레인 영역(126a)은, 제1 개구(106a) 내의 희생 게이트 물질(802)의 양쪽 상의 기판(102) 내에 형성된다. 제2 소스 영역(124b)과 제2 드레인 영역(126b)은, 제2 개구(106b) 내의 희생 게이트 물질(802)의 양쪽 상의 기판(102) 내에 형성된다. 일부 실시예에서, 제1 소스 영역(124a)과 제1 드레인 영역(126a)은 제1 주입 공정에 의해 형성될 수 있는 반면에, 제2 소스 영역(124b)과 제2 드레인 영역(126b)은 제2 주입 공정에 의해 형성될 수 있다. 예를 들면, 제1 주입 공정은 제2 영역(1902b)을 덮는 제1 마스크에 따라 제1 도펀트 종(예를 들면, 인, 비소 등과 같은, n형 도펀트를 포함함)을 기판(102) 내로 선택적으로 주입함으로써 수행될 수 있다. 유사하게, 제2 주입 공정은 제1 영역(1902a)을 덮는 제2 마스크에 따라 제2 도펀트 종(예를 들면, 붕소, 갈륨 등과 같은, p형 도펀트를 포함함)을 기판(102) 내로 선택적으로 주입함으로써 수행될 수 있다.
도 22의 단면도(2200)에 도시된 바와 같이, 제1 유전체층(1002)(예를 들면, 제1 레벨간 유전체(inter-level dielectric; ILD)층)이 기판(102) 위에 형성된다. 제1 유전체층(1002)은 희생 게이트 물질(802)과 측벽 스페이서(302)를 덮는다. 희생 게이트 물질(802)과 측벽 스페이서(302) 위로부터 제1 유전체층(1002)을 제거하도록 (라인(2202)을 따라) 평탄화 공정이 수행된다.
도 23의 단면도(2300)에 도시된 바와 같이, 희생 게이트 구조물 내의 희생 게이트 물질(도 22의 802)이 제거된다. 희생 게이트 물질의 제거는 측벽 스페이서들(302) 사이에 대체 게이트 공동(2302a-2302b)의 형성을 초래한다. 제1 게이트 금속(2304)은 대체 게이트 공동(2302a-2302b) 내에 형성된다. 다양한 실시예들에서, 제1 게이트 금속(2304)은, 니켈, 코발트, 몰리브덴, 백금, 납, 금, 탄탈륨 질화물, 몰리브덴 실리사이드, 루테늄, 크롬, 텅스텐, 구리 등과 같은, p형 게이트 금속을 포함할 수 있다. 다양한 실시예들에서, 제1 게이트 금속(2304)은 기상 퇴적 기법(예를 들면, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다.
도 24의 단면도(2400)에 도시된 바와 같이, 대체 게이트 공동(2302a-2302b)을 충전하도록 희생 유전체 물질(2402)이 제1 게이트 금속(2304) 위에 형성된다. 일부 실시예들에서, 희생 유전체 물질(2402)은 스핀-온-글래스(spin-on-glass; SOG)를 포함할 수 있다.
도 25의 단면도(2500)에 도시된 것처럼, 감광재(2502)를 포함하는 마스킹층은 희생 유전체 물질(2402) 위에 형성된다. 감광재(2502)는 감광재(2502) 내에 개구(2504)를 규정하도록 패터닝된다. 감광재(2502) 내의 개구(2504) 아래에 놓이는 제1 게이트 금속(2304)의 일부분을 제거하도록, 제1 게이트 금속(2304)은 감광재(2502)에 따라 에천트에 선택적으로 노출된다. 희생 유전체 물질(2402)은 제1 영역(1902a) 내의 디봇(108) 위에 남아있는 반면에, 희생 유전체 물질(2402)은 제2 영역(1902b) 내의 디봇(108) 위에서 제거된다. 제1 게이트 금속(2304)을 에칭한 후에, 감광재(2502)와 희생 유전체 물질(2402)의 잔여 부분이 제거된다.
도 26의 단면도(2600)에 도시된 것처럼, 제2 게이트 금속(2602)은 제1 게이트 금속(2304) 위에 대체 게이트 공동(2302a-2302b) 내에 형성된다. 제2 게이트 금속(2602)은 제1 게이트 금속(2304)과는 상이한 일함수를 가진다. 제2 게이트 금속(2602)은 제1 일함수를 갖는 제1 게이트 전극 영역(114)과, 제1 일함수와는 상이한(예를 들면, 더 높은) 제2 일함수를 갖는 제2 게이트 전극 영역(116)을 규정한다. 제1 영역(1902a)에서, 제1 게이트 전극 영역(114)은 하나 이상의 디봇(108) 위에 배열되는 한편, 제2 영역(1902b)에서, 제2 게이트 전극 영역(116)은 하나 이상의 디봇(108) 위에 배열된다. 일부 실시예에서, 제2 게이트 금속(2602)은 알루미늄, 탄탈륨, 티타늄, 하프늄, 지르코늄, 티타늄 실리사이드, 탄탈륨 질화물, 탄탈륨 실리콘 질화믈, 크롬, 텅스텐, 구리, 티타늄 알루미늄 등과 같은, n형 게이트 금속을 포함할 수 있다. 다양한 실시예들에서, 제2 게이트 금속(2602)은 기상 퇴적 기법(예를 들면, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다.
도 27의 단면도(2700)에 도시된 것처럼, 제1 유전체층(1002) 위로부터 제2 게이트 금속(2602)의 과잉 부분을 제거하도록 평탄화 공정이 (라인(2702)을 따라) 제2 게이트 금속(2602) 상으로 수행된다.
도 28의 단면도(2800)에 도시된 바와 같이, 제2 유전체층(1702)(예를 들면, 제2 ILD층)은 제1 유전체층(1002)과 게이트 구조물(110) 위에 형성된다. 전도성 콘택(120)은 제2 유전체층(1702) 내에 형성된다.
도 29는 디바이스 성능을 향상시키도록 구성된 게이트 구조물을 포함하는 트랜지스터 디바이스를 갖는 집적 칩을 형성하는 방법(2900)의 일부 대안적인 실시예의 흐름도를 예증한다.
동작(2902)에서, 격리 구조물은 기판 내에 형성된다. 격리 구조물은 기판의 상부 표면을 노출시키는 개구를 규정하는 측벽과 격리 구조물의 상부 표면 내에 하나 이상의 디봇을 규정하는 표면을 포함한다. 도 19a 및 19b는 동작(2902)에 대응하는 일부 실시예를 예증한다.
동작(2904)에서, 희생 게이트 물질을 갖는 희생 게이트 구조물이 개구 위에 형성된다. 도 20a 및 20b는 동작(2904)에 대응하는 일부 실시예를 예증한다.
동작(2906)에서, 소스 및 드레인 영역은 희생 게이트 구조물의 양쪽 상의 개구 내에 형성된다. 도 21a 및 21b는 동작(2906)에 대응하는 일부 실시예를 예증한다.
동작(2908)에서, 제1 유전체층은 기판 위에 그리고 희생 게이트 구조물 주위에 형성된다. 도 22는 동작(2908)에 대응하는 일부 실시예를 예증한다.
동작(2910)에서, 대체 게이트 공동을 형성하도록 희생 게이트 구조물 내로부터 희생 게이트 물질이 제거된다. 도 23은 동작(2910)에 대응하는 일부 실시예를 예증한다.
동작(2912)에서, 제1 게이트 금속은 대체 게이트 공동 내에 형성된다. 도 23은 동작(2912)에 대응하는 일부 실시예를 예증한다.
동작(2914)에서, 희생 유전체 물질은 제1 게이트 금속 위의 대체 게이트 공동 내에 형성된다. 도 24는 동작(2914)에 대응하는 일부 실시예를 예증한다.
동작(2916)에서, 희생 유전체 물질과 제1 게이트 물질은 마스킹층에 따라 패터닝된다. 도 25는 동작(2916)에 대응하는 일부 실시예를 예증한다.
동작(2918)에서, 희생 유전체 물질은 대체 게이트 공동 내로부터 제거된다. 도 26은 동작(2918)에 대응하는 일부 실시예를 예증한다.
동작(2920)에서, 제2 게이트 금속은 제1 게이트 금속 위의 대체 게이트 공동 내에 형성된다. 도 26은 동작(2920)에 대응하는 일부 실시예를 예증한다.
동작(2922)에서, 제1 유전체층 위로부터 제2 게이트 금속을 제거하도록 평탄화 공정이 수행된다. 도 27은 동작(2922)에 대응하는 일부 실시예를 예증한다.
동작(2924)에서, 전도성 콘택은 제1 유전체층 위의 제2 유전체층 내에 형성된다. 도 28은 동작(2924)에 대응하는 일부 실시예를 예증한다.
따라서, 일부 실시예에서, 본 개시 내용은, 킹크 효과에 대한 트랜지스터 디바이스의 가능성을 감소시키도록 구성되는 상이한 일함수들을 갖는 다수의 게이트 전극 영역들을 포함하는 게이트 구조물을 구비한 트랜지스터 디바이스와, 이를 형성하는 연관된 방법에 대한 것이다.
일부 실시예에 있어서, 본 개시 내용은 집적 칩에 대한 것이다. 집적 칩은, 기판 내에서 배열되는 격리 구조물 - 격리 구조물은 격리 구조물의 최상단 표면 아래에 리세싱된 하나 이상의 디봇을 규정하는 내부 표면과, 기판을 노출시키는 개구를 규정하는 측벽을 가짐 -; 개구 내에 배치된 소스 영역; 개구 내에 배치되고 제1 방향을 따라 채널 영역에 의해 소스 영역으로부터 분리된 드레인 영역; 및 채널 영역 위에 연장되는 게이트 구조물을 포함하고, 게이트 구조물은, 하나 이상의 물질의 제1 조성물을 갖는 제1 게이트 전극 영역과, 하나 이상의 디봇 위에 배치되고 하나 이상의 물질의 제1 조성물과는 상이한 하나 이상의 물질의 제2 조성물을 갖는 제2 게이트 전극 영역을 포함한다. 일부 실시예에서, 하나 이상의 물질의 제1 조성물은 n형 게이트 금속을 포함하고, 하나 이상의 물질의 제2 조성물은 p형 게이트 금속을 포함한다. 일부 실시예에서, 하나 이상의 물질의 제1 조성물은 제1 일함수를 가지며, 하나 이상의 물질의 제2 조성물은 제1 일함수보다 큰 제2 일함수를 가진다. 일부 실시예에서, 제1 게이트 전극 영역은 제2 게이트 영역을 연속적으로 둘러싼다. 일부 실시예에서, 제1 게이트 전극 영역은 제1 방향을 따라 그리고 제1 방향에 수직인 제2 방향을 따라 제2 게이트 전극 영역에 측방향으로 인접한다. 일부 실시예에서, 제2 게이트 전극은 제1 방향에 수직인 제2 방향으로 채널 영역을 지나 연장된다. 일부 실시예에서, 채널 영역은 제1 방향으로 제2 게이트 전극의 양쪽을 지나 연장된다. 일부 실시예에서, 게이트 구조물은 채널 영역으로 하여금 채널 영역의 중앙에서 보다 채널 영역의 에지들을 따라 더 낮은 문턱 전압을 형성하게 하도록 구성된다. 채널 영역의 중앙은 제1 방향에 수직인 제2 방향을 따라 채널 영역의 에지들 사이에 있다. 일부 실시예에서, 하나 이상의 물질의 제2 조성물은 하나 이상의 물질의 제1 조성물의 최하단 표면 아래로 수직으로 연장된다. 일부 실시예에서, 하나 이상의 물질의 제2 조성물은 하나 이상의 디봇을 규정하는 내부 표면에 직접 접촉한다. 일부 실시예에서, 게이트 구조물은, 하나 이상의 물질의 제1 조성물을 기판으로부터 분리시키는 게이트 유전체를 더 포함하고, 하나 이상의 물질의 제2 조성물은 하나 이상의 디봇 내로부터 격리 구조물의 상단 표면 위로 그리고 게이트 유전체 위로 연장된다.
다른 실시예에 있어서, 본 개시 내용은 집적 칩에 대한 것이다. 집적 칩은, 기판 내의 트렌치 내에 하나 이상의 유전체 물질을 구비한 격리 구조물 - 격리 구조물의 내부 표면은 격리 구조물의 최상단 표면 아래에 리세싱된 하나 이상의 디봇을 규정함 -; 기판 내에 배치된 소스 영역; 상기 기판 내에 배치되고 제1 방향을 따라 소스 영역으로부터 분리된 드레인 영역; 및 기판 위에 배치되고 소스 영역과 드레인 영역 사이에 있는 게이트 구조물을 포함하고, 게이트 구조물은, 게이트 유전체에 의해 기판으로 분리되고 제1 일함수를 갖는 제1 게이트 전극 영역; 및 하나 이상의 디봇 내로부터 격리 구조물의 최상단 표면 위로 그리고 게이트 유전체 위로 연장되는 제2 게이트 전극 영역을 포함하며, 제2 게이트 전극 영역은 제1 일함수와는 상이한 제2 일함수를 가진다. 일부 실시예에서, 제1 게이트 전극 영역은 n형 게이트 금속을 포함하고, 제2 게이트 전극 영역은 p형 게이트 금속을 포함한다. 일부 실시예에서, 제1 게이트 전극 영역은 제1 방향을 따라 그리고 제1 방향에 수직인 제2 방향을 따라 제2 게이트 전극 영역에 측방향으로 접촉한다. 일부 실시예에서, 소스 영역은 채널 영역에 의해 드레인 영역으로부터 분리되고, 제2 게이트 전극 영역은 채널 영역의 제1 에지 위의 제1 세그먼트와, 채널 영역의 대향하는 제2 에지 위의 별개의 제2 세그먼트를 갖는다. 일부 실시예에서, 채널 영역은 제1 방향으로 제1 세그먼트와 제2 세그먼트의 양쪽을 지나 연장된다.
또 다른 실시예에 있어서, 본 개시 내용은 집적 칩을 형성하는 방법에 대한 것이다. 본 방법은, 기판 내의 격리 구조물 위에 희생 게이트 물질을 퇴적하는 단계 - 격리 구조물은 격리 구조물의 최상단 표면 아래에 리세싱된 하나 이상의 디봇을 규정하는 내부 표면을 가짐 -; 희생 게이트 물질을 관통해 연장되는 제1 애퍼처를 형성하도록 하나 이상의 디봇 바로 위로부터 희생 게이트 물질의 제1 부분을 제거하는 단계; 제1 일함수를 갖는 하나 이상의 물질의 제1 조성물을 제1 애퍼처 내에 퇴적하는 단계; 하나 이상의 물질의 제1 조성물의 측벽들 사이의 희생 게이트 물질의 제2 부분을 제거하는 단계; 및 하나 이상의 물질의 제1 조성물의 측벽들 사이에 하나 이상의 물질의 제2 조성물을 퇴적하는 단계를 포함하고, 하나 이상의 물질의 제2 조성물은 제1 일함수와는 상이한 제2 일함수를 갖는다. 일부 실시예에서, 하나 이상의 물질의 제1 조성물은 p형 게이트 금속으로 이루어지고, 하나 이상의 물질의 제2 조성물은 n형 게이트 금속으로 이루어진다. 일부 실시예에서, 하나 이상의 물질의 제1 조성물과 하나 이상의 물질의 제2 조성물은 공동으로 게이트 구조물을 형성한다. 일부 실시예에서, 소스 영역은 게이트 구조물의 제1 측부를 따라 형성되고, 드레인 영역은 게이트 구조물의 제2 측부를 따라 형성된다.
전술된 설명은, 당업자가 본 개시 내용의 양상을 더 잘 이해할 수 있도록 다수의 실시예들의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정과 구조체를 설계하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 집적 칩에 있어서,
기판 내에 배열되는 격리 구조물 - 상기 격리 구조물은 상기 격리 구조물의 최상단 표면 아래에 리세싱된 하나 이상의 디봇(divots)을 규정하는 내부 표면과 상기 기판을 노출시키는 개구를 규정하는 측벽을 가짐 -;
상기 개구 내에 배치된 소스 영역;
상기 개구 내에 배치되고 제1 방향을 따라 채널 영역에 의해 상기 소스 영역으로부터 분리된 드레인 영역; 및
상기 채널 영역 위에 연장되는 게이트 구조물
을 포함하고,
상기 게이트 구조물은, 하나 이상의 물질의 제1 조성물을 갖는 제1 게이트 전극 영역과, 상기 하나 이상의 디봇 위에 배치되고 하나 이상의 물질의 상기 제1 조성물과는 상이한 하나 이상의 물질의 제2 조성물을 갖는 제2 게이트 전극 영역을 포함하는 것인, 집적 칩.
실시예 2. 실시예 1에 있어서,
하나 이상의 물질의 상기 제1 조성물은 n형 게이트 금속을 포함하고,
하나 이상의 물질의 상기 제2 조성물은 p형 게이트 금속을 포함하는 것인, 집적 칩.
실시예 3. 실시예 1에 있어서,
하나 이상의 물질의 상기 제1 조성물은 제1 일함수(work funtion)를 가지며,
하나 이상의 물질의 상기 제2 조성물은 상기 일함수보다 큰 제2 일함수를 갖는 것인, 집적 칩.
실시예 4. 실시예 1에 있어서,
상기 제1 게이트 전극 영역은 상기 제2 게이트 전극 영역을 연속적으로 둘러싸는 것인, 집적 칩.
실시예 5. 실시예 1에 있어서,
상기 제1 게이트 전극 영역은 상기 제1 방향을 따라 그리고 상기 제1 방향에 수직인 제2 방향을 따라 상기 제2 게이트 전극 영역에 측방향으로 인접한 것인, 집적 칩.
실시예 6. 실시예 1에 있어서,
상기 제2 게이트 전극 영역은 상기 제1 방향에 수직인 제2 방향으로 상기 채널 영역을 지나 연장되는 것인, 집적 칩.
실시예 7. 실시예 6에 있어서,
상기 채널 영역은 상기 제1 방향으로 상기 제2 게이트 전극 영역의 양쪽을 지나 연장되는 것인, 집적 칩.
실시예 8. 실시예 1에 있어서,
상기 게이트 구조물은 상기 채널 영역으로 하여금 상기 채널 영역의 중앙에서 보다 상기 채널 영역의 에지들을 따라 더 낮은 문턱 전압을 형성하게 하도록 구성되며,
상기 채널 영역의 중앙은 상기 제1 방향에 수직인 제2 방향을 따라 상기 채널 영역의 에지들 사이에 있는 것인, 집적 칩.
실시예 9. 실시예 1에 있어서,
하나 이상의 물질의 상기 제2 조성물은 하나 이상의 물질의 상기 제1 조성물의 최하단 표면 아래로 수직으로 연장되는 것인, 집적 칩.
실시예 10. 실시예 1에 있어서,
하나 이상의 물질의 상기 제2 조성물은 상기 하나 이상의 디봇을 규정하는 상기 내부 표면에 직접 접촉하는 것인, 집적 칩.
실시예 11. 실시예 1에 있어서,
상기 게이트 구조물은, 하나 이상의 물질의 상기 제1 조성물을 상기 기판으로부터 분리시키는 게이트 구조물을 더 포함하고, 하나 이상의 물질의 상기 제2 조성물은 상기 하나 이상의 디봇 내로부터 상기 격리 구조물의 상기 최상단 표면 위로 그리고 상기 게이트 유전체 위로 연장되는 것인, 집적 칩.
실시예 12. 집적 칩에 있어서,
기판 내의 트렌치 내에 하나 이상의 유전체 물질을 포함하는 격리 구조물 - 상기 격리 구조물의 내부 표면은 상기 격리 구조물의 최상단 표면 아래에 리세싱된 하나 이상의 디봇을 규정함 -;
상기 기판 내에 배치된 소스 영역;
상기 기판 내에 배치되고 제1 방향을 따라 상기 소스 영역으로부터 분리된 드레인 영역; 및
상기 기판 위에 배치되고 상기 소스 영역과 상기 드레인 영역 사이에 배치된 게이트 구조물
을 포함하고,
상기 게이트 구조물은,
게이트 유전체에 의해 상기 기판으로부터 분리되고 제1 일함수를 갖는 제1 게이트 전극 영역; 및
상기 하나 이상의 디봇 내로부터 상기 격리 구조물의 상기 최상단 표면 위로 그리고 상기 게이트 유전체 위로 연장되는 제2 게이트 전극 영역
을 포함하고,
상기 제2 게이트 전극 영역은 상기 제1 일함수와는 상이한 제2 일함수를 갖는 것인, 집적 칩.
실시예 13. 실시예 12에 있어서,
상기 제1 게이트 전극 영역은 n형 게이트 금속을 포함하고,
상기 제2 게이트 전극 영역은 p형 게이트 금속을 포함하는 것인, 집적 칩.
실시예 14. 실시예 12에 있어서,
상기 제1 게이트 전극 영역은 상기 제1 방향을 따라 그리고 상기 제1 방향에 수직인 제2 방향을 따라 상기 제2 게이트 전극 영역에 측방향으로 접촉하는 것인, 집적 칩.
실시예 15. 실시예 12에 있어서,
상기 소스 영역은 채널 영역에 의해 상기 드레인 영역으로부터 분리되고,
상기 제2 게이트 전극 영역은 상기 채널 영역의 제1 에지 위의 제1 세그먼트와 상기 채널 영역의 대향하는 제2 에지 위의 별개의 제2 세그먼트를 갖는 것인, 집적 칩.
실시예 16. 실시예 15에 있어서,
상기 채널 영역은 상기 제1 방향으로 상기 제1 세그먼트와 상기 제2 세그먼트의 양쪽을 지나 연장되는 것인, 집적 칩.
실시예 17. 집적 칩을 형성하는 방법에 있어서,
기판 내의 격리 구조물 위에 희생 게이트 물질을 퇴적하는 단계 - 상기 격리 구조물은 상기 격리 구조물의 최상단 표면 아래에 리세싱된 하나 이상의 디봇을 규정하는 내부 표면을 가짐 -;
상기 희생 게이트 물질을 관통해 연장되는 제1 애퍼처를 형성하도록 상기 하나 이상의 디봇 바로 위로부터 상기 희생 게이트 물질의 제1 부분을 제거하는 단계;
제1 일함수를 갖는 하나 이상의 물질의 제1 조성물을 상기 제1 애퍼처 내에 퇴적하는 단계;
상기 하나 이상의 물질의 상기 제1 조성물의 측벽들 사이의 상기 희생 게이트 물질의 제2 부분을 제거하는 단계; 및
상기 하나 이상의 물질의 상기 제1 조성물의 상기 측벽들 사이에 하나 이상의 물질의 제2 조성물을 퇴적하는 단계
를 포함하고,
하나 이상의 물질의 상기 제2 조성물은 상기 제1 일함수와는 상이한 제2 일함수를 갖는 것인, 집적 칩을 형성하는 방법.
실시예 18. 실시예 17에 있어서,
하나 이상의 물질의 상기 제1 조성물은 p형 게이트 금속으로 이루어지고,
하나 이상의 물질의 상기 제2 조성물은 n형 게이트 금속으로 이루어지는 것인, 집적 칩을 형성하는 방법.
실시예 19. 실시예 17에 있어서,
하나 이상의 물질의 상기 제1 조성물과 하나 이상의 물질의 상기 제2 조성물은 공동으로 게이트 구조물을 형성하는 것인, 집적 칩을 형성하는 방법.
실시예 20. 실시예 19에 있어서,
상기 게이트 구조물의 제1 측부를 따라 소스 영역을 형성하는 단계; 및
상기 게이트 구조물의 제2 측부를 따라 드레인 영역을 형성하는 단계
를 더 포함하는, 집적 칩을 형성하는 방법.

Claims (10)

  1. 집적 칩에 있어서,
    기판 내에 배열되는 격리 구조물 - 상기 격리 구조물은 상기 격리 구조물의 최상단 표면 아래에 리세싱된 하나 이상의 디봇(divots)을 규정하는 내부 표면과 상기 기판을 노출시키는 개구를 규정하는 측벽을 가짐 -;
    상기 개구 내에 배치된 소스 영역;
    상기 개구 내에 배치되고 제1 방향을 따라 채널 영역에 의해 상기 소스 영역으로부터 분리된 드레인 영역; 및
    상기 채널 영역 위에 연장되는 게이트 구조물
    을 포함하고,
    상기 게이트 구조물은, 하나 이상의 물질의 제1 조성물을 갖는 제1 게이트 전극 영역과, 상기 하나 이상의 디봇 위에 배치되고 하나 이상의 물질의 상기 제1 조성물과는 상이한 하나 이상의 물질의 제2 조성물을 갖는 제2 게이트 전극 영역을 포함하고,
    하나 이상의 물질의 상기 제1 조성물은 제1 일함수를 갖고, 하나 이상의 물질의 상기 제2 조성물은 상기 제1 일함수와는 상이한 제2 일함수를 갖고,
    상기 하나 이상의 물질의 제2 조성물은 상기 하나 이상의 디봇을 규정하는 내부 표면에 직접 접촉하는 것인, 집적 칩.
  2. 제1항에 있어서,
    하나 이상의 물질의 상기 제1 조성물은 n형 게이트 금속을 포함하고,
    하나 이상의 물질의 상기 제2 조성물은 p형 게이트 금속을 포함하는 것인, 집적 칩.
  3. 제1항에 있어서,
    상기 제1 게이트 전극 영역은 상기 제2 게이트 전극 영역을 연속적으로 둘러싸는 것인, 집적 칩.
  4. 제1항에 있어서,
    상기 제1 게이트 전극 영역은 상기 제1 방향을 따라 그리고 상기 제1 방향에 수직인 제2 방향을 따라 상기 제2 게이트 전극 영역에 측방향으로 인접한 것인, 집적 칩.
  5. 제1항에 있어서,
    상기 제2 게이트 전극 영역은 상기 제1 방향에 수직인 제2 방향으로 상기 채널 영역을 지나 연장되는 것인, 집적 칩.
  6. 제5항에 있어서,
    상기 채널 영역은 상기 제1 방향으로 상기 제2 게이트 전극 영역의 양쪽을 지나 연장되는 것인, 집적 칩.
  7. 제1항에 있어서,
    상기 게이트 구조물은 상기 채널 영역으로 하여금 상기 채널 영역의 중앙에서 보다 상기 채널 영역의 에지들을 따라 더 낮은 문턱 전압을 형성하게 하도록 구성되며,
    상기 채널 영역의 중앙은 상기 제1 방향에 수직인 제2 방향을 따라 상기 채널 영역의 에지들 사이에 있는 것인, 집적 칩.
  8. 집적 칩에 있어서,
    기판 내에 배열되는 격리 구조물 - 상기 격리 구조물은 상기 격리 구조물의 최상단 표면 아래에 리세싱된 하나 이상의 디봇(divots)을 규정하는 내부 표면과 상기 기판을 노출시키는 개구를 규정하는 측벽을 가짐 -;
    상기 개구 내에 배치된 소스 영역;
    상기 개구 내에 배치되고 제1 방향을 따라 채널 영역에 의해 상기 소스 영역으로부터 분리된 드레인 영역; 및
    상기 채널 영역 위에 연장되는 게이트 구조물
    을 포함하고,
    상기 게이트 구조물은, 하나 이상의 물질의 제1 조성물을 갖는 제1 게이트 전극 영역과, 상기 하나 이상의 디봇 위에 배치되고 하나 이상의 물질의 상기 제1 조성물과는 상이한 하나 이상의 물질의 제2 조성물을 갖는 제2 게이트 전극 영역을 포함하고,
    하나 이상의 물질의 상기 제2 조성물은 하나 이상의 물질의 상기 제1 조성물의 최하단 표면 아래로 수직으로 연장되는 것인, 집적 칩.
  9. 집적 칩에 있어서,
    기판 내의 트렌치 내에 하나 이상의 유전체 물질을 포함하는 격리 구조물 - 상기 격리 구조물의 내부 표면은 상기 격리 구조물의 최상단 표면 아래에 리세싱된 하나 이상의 디봇을 규정함 -;
    상기 기판 내에 배치된 소스 영역;
    상기 기판 내에 배치되고 제1 방향을 따라 상기 소스 영역으로부터 분리된 드레인 영역; 및
    상기 기판 위에 배치되고 상기 소스 영역과 상기 드레인 영역 사이에 배치된 게이트 구조물
    을 포함하고,
    상기 게이트 구조물은,
    게이트 유전체에 의해 상기 기판으로부터 분리되고 제1 일함수를 갖는 제1 게이트 전극 영역; 및
    상기 하나 이상의 디봇 내로부터 상기 격리 구조물의 상기 최상단 표면 위로 그리고 상기 게이트 유전체 위로 연장되는 제2 게이트 전극 영역
    을 포함하고,
    상기 제2 게이트 전극 영역은 상기 제1 일함수와는 상이한 제2 일함수를 갖는 것인, 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    기판 내의 격리 구조물 위에 희생 게이트 물질을 퇴적하는 단계 - 상기 격리 구조물은 상기 격리 구조물의 최상단 표면 아래에 리세싱된 하나 이상의 디봇을 규정하는 내부 표면을 가짐 -;
    상기 희생 게이트 물질을 관통해 연장되는 제1 애퍼처를 형성하도록 상기 하나 이상의 디봇 바로 위로부터 상기 희생 게이트 물질의 제1 부분을 제거하는 단계;
    제1 일함수를 갖는 하나 이상의 물질의 제1 조성물을 상기 제1 애퍼처 내에 퇴적하는 단계;
    상기 하나 이상의 물질의 상기 제1 조성물의 측벽들 사이의 상기 희생 게이트 물질의 제2 부분을 제거하는 단계; 및
    상기 하나 이상의 물질의 상기 제1 조성물의 상기 측벽들 사이에 하나 이상의 물질의 제2 조성물을 퇴적하는 단계
    를 포함하고,
    하나 이상의 물질의 상기 제2 조성물은 상기 제1 일함수와는 상이한 제2 일함수를 갖는 것인, 집적 칩을 형성하는 방법.
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