CN115440671A - 单次可编程存储器元件及其制作方法 - Google Patents
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Abstract
本发明公开一种单次可编程存储器元件及其制作方法，其中该制作单次可编程存储器元件的方法为首先形成一第一栅极结构与一第二栅极结构于基底上，然后形成一扩散区于该第一栅极结构与该第二栅极结构两侧，形成一硅化金属层于该第一栅极结构旁，再图案化该第一栅极结构以形成一第三栅极结构与一第四栅极结构。
Description
技术领域
本发明涉及一种单次可编程存储器元件，尤其是涉及一种包含金属栅极的单次可编程存储器元件。
背景技术
半导体存储装置已经普遍用于各种电子装置。举例来说，非挥发性存储器广泛用于移动电话、数字相机、个人数字助理移动运算装置以及其他应用。一般来说，非挥发性存储器主要包含多次可编程(multi-time programmable,MTP)存储器以及单次可编程(one-time programmable,OTP)存储器。相较于可复写(rewritable)式存储器，单次可编程存储器具有较低的制造成本和存储数据不易遗失的优点。然而，单次可编程存储器仅能进行一次性的数据烧写，一旦指定存储区块内的特定几个存储单元的位元经由一次性数据写入程序而被改写，指定存储区块内的该些特定存储单元便无法被再次执行数据烧绿。
由于现行单次可编程存储器元件仍有在读取模式下较弱读取电流以及在程序模式下具有较长应力时间(stress time)等缺点，因此如何改良现有单次可编程存储器元件架构以解决上述问题即为现今一重要课题。
发明内容
本发明一实施例揭露一种制作单次可编程存储器元件的方法。首先形成一第一栅极结构与一第二栅极结构于基底上，然后形成一扩散区于该第一栅极结构与该第二栅极结构两侧，形成一硅化金属层于该第一栅极结构旁，再图案化该第一栅极结构以形成一第三栅极结构与一第四栅极结构。
本发明另一实施例揭露一种单次可编程存储器元件，其主要包含第一浅沟隔离与第二浅沟隔离设于基底内，第一栅极结构设于第一浅沟隔离与基底上，以及第二栅极结构设于第二浅沟隔离与基底上，其中第一栅极结构与第二栅极结构之间不设置硅化金属层。
本发明又一实施例揭露一种单次可编程存储器元件，其主要包含第一浅沟隔离与第二浅沟隔离设于基底内，一扩散隔离结构设于第一浅沟隔离与第二浅沟隔离之间，第一栅极结构设于第一浅沟隔离、基底以及扩散隔离结构上以及第二栅极结构设于第二浅沟隔离、基底以及扩散隔离结构上。
附图说明
图1为本发明一实施例的一半导体元件的方块示意图；
图2至图5为本发明一实施例制作半导体元件的方法示意图；
图6至图9为本发明一实施例制作半导体元件的方法示意图。
主要元件符号说明
12:基底
14:输入/输出区
16:核心区
18:单次可编程电容区
20静态随机存取存储器区
22单元区
24:周边区
26:单元区
28:周边区
32:浅沟隔离
34:栅极结构
36:栅极结构
38:栅极结构
40:栅极介电层
42:高介电常数介电层
44:栅极材料层
46:硬掩模
48:扩散区
50:硅化金属层
52:栅极结构
54:栅极结构
56:凹槽
60:层间介电层
62:功函数金属层
64:低阻抗金属层
66:硬掩模
70:接触插塞
72:扩散隔离结构
具体实施方式
请参照图1至图5，图1至图5为本发明一实施例制作半导体元件的方法示意图，其中图1为本发明一实施例的一半导体元件的方块示意图而图2至图5则为单次可编程电容区中制作半导体元件的上视与剖面示意图。如图1所示，首先提供一基底12，例如一硅基底或硅覆绝缘(silicon-on-insulator,SOI)基板并于基底上定义输入/输出区14、核心区16、单次可编程电容区18以及静态随机存取存储器区20，其中单次可编程电容区18可细部包含单元区22与周边区24，且静态随机存取存储器区20可同样包含单元区26与周边区28。
在本实施例中输入/输出区14与核心区16中较佳于后续制作工艺中制备例如金属氧化物半导体晶体管而单次可编程电容区18中则较佳制备金属氧化物半导体晶体管与单次可编程电容的整合结构。另外由于本发明的重点在于形成硅化金属层之后才图案化单次可编程电容区18中源极线的栅极结构，因此输入/输出区14、核心区16以及静态随机存取存储器区20中的各元件较佳不显示于后续制作工艺中。
请继续参照图2，图2左侧为本发明一实施例制作半导体元件的上视图而图2右侧则为沿着左侧切线AA’制作半导体元件的剖面示意图。如图2所示，然后形成浅沟隔离(shallow trench isolation,STI)32于单次可编程电容区18的基底12内，再进行一离子注入制作工艺将N型或P型掺质注入基底12内，以于各区域中的基底12内形成阱区。
接着形成多个栅极结构34、36、38于基底12上。如图2左侧的上视图所示，各栅极结构34、36、38较佳沿着第一方向例如Y方向延伸，其中设于中间的栅极结构36较佳为一源极线而设于栅极结构36两侧的栅极结构34、38则分别为字符线。在本实施例中，上述栅极结构34、36、38的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gatelast)制作工艺的先高介电常数介电层(high-k first)制作工艺以及后栅极制作工艺的后高介电常数介电层(high-k last)制作工艺等方式制作完成。以本实施例的先高介电常数介电层制作工艺为例，可先依序形成一由氧化硅、氮氧化硅(silicon oxynitride,SiON)、碳氧化硅(silicon oxycarbide,SiOC)或氟氧化硅(silicon oxyfluoride,SiOF)所构成的栅极介电层40或介质层、一高介电常数介电层42、一由多晶硅所构成的栅极材料层44以及一选择性硬掩模46于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分硬掩模46、部分栅极材料层44、部分高介电常数介电层42以及部分栅极介电层40，然后剥除图案化光致抗蚀剂，以于基底12上形成由图案化的栅极介电层40、图案化的高介电常数介电层42、图案化的栅极材料层44以及图案化的硬掩模46所构成的栅极结构34、36、38。
在本实施例中，高介电常数介电层42包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide,HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1- xTiO3,BST)、或其组合所组成的群组。
然后在各栅极结构34、36、38侧壁形成至少一间隙壁(图未示)，并于栅极结构34、36、38一侧或两侧的基底12内中形成扩散区48或源极/漏极区域。在本实施例中，间隙壁可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁与一主间隙壁。其中偏位间隙壁与主间隙壁可包含相同或不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。扩散区48或源极/漏极区域可依据所置备晶体管的导电型式而包含不同掺质，例如可包含P型掺质或N型掺质。
请继续参照图3，图3左侧为本发明一实施例接续图2制作半导体元件的上视图而图3右侧则为沿着左侧切线BB’制作半导体元件的剖面示意图。如图3所示，然后可进行一硅化金属制作工艺以于栅极结构34、36、38两侧的基底12表面形成硅化金属层50。需注意的是，由于在此阶段源极线或设于正中央的栅极结构36上仍未被图案化而分隔为两部分且由多晶硅所构成的栅极电极或栅极材料层44上设有硬掩模46，因此所形成的硅化金属层50仅设于栅极结构34、36、38两侧的基底12表面但并不设于栅极结构34、36、38正上方。
请继续参照图4，图4左侧为本发明一实施例接续图3制作半导体元件的上视图而图4右侧则为沿着左侧切线CC’制作半导体元件的剖面示意图。如图4所示，接着图案化栅极结构36或源极线以形成一栅极结构52与栅极结构54。更具体而言，本阶段所进行的图案化制作工艺可选择先形成一图案化掩模(图未示)例如一图案化光致抗蚀剂沿着第二方向如X方向遮住部分栅极结构36，然后利用图案化掩模为掩模以蚀刻方式去除部分栅极结构36将栅极结构36分隔为两部分包括设于下方的栅极结构52与设于上方的栅极结构54，并同时于两个栅极结构52、54之间形成一凹槽56。需注意的是，由于分隔栅极结构36之前硅化金属层50已形成于栅极结构36两侧，因此在左侧上视角度下将栅极结构36分隔为栅极结构52、54之后所形成的凹槽56较佳暴露出基底12表面而非硅化金属层50。
另外又需注意的是，在右侧剖面部分本实施例图案化栅极结构36时虽选择保留栅极介电层40与高介电常数介电层42于两个栅极结构52、54尾端间的基底12表面，但不局限于此，依据本发明其他实施例又可于图案化栅极结构36时去除栅极结构52、54尾端之间的栅极介电层40与高介电常数介电层42并暴露出基底12表面，此变化型也属本发明所涵盖的范围。
请继续参照图5，图5左侧为本发明一实施例接续图4制作半导体元件的上视图而图5右侧则为沿着左侧切线DD’制作半导体元件的剖面示意图。如图5所示，然后可形成一由氧化硅所构成的层间介电层60于栅极结构34、38、52、54与浅沟隔离32上，并进行一平坦化制作工艺，例如利用化学机械研磨(chemical mechanical polishing,CMP)去除部分层间介电层60与硬掩模46并暴露出由多晶硅材料所构成的栅极材料层44，使各栅极材料层44上表面与层间介电层60上表面齐平。随后进行一金属栅极置换制作工艺将栅极结构34、38、52、54转换为金属栅极。例如可先选择性形成一图案化掩模(图未示)盖住栅极结构34、38、52、54，再进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammonium hydroxide,NH4OH)或氢氧化四甲铵(Tetramethylammonium Hydroxide,TMAH)等蚀刻溶液来去除栅极结构34、38、52、54中的硬掩模46与栅极材料层44以于层间介电层60中形成凹槽(图未示)。之后依序形成包含功函数金属层62与低阻抗金属层64的导电层于凹槽内，并再搭配进行一平坦化制作工艺使U型功函数金属层62与低阻抗金属层64的表面与层间介电层60表面齐平。
在本实施例中，功函数金属层62较佳用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层52可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属层62可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。功函数金属层62与低阻抗金属层64之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层54则可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合。由于依据金属栅极置换制作工艺将虚置栅极转换为金属栅极是此领域者所熟知技术，在此不另加赘述。接着可去除部分功函数金属层62与部分低阻抗金属层64形成凹槽(图未示)，然后再填入一硬掩模66于凹槽内并使硬掩模66与层间介电层60表面齐平，其中硬掩模66可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。
之后可选择性形成另一层间介电层(图未示)于金属栅极所构成的栅极结构34、38、52、54与层间介电层60上并进行一图案转移制作工艺，例如可利用一图案化掩模去除栅极结构34、38旁的部分的层间介电层60以形成多个接触洞(图未示)并暴露出扩散区48以及/或栅极材料层44顶部。然后于各接触洞中填入所需的导电材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。之后进行一平坦化制作工艺，例如以化学机械研磨去除部分导电材料以形成接触插塞70接触并电连接各扩散区48。至此即完成本发明一实施例的半导体元件的制作。
请再参照图5，图5另揭露为本发明一实施例的单次可编程存储器元件的结构示意图。如图5左侧上视图所示，单次可编程存储器元件主要包含栅极结构52与栅极结构54沿着Y方向延伸于基底12上，栅极结构34沿着同样Y方向延伸于栅极结构52、54一侧，栅极结构38沿着Y方向延伸于栅极结构52、54另一侧、扩散区48与硅化金属层50设于栅极结构34、38、52、54两侧的基底12上以及浅沟隔离32环绕扩散区48。
从图5右侧剖面图来看，单次可编程存储器元件又包含第一浅沟隔离如左边的浅沟隔离32与第二浅沟隔离如右边的浅沟隔离32设于基底12内，其中栅极结构52设于左边的浅沟隔离32与基底12上而栅极结构54则设于右边的浅沟隔离32与基底12上。需注意的是，虽然栅极结构52、54两侧的基底12上设有硅化金属层50，但本实施例中栅极结构52与栅极结构54的尾端之间不设置或无任何硅化金属层50。换句话说，从图5左侧图来看栅极结构52、54两侧的硅化金属层50边缘较佳沿着Y方向切齐栅极结构52、54边缘但不延伸至栅极结构52、54之间的基底12表面。
此外，本实施例虽以先高介电常数介电层(high-k first)制作工艺制备金属栅极晶体管为例，但不局限于此，依据本发明其他实施例又可采用后高介电常数介电层(high-klast)制作工艺来完成金属栅极的制作，而在此制作工艺下图5中右侧图的栅极结构52、54剖面较佳包含U形高介电常数介电层设于U形功函数金属层62与基底12之间，此变化型也属本发明所涵盖的范围。
请参照图6至图9，图6至图9为本发明一实施例制作半导体元件的方法示意图，其中图6至图9为单次可编程电容区中制作半导体元件的上视与剖面示意图。首先请参照图6，图6左侧为本发明一实施例制作半导体元件的上视图而图6右侧则为沿着左侧切线EE’制作半导体元件的剖面示意图。如图6所示，首先形成浅沟隔离(shallow trench isolation,STI)32以及扩散隔离(diffusion break)结构72于单次可编程电容区18的基底12内再进行一离子注入制作工艺将N型或P型掺质注入基底12内，以于各区域中的基底12内形成阱区。
需注意的是，本阶段形成扩散隔离结构72的方式可先形成一图案化掩模(图未示)于基底12上，然后利用图案化掩模(图未示)进行一蚀刻制作工艺，沿着与后续欲形成栅极结构(图未示)垂直的方向例如X方向去除部分基底12以形成凹槽，然后填入介电材料如氧化硅或氮化硅于凹槽内以形成扩散隔离结构72。在本实施例中，浅沟隔离32与扩散隔离结构72可于同一道制作工艺中一同形成或可于不同制作工艺步骤中分别形成且浅沟隔离32与扩散隔离结构72可包含相同或不同介电材料，这些均属本发明所涵盖的范围。由于制备浅沟隔离与扩散隔离结构为本领域所熟知技术，在此不另加赘述。
接着形成多个栅极结构34、36、38于基底12上。如图6左侧所示，各栅极结构34、36、38较佳沿着第一方向例如Y方向延伸而前述所形成的扩散隔离结构72则沿着第二方向例如X方向延伸，其中栅极结构36较佳跨在扩散隔离结构72正上方，设于中间的栅极结构36较佳为一源极线且设于栅极结构36两侧的栅极结构34、38分别为字符线。如同前述实施例，栅极结构34、36、38的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先高介电常数介电层(high-k first)制作工艺以及后栅极制作工艺的后高介电常数介电层(high-k last)制作工艺等方式制作完成。以本实施例的先高介电常数介电层制作工艺为例，可先依序形成一由氧化硅、氮氧化硅(silicon oxynitride,SiON)、碳氧化硅(silicon oxycarbide,SiOC)或氟氧化硅(silicon oxyfluoride,SiOF)所构成的栅极介电层40或介质层、一高介电常数介电层42、一由多晶硅所构成的栅极材料层44以及一选择性硬掩模46于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分硬掩模46、部分栅极材料层44、部分高介电常数介电层42以及部分栅极介电层40，然后剥除图案化光致抗蚀剂，以于基底12上形成由图案化的栅极介电层40、图案化的高介电常数介电层42、图案化的栅极材料层44以及图案化的硬掩模46所构成的栅极结构34、36、38。
请继续参照图7，图7左侧为本发明一实施例接续图6制作半导体元件的上视图而图7右侧则为沿着左侧切线FF’制作半导体元件的剖面示意图。如图7所示，接着图案化栅极结构26或源极线以形成一栅极结构52与栅极结构54。更具体而言，本阶段所进行的图案化制作工艺可选择先形成一图案化掩模(图未示)例如一图案化光致抗蚀剂沿着第二方向如X方向遮住部分栅极结构36，然后利用图案化掩模为掩模以蚀刻方式去除部分栅极结构36将栅极结构36分隔为两部分包括设于下方的栅极结构52与设于上方的栅极结构54，并同时于两个栅极结构52、54之间形成凹槽56暴露出扩散隔离结构72。如同前述实施例，本实施例图案化栅极结构36时虽选择保留栅极介电层40与高介电常数介电层42于两个栅极结构52、54尾端间的基底12表面，但不局限于此，依据本发明其他实施例又可于图案化栅极结构36时去除栅极结构52、54尾端之间的栅极介电层40与高介电常数介电层42并暴露出扩散隔离结构72表面，此变化型也属本发明所涵盖的范围。
请继续参照图8，图8左侧为本发明一实施例接续图7制作半导体元件的上视图而图8右侧则为沿着左侧切线GG’制作半导体元件的剖面示意图。如图8所示，然后在各栅极结构34、38、52、54侧壁形成至少一间隙壁(图未示)，并于栅极结构34、38、52、54一侧或两侧的基底12内中形成扩散区48或源极/漏极区域。在本实施例中，间隙壁可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁与一主间隙壁。其中偏位间隙壁与主间隙壁可包含相同或不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。扩散区48或源极/漏极区域可依据所置备晶体管的导电型式而包含不同掺质，例如可包含P型掺质或N型掺质。
随后可进行一硅化金属制作工艺以于栅极结构34、38、52、54两侧或源极线与字符线两侧的基底12表面形成硅化金属层50。需注意的是，由于在此阶段源极线或设于正中央已被分隔为两部分栅极结构52与栅极结构54间的基底12内已设有扩散隔离结构72，因此于源极线与字符线两侧的基底12表面形成硅化金属层50时两个栅极结构52、54尾端之间的扩散隔离结构72表面并不会与金属反应形成硅化金属层50。
请继续参照图9，图9左侧为本发明一实施例接续图8制作半导体元件的上视图而图9右侧则为沿着左侧切线HH’制作半导体元件的剖面示意图。如图9所示，然后可形成一由氧化硅所构成的层间介电层60于栅极结构34、38、52、54与浅沟隔离32上，并进行一平坦化制作工艺，例如利用化学机械研磨(chemical mechanical polishing,CMP)去除部分层间介电层60与硬掩模46并暴露出由多晶硅材料所构成的栅极材料层44，使各栅极材料层44上表面与层间介电层60上表面齐平。随后进行一金属栅极置换制作工艺将栅极结构34、38、52、54转换为金属栅极。例如可先选择性形成一图案化掩模(图未示)盖住栅极结构34、38、52、54，再进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammonium hydroxide,NH4OH)或氢氧化四甲铵(Tetramethylammonium Hydroxide,TMAH)等蚀刻溶液来去除栅极结构34、38、52、54中的硬掩模46与栅极材料层44以于层间介电层60中形成凹槽(图未示)。之后依序形成包含功函数金属层62与低阻抗金属层64的导电层于凹槽内，并再搭配进行一平坦化制作工艺使U型功函数金属层62与低阻抗金属层64的表面与层间介电层60表面齐平。
之后可选择性形成另一层间介电层(图未示)于金属栅极所构成的栅极结构34、38、52、54与层间介电层60上并进行一图案转移制作工艺，例如可利用一图案化掩模去除栅极结构34、38旁的部分的层间介电层60以形成多个接触洞(图未示)并暴露出扩散区48以及/或栅极材料层44顶部。然后于各接触洞中填入所需的导电材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。之后进行一平坦化制作工艺，例如以化学机械研磨去除部分导电材料以形成接触插塞70接触并电连接各扩散区48。至此即完成本发明一实施例的半导体元件的制作。
请再参照图9，图9另揭露为本发明一实施例的单次可编程存储器元件的结构示意图。如图9左侧上视图所示，单次可编程存储器元件主要包含栅极结构52与栅极结构54沿着Y方向延伸于基底12上，栅极结构34沿着同样Y方向延伸于栅极结构52、54一侧，栅极结构38沿着Y方向延伸于栅极结构52、54另一侧，扩散区48与硅化金属层50设于栅极结构34、38、52、54两侧的基底12上，浅沟隔离32环绕扩散区48以及扩散隔离结构72设于栅极结构52、54之间。
从图9右侧剖面图来看，单次可编程存储器元件又包含第一浅沟隔离如左边的浅沟隔离32与第二浅沟隔离如右边的浅沟隔离32设于基底12内，其中栅极结构52设于左边的浅沟隔离32与基底12上而栅极结构54则设于右边的浅沟隔离32与基底12上。在本实施例中，由于栅极结构52、54尾端之间设有扩散隔离结构72因此虽然栅极结构52、54两侧的基底12上设有硅化金属层50，但栅极结构52与栅极结构54的尾端之间的扩散隔离结构72表面不设置或无任何硅化金属层50。
如同前述实施例，本实施例虽以先高介电常数介电层(high-k first)制作工艺制备金属栅极晶体管为例，但不局限于此，依据本发明其他实施例又可采用后高介电常数介电层(high-k last)制作工艺来完成金属栅极的制作，而在此制作工艺下图9中右侧的栅极结构52、54剖面较佳包含U形高介电常数介电层设于U形功函数金属层62与基底12之间，此变化型也属本发明所涵盖的范围。
一般而言，现行制备单次可编程存储器元件时通常于硅化金属层形成之前便已利用光刻曁蚀刻制作工艺将源极线分隔为两部分。由于被分隔的两段源极线尾端间于硅化金属制作工艺前便裸露出来，因此后续进行硅化金属制作工艺时除了源极线两侧的扩散区表面会形成硅化金属层之外被分隔的两个源极线尾端之间也会同时形成硅化金属层，而于此部位所形成的硅化金属层又容易影响整个单次可编程存储器元件的效能表现。为了改善此问题，本发明可选择于源极线两侧的扩散区上形成硅化金属层之后再利用图案转移制作工艺将源极线分隔为两部分形成前述第一实施例中的两段栅极结构52、54，如此两段栅极结构尾端的基底表面便不会设置任何硅化金属层。
除此之外，本发明另一实施例可于栅极结构形成前在基底中形成浅沟隔离之外在后续源极线被分割为两部分之处先预先形成一扩散隔离结构于基底内。由于此扩散隔离结构可作为两段源极线尾端之间的绝缘阻隔，后续无论是在硅化金属层形成前便将源极线进行图案化或硅化金属层形成之后才分隔源极线，硅化金属层均不会形成于被分隔的两段源极线或栅极结构52、54尾端之间的基底表面上。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (15)
1.一种制作单次可编程存储器元件的方法，其特征在于，包含：
形成第一栅极结构与第二栅极结构于基底上；
形成扩散区于该第一栅极结构与该第二栅极结构两侧；
形成硅化金属层于该第一栅极结构旁；以及
图案化该第一栅极结构以形成第三栅极结构与第四栅极结构。
2.如权利要求1所述的方法，另包含：
形成该第一栅极结构、该第二栅极结构以及第五栅极结构沿着该第一方向延伸；
形成该扩散区于该第一栅极结构、该第二栅极结构以及该第五栅极结构两侧；以及
形成该硅化金属层于该第一栅极结构、该第二栅极结构以及该第五栅极结构两侧。
3.如权利要求2所述的方法，另包含进行金属栅极置换制作工艺将该第二栅极结构、该第三栅极结构、该第四栅极结构以及该第五栅极结构转换为金属栅极。
4.如权利要求2所述的方法，其中各该第一栅极结构、该第二栅极结构以及该第五栅极结构包含：
栅极介电层，设于该基底上；
栅极材料层，设于该栅极介电层上；以及
硬掩模，设于该栅极材料层上。
5.如权利要求4所述的方法，其中图案化该第一栅极结构的步骤包含去除该硬掩模以及该栅极材料层以于该第三栅极结构与该第四栅极结构之间形成凹槽。
6.一种单次可编程存储器元件，其特征在于，包含：
第一浅沟隔离与第二浅沟隔离，设于基底内；
第一栅极结构，设于该第一浅沟隔离与该基底上；以及
第二栅极结构，设于该第二浅沟隔离与该基底上，其中该第一栅极结构与该第二栅极结构之间不设置硅化金属层。
7.如权利要求6所述的单次可编程存储器元件，其中该第一栅极结构与该第二栅极结构沿着第一方向延伸于该基底上。
8.如权利要求7所述的单次可编程存储器元件，另包含：
第三栅极结构，沿着该第一方向延伸于该第一栅极结构一侧；以及
第四栅极结构，沿着该第一方向延伸于该第一栅极结构另一侧。
9.如权利要求8所述的单次可编程存储器元件，另包含硅化金属层，设于该第一栅极结构与该第三栅极结构之间。
10.如权利要求8所述的单次可编程存储器元件，另包含硅化金属层，设于该第一栅极结构与该第四栅极结构之间。
11.一种单次可编程存储器元件，其特征在于，包含：
第一浅沟隔离与第二浅沟隔离，设于基底内；
扩散隔离结构，设于该第一浅沟隔离与该第二浅沟隔离之间；
第一栅极结构，设于该第一浅沟隔离、该基底以及该扩散隔离结构上；以及
第二栅极结构，设于该第二浅沟隔离、该基底以及该扩散隔离结构上。
12.如权利要求11所述的单次可编程存储器元件，其中该第一栅极结构与该第二栅极结构沿着第一方向延伸于该基底上。
13.如权利要求12所述的单次可编程存储器元件，另包含：
第三栅极结构，沿着该第一方向延伸于该第一栅极结构一侧；以及
第四栅极结构，沿着该第一方向延伸于该第一栅极结构另一侧。
14.如权利要求13所述的单次可编程存储器元件，另包含硅化金属层，设于该第一栅极结构与该第三栅极结构之间。
15.如权利要求13所述的单次可编程存储器元件，另包含硅化金属层，设于该第一栅极结构与该第四栅极结构之间。
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