JP2000349174A - 不揮発性半導体メモリの電荷保持寿命評価方法 - Google Patents
不揮発性半導体メモリの電荷保持寿命評価方法Info
- Publication number
- JP2000349174A JP2000349174A JP15479899A JP15479899A JP2000349174A JP 2000349174 A JP2000349174 A JP 2000349174A JP 15479899 A JP15479899 A JP 15479899A JP 15479899 A JP15479899 A JP 15479899A JP 2000349174 A JP2000349174 A JP 2000349174A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- voltage
- charge retention
- control gate
- tunnel film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000011156 evaluation Methods 0.000 title claims abstract description 49
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 15
- 230000005684 electric field Effects 0.000 claims abstract description 9
- 230000008878 coupling Effects 0.000 claims abstract description 4
- 238000010168 coupling process Methods 0.000 claims abstract description 4
- 238000005859 coupling reaction Methods 0.000 claims abstract description 4
- 230000014759 maintenance of location Effects 0.000 claims description 67
- 230000001133 acceleration Effects 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 230000000284 resting effect Effects 0.000 abstract 1
- 238000012360 testing method Methods 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000013213 extrapolation Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000013480 data collection Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】新規な方法にて電荷保持寿命の評価を短期間で
行うことができる不揮発性半導体メモリの電荷保持寿命
評価方法を提供する。 【解決手段】シリコン基板１のソース・ドレイン領域
２，３間での基板１の上にトンネル膜５を介してフロー
ティングゲート電極６が配置され、電極６の上に絶縁膜
７を介してコントロールゲート電極８が延設されてい
る。トンネル膜５に電圧を印加するためにコントロール
ゲート電極８と基板１間において、基板１を接地し、コ
ントロールゲート電極８に負の電圧で、かつ、トンネル
膜５に印加する電圧としてメモリ動作時の印加電圧を超
えない３種類の電圧を印加して電荷保持特性を調べ、こ
の３種類の電圧印加時における容量カップリング比から
のトンネル膜５の電界強度に対する前記電荷保持特性か
ら、コントロールゲート電極８と基板１間に電圧印加が
無いときの電荷保持特性を推定する。
行うことができる不揮発性半導体メモリの電荷保持寿命
評価方法を提供する。 【解決手段】シリコン基板１のソース・ドレイン領域
２，３間での基板１の上にトンネル膜５を介してフロー
ティングゲート電極６が配置され、電極６の上に絶縁膜
７を介してコントロールゲート電極８が延設されてい
る。トンネル膜５に電圧を印加するためにコントロール
ゲート電極８と基板１間において、基板１を接地し、コ
ントロールゲート電極８に負の電圧で、かつ、トンネル
膜５に印加する電圧としてメモリ動作時の印加電圧を超
えない３種類の電圧を印加して電荷保持特性を調べ、こ
の３種類の電圧印加時における容量カップリング比から
のトンネル膜５の電界強度に対する前記電荷保持特性か
ら、コントロールゲート電極８と基板１間に電圧印加が
無いときの電荷保持特性を推定する。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
メモリの信頼性試験、特に、電荷保持寿命評価方法に関
するものである。
メモリの信頼性試験、特に、電荷保持寿命評価方法に関
するものである。
【０００２】
【従来の技術】フラッシュメモリやＥＰＲＯＭのような
不揮発性半導体メモリの構成例を図８に示す。メモリセ
ル１００がマトリックス状に配置され、各メモリセル１
００にて多数のビットが構成されている。メモリセル１
００の基本構成を図９に示す。半導体基板２０の表層部
にセル毎のソース領域２１およびドレイン領域２２が離
間して形成され、両領域２１，２２間における半導体基
板２０の上にトンネル膜２３を介してフローティングゲ
ート電極（浮遊ゲート電極）２４が配置されるととも
に、フローティングゲート電極２４の上に絶縁膜２５を
介してコントロールゲート電極（制御ゲート電極）２６
が延設され、各セルのドレイン領域２２がビット線に、
ソース領域２１がソース線に、コントロールゲート電極
２６がワード線にそれぞれ接続されている。
不揮発性半導体メモリの構成例を図８に示す。メモリセ
ル１００がマトリックス状に配置され、各メモリセル１
００にて多数のビットが構成されている。メモリセル１
００の基本構成を図９に示す。半導体基板２０の表層部
にセル毎のソース領域２１およびドレイン領域２２が離
間して形成され、両領域２１，２２間における半導体基
板２０の上にトンネル膜２３を介してフローティングゲ
ート電極（浮遊ゲート電極）２４が配置されるととも
に、フローティングゲート電極２４の上に絶縁膜２５を
介してコントロールゲート電極（制御ゲート電極）２６
が延設され、各セルのドレイン領域２２がビット線に、
ソース領域２１がソース線に、コントロールゲート電極
２６がワード線にそれぞれ接続されている。
【０００３】読み出し動作は、図９に示すように、ドレ
イン領域２２に１〜２ボルトの正電位を与え、ソース領
域２１を接地し、コントロールゲート電極２６にＶccを
印加し、チャネル電流が流れるか否かを検出することに
より行う。
イン領域２２に１〜２ボルトの正電位を与え、ソース領
域２１を接地し、コントロールゲート電極２６にＶccを
印加し、チャネル電流が流れるか否かを検出することに
より行う。
【０００４】データの書き込みは、図１０に示すよう
に、ドレイン領域２２にＶccを印加し、ソース領域２１
を接地し、コントロールゲート電極２６に高い電圧Ｖpp
（例えば＋１２ボルト）を印加し、ホットエレクトロン
をドレイン付近で発生させ、その発生したホットエレク
トロンをフローティングゲート電極２４に注入し、メモ
リセルの閾値電圧を高くすることにより行われる。つま
り、書き込み時には、選択トランジスタのドレイン領域
２２には、グランド電位のソース領域２１よりも高い中
間電位Ｖcc（例えば５．５ボルト）が印加され、同時に
選択トランジスタのコントロールゲート電極２６にはド
レイン電位よりも高電位Ｖpp（例えば１２ボルト）を印
加することで、ドレイン付近でホットエレクトロンを発
生させ、それをフローティングゲート電極２４へ注入す
る。
に、ドレイン領域２２にＶccを印加し、ソース領域２１
を接地し、コントロールゲート電極２６に高い電圧Ｖpp
（例えば＋１２ボルト）を印加し、ホットエレクトロン
をドレイン付近で発生させ、その発生したホットエレク
トロンをフローティングゲート電極２４に注入し、メモ
リセルの閾値電圧を高くすることにより行われる。つま
り、書き込み時には、選択トランジスタのドレイン領域
２２には、グランド電位のソース領域２１よりも高い中
間電位Ｖcc（例えば５．５ボルト）が印加され、同時に
選択トランジスタのコントロールゲート電極２６にはド
レイン電位よりも高電位Ｖpp（例えば１２ボルト）を印
加することで、ドレイン付近でホットエレクトロンを発
生させ、それをフローティングゲート電極２４へ注入す
る。
【０００５】また、データの消去は、図１１に示すよう
に、ソース領域２１に正の高電圧（例えば＋１２ボル
ト）を印加し、コントロールゲート電極２６を接地し、
トンネル効果によりフローティングゲート電極２４のエ
レクトロンをソース領域２１に引き抜くことにより行
う。なお、このとき、ドレイン領域２２は開放とする。
に、ソース領域２１に正の高電圧（例えば＋１２ボル
ト）を印加し、コントロールゲート電極２６を接地し、
トンネル効果によりフローティングゲート電極２４のエ
レクトロンをソース領域２１に引き抜くことにより行
う。なお、このとき、ドレイン領域２２は開放とする。
【０００６】また、図１２に示すように、コントロール
ゲート電極２６に負の高電圧（例えば−８ボルト）を印
加し、ソース領域２１と基板２０に正の高電圧（例えば
＋１０ボルト）を印加し、トンネル効果によりフローテ
ィングゲート電極２４のエレクトロンを基板２０領域に
引き抜くことで消去を行うこともある。
ゲート電極２６に負の高電圧（例えば−８ボルト）を印
加し、ソース領域２１と基板２０に正の高電圧（例えば
＋１０ボルト）を印加し、トンネル効果によりフローテ
ィングゲート電極２４のエレクトロンを基板２０領域に
引き抜くことで消去を行うこともある。
【０００７】一方、このような不揮発性半導体メモリに
対し信頼性試験を行っている。その１つとして、電荷保
持寿命評価（記憶保持時間試験）がある。フラッシュメ
モリの正常な電荷保持特性は、例えば１２５℃で、約１
０年以上という非常に長い寿命特性を持つ。よって、開
発段階において、その寿命評価についても非常に長い時
間を要する。そのために、これまでは温度を非常に高く
することで、加速して評価スピードを上げてきた。
対し信頼性試験を行っている。その１つとして、電荷保
持寿命評価（記憶保持時間試験）がある。フラッシュメ
モリの正常な電荷保持特性は、例えば１２５℃で、約１
０年以上という非常に長い寿命特性を持つ。よって、開
発段階において、その寿命評価についても非常に長い時
間を要する。そのために、これまでは温度を非常に高く
することで、加速して評価スピードを上げてきた。
【０００８】しかし、評価雰囲気温度を高くできない場
合もある。また、書き換え後の電荷保持寿命を評価する
場合、約２５０℃以上の温度では書き換えによるトンネ
ル膜（図９の符号２３）のダメージが回復してしまい書
き換え後の正しい電荷保持寿命の評価を行うことができ
なかった。つまり、加熱加速するとダメージ回復を伴う
ので、電荷保持寿命評価方法として好ましくない。
合もある。また、書き換え後の電荷保持寿命を評価する
場合、約２５０℃以上の温度では書き換えによるトンネ
ル膜（図９の符号２３）のダメージが回復してしまい書
き換え後の正しい電荷保持寿命の評価を行うことができ
なかった。つまり、加熱加速するとダメージ回復を伴う
ので、電荷保持寿命評価方法として好ましくない。
【０００９】
【発明が解決しようとする課題】この発明はこのような
事情に鑑みなされたものであり、その第１の目的は、新
規な方法にて評価雰囲気温度に関わらず電荷保持寿命の
評価を短期間で行うことができる不揮発性半導体メモリ
の電荷保持寿命評価方法を提供することにある。また、
第２の目的は、第１の目的に加えて電荷保持寿命評価を
正確に行う、つまり、電荷保持寿命評価を正確、かつ短
期間で行うことができる不揮発性半導体メモリの電荷保
持寿命評価方法を提供することにある。
事情に鑑みなされたものであり、その第１の目的は、新
規な方法にて評価雰囲気温度に関わらず電荷保持寿命の
評価を短期間で行うことができる不揮発性半導体メモリ
の電荷保持寿命評価方法を提供することにある。また、
第２の目的は、第１の目的に加えて電荷保持寿命評価を
正確に行う、つまり、電荷保持寿命評価を正確、かつ短
期間で行うことができる不揮発性半導体メモリの電荷保
持寿命評価方法を提供することにある。
【００１０】
【課題を解決するための手段】請求項１に記載の不揮発
性半導体メモリの電荷保持寿命評価方法は、トンネル膜
に電圧を印加して加速評価するようにしたことを特徴と
している。よって、意図的にトンネル膜に電圧を印加し
て加速評価することにより、電荷保持寿命の評価を短期
間で行うことができる。
性半導体メモリの電荷保持寿命評価方法は、トンネル膜
に電圧を印加して加速評価するようにしたことを特徴と
している。よって、意図的にトンネル膜に電圧を印加し
て加速評価することにより、電荷保持寿命の評価を短期
間で行うことができる。
【００１１】ここで、請求項２に記載のように、少なく
とも２種類の電圧を印加して、印加が無いときの電荷保
持特性を推定すると、実用上好ましい。また、請求項３
に記載のように、トンネル膜に電圧を印加するためにコ
ントロールゲート電極と基板間において、基板よりコン
トロールゲート電極の電位が低く、かつ、トンネル膜に
対する電圧としてメモリ動作時の印加電圧を超えない少
なくとも２種類の電圧を印加して電荷保持特性を調べ、
この少なくとも２種類の電圧印加時における容量カップ
リング比からのトンネル膜の電界強度に対する前記電荷
保持特性から、コントロールゲート電極と基板間に電圧
印加が無いときの電荷保持特性を推定すると、実用上好
ましい。
とも２種類の電圧を印加して、印加が無いときの電荷保
持特性を推定すると、実用上好ましい。また、請求項３
に記載のように、トンネル膜に電圧を印加するためにコ
ントロールゲート電極と基板間において、基板よりコン
トロールゲート電極の電位が低く、かつ、トンネル膜に
対する電圧としてメモリ動作時の印加電圧を超えない少
なくとも２種類の電圧を印加して電荷保持特性を調べ、
この少なくとも２種類の電圧印加時における容量カップ
リング比からのトンネル膜の電界強度に対する前記電荷
保持特性から、コントロールゲート電極と基板間に電圧
印加が無いときの電荷保持特性を推定すると、実用上好
ましい。
【００１２】ここで、請求項４に記載のように、前記基
板を接地し、コントロールゲート電極に負の電圧を印加
すると、実用上好ましいいものとなる。さらに、請求項
５に記載のように、データ書き換えを行った後に電荷保
持寿命評価を行う場合に、請求項１〜４のいずれかに記
載の不揮発性半導体メモリの電荷保持寿命評価方法は、
実用上好ましい。
板を接地し、コントロールゲート電極に負の電圧を印加
すると、実用上好ましいいものとなる。さらに、請求項
５に記載のように、データ書き換えを行った後に電荷保
持寿命評価を行う場合に、請求項１〜４のいずれかに記
載の不揮発性半導体メモリの電荷保持寿命評価方法は、
実用上好ましい。
【００１３】ここで、請求項６に記載のように、評価雰
囲気として、前記データ書き換え時のトンネル膜のダメ
ージが回復しない温度範囲とする。すると、意図的にト
ンネル膜に電圧を印加して加速評価することにより、ト
ンネル膜の書き換えダメージが回復しない温度雰囲気に
おいても、つまり、２５０℃以上の高温まで加熱加速さ
せなくても電荷保持寿命の評価を短期間で行うことがで
きる。このようにして、トンネル膜のダメージを回復さ
せないために評価を正確にでき、かつ、電圧印加による
加速にて評価を短期間で行うことができる。
囲気として、前記データ書き換え時のトンネル膜のダメ
ージが回復しない温度範囲とする。すると、意図的にト
ンネル膜に電圧を印加して加速評価することにより、ト
ンネル膜の書き換えダメージが回復しない温度雰囲気に
おいても、つまり、２５０℃以上の高温まで加熱加速さ
せなくても電荷保持寿命の評価を短期間で行うことがで
きる。このようにして、トンネル膜のダメージを回復さ
せないために評価を正確にでき、かつ、電圧印加による
加速にて評価を短期間で行うことができる。
【００１４】また、請求項７に記載のように、評価雰囲
気として、トンネル膜のダメージが回復しない温度範囲
のうちのより高い温度とすると、温度でも加速させるこ
とができ、実用上好ましいものとなる。
気として、トンネル膜のダメージが回復しない温度範囲
のうちのより高い温度とすると、温度でも加速させるこ
とができ、実用上好ましいものとなる。
【００１５】
【発明の実施の形態】以下、この発明を具体化した実施
の形態を図面に従って説明する。図１にはフラッシュメ
モリの平面図を示し、図２には図１のＡ−Ａ断面を示
す。
の形態を図面に従って説明する。図１にはフラッシュメ
モリの平面図を示し、図２には図１のＡ−Ａ断面を示
す。
【００１６】図２に示すように、半導体基板としてのＰ
型単結晶シリコン基板１において、Ｐ型シリコン層１ａ
の上にはＰウェル層１ｂが形成されている。Ｐウェル層
１ｂの表層部にはセル毎のＮ+ 型ソース領域（不純物拡
散領域）２とＮ+ 型ドレイン領域（不純物拡散領域）３
とが離間して形成されている。さらに、Ｐウェル層１ｂ
において図１に示すようにソース領域２から帯状のＮ+
型ソース共通線（不純物拡散領域）４が延設され、ソー
ス共通線４にて各メモリセルのソース領域２が結合して
いる。
型単結晶シリコン基板１において、Ｐ型シリコン層１ａ
の上にはＰウェル層１ｂが形成されている。Ｐウェル層
１ｂの表層部にはセル毎のＮ+ 型ソース領域（不純物拡
散領域）２とＮ+ 型ドレイン領域（不純物拡散領域）３
とが離間して形成されている。さらに、Ｐウェル層１ｂ
において図１に示すようにソース領域２から帯状のＮ+
型ソース共通線（不純物拡散領域）４が延設され、ソー
ス共通線４にて各メモリセルのソース領域２が結合して
いる。
【００１７】また、図２に示すように、単結晶シリコン
基板１の上には、トンネル膜としての薄いシリコン酸化
膜５を介して多結晶シリコンよりなるフローティングゲ
ート電極（浮遊ゲート電極）６が配置され、このフロー
ティングゲート電極６は長方形をなしソース領域２とド
レイン領域３との間を通るように延設されている。フロ
ーティングゲート電極６の上には絶縁膜としてのシリコ
ン酸化膜（ゲート間絶縁膜）７を介して帯状のコントロ
ールゲート電極（制御ゲート電極）８が配置されてい
る。コントロールゲート電極８は多結晶シリコンよりな
り、図１に示すようにソース共通線４と平行に延設され
ている。
基板１の上には、トンネル膜としての薄いシリコン酸化
膜５を介して多結晶シリコンよりなるフローティングゲ
ート電極（浮遊ゲート電極）６が配置され、このフロー
ティングゲート電極６は長方形をなしソース領域２とド
レイン領域３との間を通るように延設されている。フロ
ーティングゲート電極６の上には絶縁膜としてのシリコ
ン酸化膜（ゲート間絶縁膜）７を介して帯状のコントロ
ールゲート電極（制御ゲート電極）８が配置されてい
る。コントロールゲート電極８は多結晶シリコンよりな
り、図１に示すようにソース共通線４と平行に延設され
ている。
【００１８】また、図２に示すように、コントロールゲ
ート電極８の周囲を含めた単結晶シリコン基板１上には
シリコン酸化膜９が配置されている。シリコン酸化膜９
の上にはアルミよりなるドレイン用配線１１が配置さ
れ、ドレイン用配線１１がコンタクトホール（開口部）
１０を通してドレイン領域３と電気的に接続されてい
る。本実施の形態においては、２つのトランジスタセル
に共通するドレイン用コンタクトホール１０が設けられ
ている。また、図１に示すように、シリコン酸化膜９に
設けたコンタクトホール（開口部）１２ａ，１２ｂ，１
３ａ，１３ｂを通してソース用配線（図示略）がソース
共通線４と電気的に接続されている。本実施の形態にお
いては、８つのトランジスタセル毎にソース用コンタク
トホール１２ａ，１２ｂ，１３ａ，１３ｂが設けられて
いる。
ート電極８の周囲を含めた単結晶シリコン基板１上には
シリコン酸化膜９が配置されている。シリコン酸化膜９
の上にはアルミよりなるドレイン用配線１１が配置さ
れ、ドレイン用配線１１がコンタクトホール（開口部）
１０を通してドレイン領域３と電気的に接続されてい
る。本実施の形態においては、２つのトランジスタセル
に共通するドレイン用コンタクトホール１０が設けられ
ている。また、図１に示すように、シリコン酸化膜９に
設けたコンタクトホール（開口部）１２ａ，１２ｂ，１
３ａ，１３ｂを通してソース用配線（図示略）がソース
共通線４と電気的に接続されている。本実施の形態にお
いては、８つのトランジスタセル毎にソース用コンタク
トホール１２ａ，１２ｂ，１３ａ，１３ｂが設けられて
いる。
【００１９】図３には、周辺回路を示す。Ｘデコーダ１
５とＹデコーダ・センスアンプ・書込回路１６を備えて
いる。Ｘデコーダ１５にはワード線１，２，３，・・
・，ｎ，ｊにて各セルのコントロールゲート電極８と接
続されている。Ｙデコーダ・センスアンプ・書込回路１
６にはビット線１，２，３，・・・，ｍ，ｋにて各セル
のドレイン領域３と接続されている。また、Ｙデコーダ
・センスアンプ・書込回路１６にはソース線１，２，
３，・・・，ｍ，ｋにて各セルのソース領域２と接続さ
れている。
５とＹデコーダ・センスアンプ・書込回路１６を備えて
いる。Ｘデコーダ１５にはワード線１，２，３，・・
・，ｎ，ｊにて各セルのコントロールゲート電極８と接
続されている。Ｙデコーダ・センスアンプ・書込回路１
６にはビット線１，２，３，・・・，ｍ，ｋにて各セル
のドレイン領域３と接続されている。また、Ｙデコーダ
・センスアンプ・書込回路１６にはソース線１，２，
３，・・・，ｍ，ｋにて各セルのソース領域２と接続さ
れている。
【００２０】フラッシュメモリの作動、つまり、読み出
し動作・書き込み動作・消去動作については図９，１
０，１１を用いて説明したのと同じであり、ここではそ
の説明は省略する。
し動作・書き込み動作・消去動作については図９，１
０，１１を用いて説明したのと同じであり、ここではそ
の説明は省略する。
【００２１】次に、このように構成したフラッシュメモ
リの電荷保持寿命評価方法を説明する。本例では、１０
０回のデータ書き換え動作を行い、その後においてトン
ネル膜５の書き換えダメージが回復しない雰囲気温度で
電荷保持寿命評価（試験）を行っている。この評価（試
験）は、基板１（Ｐウェル領域１ｂ）の電位をグランド
電位にした状態で、コントロールゲート電極８に対し電
圧を印加することにより、トンネル膜５に電圧を印加し
ている。これにより加速評価することができる。また、
この試験では、閾値電圧Ｖｔの変化を計測することによ
りリテンション、つまり、電荷保持性を測定している。
リの電荷保持寿命評価方法を説明する。本例では、１０
０回のデータ書き換え動作を行い、その後においてトン
ネル膜５の書き換えダメージが回復しない雰囲気温度で
電荷保持寿命評価（試験）を行っている。この評価（試
験）は、基板１（Ｐウェル領域１ｂ）の電位をグランド
電位にした状態で、コントロールゲート電極８に対し電
圧を印加することにより、トンネル膜５に電圧を印加し
ている。これにより加速評価することができる。また、
この試験では、閾値電圧Ｖｔの変化を計測することによ
りリテンション、つまり、電荷保持性を測定している。
【００２２】以下、評価方法を、図４，５を用いて説明
する。図４の横軸は試験での経過時間をとり、縦軸には
リテンション（閾値電圧の変化率）をとっている。ま
ず、１２５℃の温度のもとでコントロールゲート電極８
と基板１との間に、第１の電圧（図４においてはＶcg＝
−４ボルト）を印加した状態で放置した場合における経
過時間に対するリテンション（閾値電圧の低下率）を測
定する。
する。図４の横軸は試験での経過時間をとり、縦軸には
リテンション（閾値電圧の変化率）をとっている。ま
ず、１２５℃の温度のもとでコントロールゲート電極８
と基板１との間に、第１の電圧（図４においてはＶcg＝
−４ボルト）を印加した状態で放置した場合における経
過時間に対するリテンション（閾値電圧の低下率）を測
定する。
【００２３】次に、１２５℃の温度のもとでコントロー
ルゲート電極８と基板１との間に前述の第１の電圧とは
異なる第２の電圧（図４においてはＶcg＝−５ボルト）
を印加した状態で放置した場合のリテンション（閾値電
圧低下率）を測定する。
ルゲート電極８と基板１との間に前述の第１の電圧とは
異なる第２の電圧（図４においてはＶcg＝−５ボルト）
を印加した状態で放置した場合のリテンション（閾値電
圧低下率）を測定する。
【００２４】次に、１２５℃の温度のもとでコントロー
ルゲート電極８と基板１との間に前述の第１，２の電圧
とは異なる第３の電圧（図４においてはＶcg＝−６ボル
ト）を印加した状態で放置した場合のリテンション（閾
値電圧低下率）を測定する。
ルゲート電極８と基板１との間に前述の第１，２の電圧
とは異なる第３の電圧（図４においてはＶcg＝−６ボル
ト）を印加した状態で放置した場合のリテンション（閾
値電圧低下率）を測定する。
【００２５】このように、メモリトランジスタにおい
て、必要な回数のデータ書き換えを行った後に書き込み
を行い、コントロールゲート電極８に−４ボルト，−５
ボルト，−６ボルトの３通りの電圧を印加して、それぞ
れの１２５℃での閾値電圧の変化を測定する。
て、必要な回数のデータ書き換えを行った後に書き込み
を行い、コントロールゲート電極８に−４ボルト，−５
ボルト，−６ボルトの３通りの電圧を印加して、それぞ
れの１２５℃での閾値電圧の変化を測定する。
【００２６】ここで、コントロールゲート電極８の印加
電圧は、フローティングゲート電極６から電子が抜ける
方向である負バイアスを印加する。本実施形態では、コ
ントロールゲート電極８と基板１間において、コントロ
ールゲート電極８に対し負の電圧で、かつ、メモリ動作
時の印加電圧を超えない３種類の電圧（少なくとも２種
類の電圧）を印加している。詳しくは、コントロールゲ
ート電極８への印加電圧は、その時のトンネル膜に印加
される電圧が、書き込み、消去、読み出し時にトンネル
膜５に印加される電圧よりも小さくする。つまり、電荷
保持の加速試験でトンネル膜５に印加される最大電圧
を、データ書き換え時にトンネル膜５に印加される最大
電圧よりも小さい値にし、評価時にトンネル膜５にダメ
ージが加わらないようにしている。これにより、試験に
てトンネル膜５の劣化を生じさせることはない。
電圧は、フローティングゲート電極６から電子が抜ける
方向である負バイアスを印加する。本実施形態では、コ
ントロールゲート電極８と基板１間において、コントロ
ールゲート電極８に対し負の電圧で、かつ、メモリ動作
時の印加電圧を超えない３種類の電圧（少なくとも２種
類の電圧）を印加している。詳しくは、コントロールゲ
ート電極８への印加電圧は、その時のトンネル膜に印加
される電圧が、書き込み、消去、読み出し時にトンネル
膜５に印加される電圧よりも小さくする。つまり、電荷
保持の加速試験でトンネル膜５に印加される最大電圧
を、データ書き換え時にトンネル膜５に印加される最大
電圧よりも小さい値にし、評価時にトンネル膜５にダメ
ージが加わらないようにしている。これにより、試験に
てトンネル膜５の劣化を生じさせることはない。
【００２７】また、データ採取（サンプリング）に関し
て、図４の場合、経過時間が約１分から約２００分の範
囲で閾値電圧の計測を行っている。そして、図４におい
て、コントロールゲートに−４ボルト、−５ボルト、−
６ボルトを印加した場合における閾値電圧が９５％まで
低下した時の寿命（時間）を求める。以下、閾値電圧が
９５％まで低下した時の寿命を９５％リテンション寿命
（時間）という。つまり、図４に示すように、コントロ
ールゲート電圧Ｖcg＝−４ボルトを印加した時の各プロ
ット点に近似する曲線ＬV=-4をひき、同様に、Ｖcg＝−
５ボルトを印加した時の各プロット点に近似する曲線Ｌ
V=-5をひき、Ｖcg＝−６ボルトを印加した時の各プロッ
ト点に近似する曲線ＬV=-6をひき、各曲線ＬV=-4，Ｌ
V=-5，ＬV=-6における、９５％リテンション寿命（時
間）を求める。
て、図４の場合、経過時間が約１分から約２００分の範
囲で閾値電圧の計測を行っている。そして、図４におい
て、コントロールゲートに−４ボルト、−５ボルト、−
６ボルトを印加した場合における閾値電圧が９５％まで
低下した時の寿命（時間）を求める。以下、閾値電圧が
９５％まで低下した時の寿命を９５％リテンション寿命
（時間）という。つまり、図４に示すように、コントロ
ールゲート電圧Ｖcg＝−４ボルトを印加した時の各プロ
ット点に近似する曲線ＬV=-4をひき、同様に、Ｖcg＝−
５ボルトを印加した時の各プロット点に近似する曲線Ｌ
V=-5をひき、Ｖcg＝−６ボルトを印加した時の各プロッ
ト点に近似する曲線ＬV=-6をひき、各曲線ＬV=-4，Ｌ
V=-5，ＬV=-6における、９５％リテンション寿命（時
間）を求める。
【００２８】図４において、９５％リテンション寿命
（時間）は、Ｖcg＝−４ボルトでは約３０００時間、Ｖ
cg＝−５ボルトでは約５００時間、Ｖcg＝−６ボルトで
は約８時間である。
（時間）は、Ｖcg＝−４ボルトでは約３０００時間、Ｖ
cg＝−５ボルトでは約５００時間、Ｖcg＝−６ボルトで
は約８時間である。
【００２９】以上のようにして、少なくとも２種類の電
圧をコントロールゲート電極８に印加して、それぞれの
場合の電荷保持特性を測定する。一方、コントロールゲ
ート電極８に−４ボルト、−５ボルト、−６ボルトを印
加したときのトンネル膜５にかかる電界強度を計算す
る。
圧をコントロールゲート電極８に印加して、それぞれの
場合の電荷保持特性を測定する。一方、コントロールゲ
ート電極８に−４ボルト、−５ボルト、−６ボルトを印
加したときのトンネル膜５にかかる電界強度を計算す
る。
【００３０】詳しくは、図７に示すように、トンネル膜
５の電界強度は、容量カップリング比から求める。具体
的には、トンネル膜５に印加される電圧をＶ、コントロ
ールゲート電極８とフローティングゲート電極６間の静
電容量をＣ１、及びフローティングゲート電極６と基板
１間の静電容量をＣ２、フローティングゲート電極６内
の電荷量をＱｆとすると、
５の電界強度は、容量カップリング比から求める。具体
的には、トンネル膜５に印加される電圧をＶ、コントロ
ールゲート電極８とフローティングゲート電極６間の静
電容量をＣ１、及びフローティングゲート電極６と基板
１間の静電容量をＣ２、フローティングゲート電極６内
の電荷量をＱｆとすると、
【００３１】
【数１】 ・・・（１） となる。
【００３２】Ｃ１，Ｃ２はメモリトランジスタ構造の縦
横寸法に大きく依存しており、
横寸法に大きく依存しており、
【００３３】
【数２】 と記述できる。
【００３４】ここで、Ｃ１，Ｃ２値はメモリトランジス
タの構造により決定でき、Ｑｆ値も決定できる。この
（１）式に、Ｖcg値として−４ボルト、−５ボルト、−
６ボルトを代入して、各Ｖcg値におけるトンネル膜５の
印加電圧を算出する。そして、この値をトンネル膜５の
厚さｔで割ると、トンネル膜５の電界強度が求められ
る。
タの構造により決定でき、Ｑｆ値も決定できる。この
（１）式に、Ｖcg値として−４ボルト、−５ボルト、−
６ボルトを代入して、各Ｖcg値におけるトンネル膜５の
印加電圧を算出する。そして、この値をトンネル膜５の
厚さｔで割ると、トンネル膜５の電界強度が求められ
る。
【００３５】このようにして、Ｖcg＝−４ボルト，−５
ボルト，−６ボルトにおける９５％リテンション寿命
（時間）およびトンネル膜５にかかる電界強度が求めら
れる。これを、図５に示すように、プロットする。これ
により、トンネル膜５の電界強度に対する電荷保持寿命
を表す関係が分かることになる。プロット結果を基に、
Ｖcg＝０（印加電圧０ボルトの場合）へ外挿した所にお
ける９５％リテンション寿命を算出する。つまり、コン
トロールゲート電極８への印加電圧が０ボルトでの寿命
を算出する。これが、雰囲気温度１２５℃での電荷保持
寿命となる。
ボルト，−６ボルトにおける９５％リテンション寿命
（時間）およびトンネル膜５にかかる電界強度が求めら
れる。これを、図５に示すように、プロットする。これ
により、トンネル膜５の電界強度に対する電荷保持寿命
を表す関係が分かることになる。プロット結果を基に、
Ｖcg＝０（印加電圧０ボルトの場合）へ外挿した所にお
ける９５％リテンション寿命を算出する。つまり、コン
トロールゲート電極８への印加電圧が０ボルトでの寿命
を算出する。これが、雰囲気温度１２５℃での電荷保持
寿命となる。
【００３６】詳しくは、図５の場合は、Ｖcg＝０の場合
のトンネル膜電界強度は２．８ＭＶ／ｃｍであり、各プ
ロット点に最も接近する線Ｌ１をひき、この線Ｌ１での
Ｖcg＝０のときの９５％リテンション寿命を求める。図
５の場合は、印加が無い時の９５％リテンション寿命は
約１０００年である。
のトンネル膜電界強度は２．８ＭＶ／ｃｍであり、各プ
ロット点に最も接近する線Ｌ１をひき、この線Ｌ１での
Ｖcg＝０のときの９５％リテンション寿命を求める。図
５の場合は、印加が無い時の９５％リテンション寿命は
約１０００年である。
【００３７】このように、データ書き換えによるトンネ
ル膜５のダメージが電荷保持寿命の測定中（評価中）に
回復することがないような温度( 例えば１２５℃）のも
とでコントロールゲート電極８に電圧を与えた加速試験
にてメモリの電荷保持寿命評価を行うことにより、評価
の時間を短期間にすることができ、かつ、ダメージを回
復させないため、データ書換え後の電荷保持試験の場合
には、正確な評価が可能である。
ル膜５のダメージが電荷保持寿命の測定中（評価中）に
回復することがないような温度( 例えば１２５℃）のも
とでコントロールゲート電極８に電圧を与えた加速試験
にてメモリの電荷保持寿命評価を行うことにより、評価
の時間を短期間にすることができ、かつ、ダメージを回
復させないため、データ書換え後の電荷保持試験の場合
には、正確な評価が可能である。
【００３８】以下、基板１とコントロールゲート電極８
間に電圧を印加しなかった場合を比較しつつ、本実施の
形態の有用性を説明していく。図６は、基板とコントロ
ールゲート電極との間に電圧を印加しなかった場合のリ
テンション測定結果を示す。尚、図６では雰囲気温度は
１７２℃である。
間に電圧を印加しなかった場合を比較しつつ、本実施の
形態の有用性を説明していく。図６は、基板とコントロ
ールゲート電極との間に電圧を印加しなかった場合のリ
テンション測定結果を示す。尚、図６では雰囲気温度は
１７２℃である。
【００３９】図６は、図４に対応するものであり、経過
時間が約７分から約１００００分の範囲で閾値電圧を計
測している。図６において８つのプロット点を通過する
ような線Ｌ２（実線で示す）をひき、外挿にて９５％リ
テンション寿命＝約３×１０ 5 分が求められる。
時間が約７分から約１００００分の範囲で閾値電圧を計
測している。図６において８つのプロット点を通過する
ような線Ｌ２（実線で示す）をひき、外挿にて９５％リ
テンション寿命＝約３×１０ 5 分が求められる。
【００４０】しかしながら、プロット点を通過するよう
な線Ｌ２から外挿にて９５％リテンション寿命を算出す
るのではなく、直接、９５％リテンション寿命が確認で
きるまで評価しようとすると、３×１０5 分＝約６．９
ヶ月と非常に長い時間がかかってしまう。
な線Ｌ２から外挿にて９５％リテンション寿命を算出す
るのではなく、直接、９５％リテンション寿命が確認で
きるまで評価しようとすると、３×１０5 分＝約６．９
ヶ月と非常に長い時間がかかってしまう。
【００４１】また、外挿にて９５％リテンション寿命を
求める場合においても、データ採取のために、約１００
００分＝約１週間も評価時間をかけることになる。さら
に、精度も、外挿になるため、図６に一点鎖線Ｌ３，Ｌ
４で示すごとく、その線のひき方によって誤差が発生
し、９５％リテンション寿命の算出の際の誤差も大きく
なる。
求める場合においても、データ採取のために、約１００
００分＝約１週間も評価時間をかけることになる。さら
に、精度も、外挿になるため、図６に一点鎖線Ｌ３，Ｌ
４で示すごとく、その線のひき方によって誤差が発生
し、９５％リテンション寿命の算出の際の誤差も大きく
なる。
【００４２】それに比べて、図４の場合においては、コ
ントロールゲート電圧を適当にとれば、評価のための試
験時間（サンプリング時間）を１〜２００分程度の範囲
とすることができ、その寿命の算出精度に関しても９５
％にかなり近いところまでデータを直接得ることができ
る（サンプリングできる）。また、９５％保持寿命を直
接確認する場合でも、図４では試験時間（サンプリング
時間）は、約３０００分以下とすることが可能となる。
ントロールゲート電圧を適当にとれば、評価のための試
験時間（サンプリング時間）を１〜２００分程度の範囲
とすることができ、その寿命の算出精度に関しても９５
％にかなり近いところまでデータを直接得ることができ
る（サンプリングできる）。また、９５％保持寿命を直
接確認する場合でも、図４では試験時間（サンプリング
時間）は、約３０００分以下とすることが可能となる。
【００４３】このようにして、基板１とコントロールゲ
ート電極８間に電圧を印加することにより、短時間で、
かつ、ほとんど誤差なく正確に見積もりを行うことが可
能となる。
ート電極８間に電圧を印加することにより、短時間で、
かつ、ほとんど誤差なく正確に見積もりを行うことが可
能となる。
【００４４】このように、本実施の形態は下記の特徴を
有する。 （イ）データ書き換えを行った後に電荷保持寿命評価を
行う際に、意図的にトンネル膜５に電圧を印加して加速
評価することにより、トンネル膜５の書き換えダメージ
が回復しない温度雰囲気においても電荷保持寿命の評価
を短期間で行うことができる。このようにして、トンネ
ル膜５のダメージを回復させないために評価を正確にで
き、かつ、電圧印加による加速にて評価を短期間で行う
ことができる。 （ロ）より具体的には、少なくとも２種類の電圧を印加
して、印加が無いときの電荷保持特性を推定するように
したので、実用上好ましいものとなる。 （ハ）つまり、図４に示すごとくトンネル膜５に電圧を
印加するためにコントロールゲート電極８と基板１間に
おいて、基板１を接地し、コントロールゲート電極８
に、負の電圧で、かつ、トンネル膜５に印加する電圧と
してメモリ動作時の印加電圧を超えない少なくとも２種
類の電圧を印加して電荷保持特性を調べ、この少なくと
も２種類の電圧印加時における容量カップリング比から
のトンネル膜５の電界強度に対する前記電荷保持特性か
ら、図５に示すごとくコントロールゲート電極８への電
圧印加が無いとき（コントロールゲート電極８と基板１
間に電圧印加が無いとき）の電荷保持特性を推定するよ
うにしたので、実用上好ましいものとなる。
有する。 （イ）データ書き換えを行った後に電荷保持寿命評価を
行う際に、意図的にトンネル膜５に電圧を印加して加速
評価することにより、トンネル膜５の書き換えダメージ
が回復しない温度雰囲気においても電荷保持寿命の評価
を短期間で行うことができる。このようにして、トンネ
ル膜５のダメージを回復させないために評価を正確にで
き、かつ、電圧印加による加速にて評価を短期間で行う
ことができる。 （ロ）より具体的には、少なくとも２種類の電圧を印加
して、印加が無いときの電荷保持特性を推定するように
したので、実用上好ましいものとなる。 （ハ）つまり、図４に示すごとくトンネル膜５に電圧を
印加するためにコントロールゲート電極８と基板１間に
おいて、基板１を接地し、コントロールゲート電極８
に、負の電圧で、かつ、トンネル膜５に印加する電圧と
してメモリ動作時の印加電圧を超えない少なくとも２種
類の電圧を印加して電荷保持特性を調べ、この少なくと
も２種類の電圧印加時における容量カップリング比から
のトンネル膜５の電界強度に対する前記電荷保持特性か
ら、図５に示すごとくコントロールゲート電極８への電
圧印加が無いとき（コントロールゲート電極８と基板１
間に電圧印加が無いとき）の電荷保持特性を推定するよ
うにしたので、実用上好ましいものとなる。
【００４５】なお、試験の際の電圧印加（トンネル膜５
に電圧を印加しながらの評価）は、基板１を接地し、コ
ントロールゲート電極８に負の電圧を印加したが、これ
に限ることなく、ソース、基板、ドレインに正電圧を印
加してもよい。要は、コントロールゲート電極８と基板
１間において基板１よりコントロールゲート電極８が低
い電圧、つまり、電子を引き抜く方向の電圧であればよ
い。
に電圧を印加しながらの評価）は、基板１を接地し、コ
ントロールゲート電極８に負の電圧を印加したが、これ
に限ることなく、ソース、基板、ドレインに正電圧を印
加してもよい。要は、コントロールゲート電極８と基板
１間において基板１よりコントロールゲート電極８が低
い電圧、つまり、電子を引き抜く方向の電圧であればよ
い。
【００４６】また、これまでの説明においては評価雰囲
気は、トンネル膜５のダメージが回復しない温度、具体
的には１２５℃であったが、トンネル膜５のダメージが
回復しない温度としてもっと高い評価雰囲気としてもよ
い。このように、評価雰囲気として、トンネル膜５のダ
メージが回復しない温度範囲のうちのより高い温度とす
ると、トンネル膜５のダメージが回復しない温度範囲の
うちのより低い温度で試験を行う時に比べ、更に時間短
縮することが可能である。
気は、トンネル膜５のダメージが回復しない温度、具体
的には１２５℃であったが、トンネル膜５のダメージが
回復しない温度としてもっと高い評価雰囲気としてもよ
い。このように、評価雰囲気として、トンネル膜５のダ
メージが回復しない温度範囲のうちのより高い温度とす
ると、トンネル膜５のダメージが回復しない温度範囲の
うちのより低い温度で試験を行う時に比べ、更に時間短
縮することが可能である。
【００４７】さらに、これまでの説明においては、デー
タ書き換えを行った後に電荷保持寿命評価を行う場合に
ついて述べたが、データ書き換えを行うことなく電荷保
持寿命評価を行う場合に適用してもよく、このときに
は、電荷保持寿命の評価を短期間で行うことができる。
また、このときの評価雰囲気温度も任意である。
タ書き換えを行った後に電荷保持寿命評価を行う場合に
ついて述べたが、データ書き換えを行うことなく電荷保
持寿命評価を行う場合に適用してもよく、このときに
は、電荷保持寿命の評価を短期間で行うことができる。
また、このときの評価雰囲気温度も任意である。
【００４８】また、フラッシュメモリの他にも、ＥＥＰ
ＲＯＭ、ＥＰＲＯＭ、ＭＮＯＳメモリ等の不揮発性半導
体メモリに適用してもよい。
ＲＯＭ、ＥＰＲＯＭ、ＭＮＯＳメモリ等の不揮発性半導
体メモリに適用してもよい。
【図１】 実施の形態におけるフラッシュメモリの平面
図。
図。
【図２】 図１のＡ−Ａ断面図。
【図３】 周辺回路の電気的構成を示す回路図。
【図４】 電荷保持寿命評価方法を説明するための図。
【図５】 電荷保持寿命評価方法を説明するための図。
【図６】 電荷保持寿命評価方法を説明するための図。
【図７】 メモリセルの電気的等価回路を示す図。
【図８】 フラッシュメモリのセル配置を示す図。
【図９】 読み出し動作を説明するためのメモリの断面
図。
図。
【図１０】 書き込み動作を説明するためのメモリの断
面図。
面図。
【図１１】 消去動作を説明するためのメモリの断面
図。
図。
【図１２】 消去動作を説明するためのメモリの断面
図。
図。
１…Ｐ型単結晶シリコン基板、２…ソース領域、３…ド
レイン領域、４…ソース共通線、５…シリコン酸化膜、
６…フローティングゲート電極、７…シリコン酸化膜、
８…コントロールゲート電極。
レイン領域、４…ソース共通線、５…シリコン酸化膜、
６…フローティングゲート電極、７…シリコン酸化膜、
８…コントロールゲート電極。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/66 27/115 (72)発明者 堅田 満孝 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 4M106 AA04 AA07 AB08 BA14 CA60 CA70 5B003 AE04 5F001 AA25 AB08 AC02 AC06 AF06 AG15 5F083 EP02 EP23 ER02 ER05 ER09 ER14 ER16 ER19 ER22 ER30 ZA20 5L106 AA10 DD36
Claims (7)
- 【請求項１】 半導体基板の表層部にソース領域および
ドレイン領域が離間して形成され、両領域間における半
導体基板の上にトンネル膜を介してフローティングゲー
ト電極が配置されるとともに、フローティングゲート電
極の上に絶縁膜を介してコントロールゲート電極が配置
された不揮発性半導体メモリにおける電荷保持寿命評価
方法であって、 前記トンネル膜に電圧を印加して加速評価するようにし
たことを特徴とする不揮発性半導体メモリの電荷保持寿
命評価方法。 - 【請求項２】 少なくとも２種類の電圧を印加して、印
加が無いときの電荷保持特性を推定するようにしたこと
を特徴とする請求項１に記載の不揮発性半導体メモリの
電荷保持寿命評価方法。 - 【請求項３】 前記トンネル膜に電圧を印加するために
コントロールゲート電極と基板間において、基板よりコ
ントロールゲート電極の電位が低く、かつ、トンネル膜
に対する電圧としてメモリ動作時の印加電圧を超えない
少なくとも２種類の電圧を印加して電荷保持特性を調
べ、この少なくとも２種類の電圧印加時における容量カ
ップリング比からのトンネル膜の電界強度に対する前記
電荷保持特性から、コントロールゲート電極と基板間に
電圧印加が無いときの電荷保持特性を推定するようにし
たことを特徴とする請求項１に記載の不揮発性半導体メ
モリの電荷保持寿命評価方法。 - 【請求項４】 前記基板を接地し、コントロールゲート
電極に負の電圧を印加するようにしたことを特徴とする
請求項３に記載の不揮発性半導体メモリの電荷保持寿命
評価方法。 - 【請求項５】 電荷保持寿命評価は、データ書き換えを
行った後に行う請求項１〜４のいずれか１項に記載の不
揮発性半導体メモリの電荷保持寿命評価方法。 - 【請求項６】 評価雰囲気として、前記データ書き換え
時のトンネル膜のダメージが回復しない温度範囲とした
ことを特徴とする請求項５に記載の不揮発性半導体メモ
リの電荷保持寿命評価方法。 - 【請求項７】 評価雰囲気として、トンネル膜のダメー
ジが回復しない温度範囲のうちのより高い温度としたこ
とを特徴とする請求項６に記載の不揮発性半導体メモリ
の電荷保持寿命評価方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15479899A JP3613072B2 (ja) | 1999-06-02 | 1999-06-02 | 不揮発性半導体メモリの電荷保持寿命評価方法 |
| US09/583,868 US6339557B1 (en) | 1999-06-02 | 2000-05-31 | Charge retention lifetime evaluation method for nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15479899A JP3613072B2 (ja) | 1999-06-02 | 1999-06-02 | 不揮発性半導体メモリの電荷保持寿命評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349174A true JP2000349174A (ja) | 2000-12-15 |
| JP3613072B2 JP3613072B2 (ja) | 2005-01-26 |
Family
ID=15592132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15479899A Expired - Fee Related JP3613072B2 (ja) | 1999-06-02 | 1999-06-02 | 不揮発性半導体メモリの電荷保持寿命評価方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6339557B1 (ja) |
| JP (1) | JP3613072B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017504A (ja) * | 2001-07-03 | 2003-01-17 | Denso Corp | 半導体装置及びその保護膜の膜厚決定方法 |
| JP2005191434A (ja) * | 2003-12-26 | 2005-07-14 | Toyota Central Res & Dev Lab Inc | トランジスタ、トランジスタの特性変動モデル式特定方法、及びトランジスタの良否判定方法 |
| JP2008084977A (ja) * | 2006-09-26 | 2008-04-10 | Denso Corp | 不揮発性半導体記憶装置のデータ書き換え方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW520514B (en) * | 2001-08-02 | 2003-02-11 | Macronix Int Co Ltd | Circuit and method of qualification test for non-volatile memory |
| US6795348B2 (en) * | 2002-05-29 | 2004-09-21 | Micron Technology, Inc. | Method and apparatus for erasing flash memory |
| JP4445299B2 (ja) * | 2004-03-18 | 2010-04-07 | 富士通株式会社 | 不揮発性メモリ評価方法 |
| US7590600B2 (en) * | 2006-03-28 | 2009-09-15 | Microsoft Corporation | Self-contained rights management for non-volatile memory |
| CN102610538B (zh) * | 2011-01-25 | 2015-04-08 | 上海华虹宏力半导体制造有限公司 | 通过测量隧穿电场来快速评价sonos可靠性的方法 |
| US10991433B2 (en) * | 2019-09-03 | 2021-04-27 | Silicon Storage Technology, Inc. | Method of improving read current stability in analog non-volatile memory by limiting time gap between erase and program |
| CN116665748B (zh) * | 2023-06-07 | 2024-07-23 | 深圳市卓然电子有限公司 | 一种用于闪存芯片的自动化测试设备及其测试方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0388370A (ja) * | 1989-08-31 | 1991-04-12 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JP2666596B2 (ja) * | 1991-04-15 | 1997-10-22 | 株式会社デンソー | 酸化膜中のトラップ密度低減方法、及び半導体装置の製造方法 |
| JPH0660700A (ja) | 1992-08-10 | 1994-03-04 | Oki Electric Ind Co Ltd | 不揮発性メモリの試験方法 |
| JP2551394B2 (ja) * | 1994-10-24 | 1996-11-06 | 日本電気株式会社 | 不揮発性半導体記憶装置のテスト方法 |
| JPH08138390A (ja) | 1994-11-08 | 1996-05-31 | Hitachi Ltd | 半導体記憶装置 |
| JPH0927198A (ja) | 1995-07-10 | 1997-01-28 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置の信頼性評価方法およびその不揮発性半導体記憶装置 |
| JPH0997500A (ja) | 1995-09-29 | 1997-04-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH09260613A (ja) * | 1996-03-19 | 1997-10-03 | Oki Electric Ind Co Ltd | トンネル絶縁膜の膜質評価方法 |
| KR100227625B1 (ko) * | 1996-11-04 | 1999-11-01 | 김영환 | 반도체 소자의 테스트 패턴 제조방법 |
| JP3670449B2 (ja) * | 1997-07-09 | 2005-07-13 | 株式会社東芝 | 半導体装置 |
| JPH11204664A (ja) | 1998-01-07 | 1999-07-30 | Sony Corp | 絶縁膜の信頼性評価方法 |
| JP3230483B2 (ja) | 1998-03-27 | 2001-11-19 | 日本電気株式会社 | 半導体装置におけるゲート絶縁膜の寿命試験方法 |
| JPH11306773A (ja) | 1998-04-24 | 1999-11-05 | Denso Corp | 不揮発性半導体メモリの書換え方法 |
| JPH11306772A (ja) | 1998-04-24 | 1999-11-05 | Denso Corp | 不揮発性半導体記憶装置の書き込み方法 |
-
1999
- 1999-06-02 JP JP15479899A patent/JP3613072B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-31 US US09/583,868 patent/US6339557B1/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017504A (ja) * | 2001-07-03 | 2003-01-17 | Denso Corp | 半導体装置及びその保護膜の膜厚決定方法 |
| JP2005191434A (ja) * | 2003-12-26 | 2005-07-14 | Toyota Central Res & Dev Lab Inc | トランジスタ、トランジスタの特性変動モデル式特定方法、及びトランジスタの良否判定方法 |
| JP4675043B2 (ja) * | 2003-12-26 | 2011-04-20 | 株式会社豊田中央研究所 | バイポーラトランジスタ、バイポーラトランジスタの特性変動モデル式特定方法、及びバイポーラトランジスタの良否判定方法 |
| JP2008084977A (ja) * | 2006-09-26 | 2008-04-10 | Denso Corp | 不揮発性半導体記憶装置のデータ書き換え方法 |
| JP4730268B2 (ja) * | 2006-09-26 | 2011-07-20 | 株式会社デンソー | 不揮発性半導体記憶装置のデータ書き換え方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6339557B1 (en) | 2002-01-15 |
| JP3613072B2 (ja) | 2005-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7050344B1 (en) | Failure test method for split gate flash memory | |
| JP2007123830A (ja) | 不揮発性半導体記憶装置 | |
| JP2000011670A (ja) | 不揮発性メモリを有する機器 | |
| JPH076599A (ja) | 不揮発性メモリアレイのセルの誘電体層評価方法および不揮発性メモリの試験装置 | |
| JP2005012219A (ja) | Ｓｏｎｏｓメモリ素子及びそのデータ消去方法 | |
| JP2000349174A (ja) | 不揮発性半導体メモリの電荷保持寿命評価方法 | |
| US6370064B1 (en) | Method of operating split gate-typed non-volatile memory cell and semiconductor memory device having the cells | |
| US5636168A (en) | Method for testing a nonvolatile semiconductor memory device | |
| JP3868906B2 (ja) | 半導体素子を用いた時間検出装置および時間検出方法 | |
| KR100459628B1 (ko) | 불휘발성반도체메모리장치 | |
| US9852801B1 (en) | Method for determining a leakage current through an inter-gate dielectric structure of a flash memory cell | |
| JP3538013B2 (ja) | フラッシュｅｅｐｒｏｍセル特性分析のためのテスト用セル及びこれを用いたフラッシュｅｅｐｒｏｍセルの特性分析方法 | |
| JP2006127582A (ja) | 半導体装置の製造方法 | |
| JPH11354601A (ja) | 半導体装置の試験方法および半導体装置の製造方法 | |
| US6808945B1 (en) | Method and system for testing tunnel oxide on a memory-related structure | |
| JP2817781B2 (ja) | 不揮発性メモリ装置及びそのテスト方法 | |
| US7106629B2 (en) | Split-gate P-channel flash memory cell with programming by band-to-band hot electron method | |
| US6822259B1 (en) | Method of detecting and distinguishing stack gate edge defects at the source or drain junction | |
| JP2001266598A (ja) | 不揮発性半導体メモリの特性検査方法 | |
| JPH0997500A (ja) | 不揮発性半導体記憶装置 | |
| CN110033818B (zh) | Sonos闪存芯片编程电压筛选方法 | |
| JPH11126815A (ja) | 不揮発性メモリ、該メモリをテストする方法及び記録媒体 | |
| JPS59227095A (ja) | 半導体記憶素子のスクリ−ニング方法 | |
| JP2001189085A (ja) | フラッシュメモリ素子における記憶情報の消去方法 | |
| JP3951863B2 (ja) | 不揮発メモリのデータ保持寿命予測方法、良否判定方法、及び予測装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041005 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041018 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071105 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101105 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111105 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111105 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121105 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131105 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |