JP2001189085A - フラッシュメモリ素子における記憶情報の消去方法 - Google Patents
フラッシュメモリ素子における記憶情報の消去方法Info
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- JP2001189085A JP2001189085A JP2000388215A JP2000388215A JP2001189085A JP 2001189085 A JP2001189085 A JP 2001189085A JP 2000388215 A JP2000388215 A JP 2000388215A JP 2000388215 A JP2000388215 A JP 2000388215A JP 2001189085 A JP2001189085 A JP 2001189085A
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- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
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Abstract
(57)【要約】
【課題】 記憶情報消去時の素子のプログラム特性低下
を防止できる、フラッシュメモリ素子における記憶情報
の消去方法を提供する。 【解決手段】 選択されたセクタのメモリセルに消去バ
イアス電圧を印加した後、各メモリセルに対して消去確
認動作を行なう第１ステップと、過消去されたメモリセ
ルを区別するためのリカバリ確認動作を行なう第２ステ
ップと、過消去されたメモリセルのしきい値電圧を回復
させるためのリカバリ動作を行なう第３ステップと、消
去されたメモリセルのしきい値電圧を安定的に維持させ
るためのダミーリカバリ動作を行なう第４ステップとを
含む。本発明の方法によれば、ビット線を介した漏れ電
流が少ないので、素子のプログラム特性低下を防止でき
る。
を防止できる、フラッシュメモリ素子における記憶情報
の消去方法を提供する。 【解決手段】 選択されたセクタのメモリセルに消去バ
イアス電圧を印加した後、各メモリセルに対して消去確
認動作を行なう第１ステップと、過消去されたメモリセ
ルを区別するためのリカバリ確認動作を行なう第２ステ
ップと、過消去されたメモリセルのしきい値電圧を回復
させるためのリカバリ動作を行なう第３ステップと、消
去されたメモリセルのしきい値電圧を安定的に維持させ
るためのダミーリカバリ動作を行なう第４ステップとを
含む。本発明の方法によれば、ビット線を介した漏れ電
流が少ないので、素子のプログラム特性低下を防止でき
る。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ素
子における記憶情報の消去方法に係り、特にビット線を
介した漏れ電流が少ないフラッシュメモリ素子における
記憶情報の消去方法に関する。
子における記憶情報の消去方法に係り、特にビット線を
介した漏れ電流が少ないフラッシュメモリ素子における
記憶情報の消去方法に関する。
【０００２】
【従来の技術】一般に、電気的なプログラム及び消去機
能を有するフラッシュメモリ素子は、メモリセルアレイ
と周辺回路からなる。メモリセルアレイは、情報を格納
するための多数のメモリセルがワード線とビット線との
間に、例えばマトリックス状に接続された構造となって
おり、周辺回路は、メモリセルに格納された情報を外部
に出力させるか、外部から入力される情報を前記メモリ
セルに格納させる機能を持つ回路である。
能を有するフラッシュメモリ素子は、メモリセルアレイ
と周辺回路からなる。メモリセルアレイは、情報を格納
するための多数のメモリセルがワード線とビット線との
間に、例えばマトリックス状に接続された構造となって
おり、周辺回路は、メモリセルに格納された情報を外部
に出力させるか、外部から入力される情報を前記メモリ
セルに格納させる機能を持つ回路である。
【０００３】このように情報が格納されるメモリセル
は、半導体基板上に形成されたゲート電極と、前記ゲー
ト電極両側部の半導体基板に形成されたソース及びドレ
インとからなり、前記ゲート電極はトンネル酸化膜、フ
ローティングゲート、誘電体膜及びコントロールゲート
が積層された構造となっている。以下、メモリセルに情
報を格納させるためのプログラム動作及び格納された情
報を消去させるための消去動作の原理を簡単に説明す
る。
は、半導体基板上に形成されたゲート電極と、前記ゲー
ト電極両側部の半導体基板に形成されたソース及びドレ
インとからなり、前記ゲート電極はトンネル酸化膜、フ
ローティングゲート、誘電体膜及びコントロールゲート
が積層された構造となっている。以下、メモリセルに情
報を格納させるためのプログラム動作及び格納された情
報を消去させるための消去動作の原理を簡単に説明す
る。
【０００４】まず、選択されたメモリセルのコントロー
ルゲート、ソース及びドレインにそれぞれのプログラム
バイアス電圧を印加すると、半導体基板で生成されたホ
ットキャリアがトンネル酸化膜を介してフローティング
ゲートに注入される。これにより、メモリセルのしきい
値電圧が一定レベル以上に上昇して、前記メモリセルは
プログラム状態を維持することになる。
ルゲート、ソース及びドレインにそれぞれのプログラム
バイアス電圧を印加すると、半導体基板で生成されたホ
ットキャリアがトンネル酸化膜を介してフローティング
ゲートに注入される。これにより、メモリセルのしきい
値電圧が一定レベル以上に上昇して、前記メモリセルは
プログラム状態を維持することになる。
【０００５】これとは逆に、前記メモリセルのコントロ
ールゲート、ソース及びドレインにそれぞれの消去バイ
アス電圧を印加すると、前記フローティングゲートに注
入されたホットキャリアが、前記半導体基板にディスチ
ャージされ、これにより前記メモリセルのしきい値電圧
が一定レベル以下に低下して、前記メモリセルの記憶情
報は消去状態を維持することになる。
ールゲート、ソース及びドレインにそれぞれの消去バイ
アス電圧を印加すると、前記フローティングゲートに注
入されたホットキャリアが、前記半導体基板にディスチ
ャージされ、これにより前記メモリセルのしきい値電圧
が一定レベル以下に低下して、前記メモリセルの記憶情
報は消去状態を維持することになる。
【０００６】次に、このような原理によって動作するフ
ラッシュメモリ素子における記憶情報の消去過程を図１
及び図２を参照して説明する。従来のフラッシュメモリ
素子はチップ消去機能を有する。チップ消去機能は多数
のセクタからなるメモリセルアレイのメモリセルの記憶
情報をセクタ単位で消去する機能である。消去に当たっ
ては、まず第一に、選択されたセクタの全メモリセルに
消去バイアス電圧を印加した後、前記セクタのメモリセ
ルに消去確認バイアス電圧を印加して、各メモリセルの
記憶情報が消去されたか否かを確認する。このような消
去動作によって、選択されたセクタの全てのメモリセル
を消去した後、過消去されたメモリセルを区別するため
のリカバリ確認(Recovery Verify)動作、及び過消去さ
れたメモリセルのしきい値電圧を一定水準に回復させる
ためのリカバリ動作を順次行う。
ラッシュメモリ素子における記憶情報の消去過程を図１
及び図２を参照して説明する。従来のフラッシュメモリ
素子はチップ消去機能を有する。チップ消去機能は多数
のセクタからなるメモリセルアレイのメモリセルの記憶
情報をセクタ単位で消去する機能である。消去に当たっ
ては、まず第一に、選択されたセクタの全メモリセルに
消去バイアス電圧を印加した後、前記セクタのメモリセ
ルに消去確認バイアス電圧を印加して、各メモリセルの
記憶情報が消去されたか否かを確認する。このような消
去動作によって、選択されたセクタの全てのメモリセル
を消去した後、過消去されたメモリセルを区別するため
のリカバリ確認(Recovery Verify)動作、及び過消去さ
れたメモリセルのしきい値電圧を一定水準に回復させる
ためのリカバリ動作を順次行う。
【０００７】ここで、前記リカバリ確認動作は、選択さ
れたメモリセルのコントロールゲート、ドレイン及びソ
ースに例えば０Ｖ、１Ｖ及び０Ｖの電圧をそれぞれ印加
して、前記メモリセルのドレイン、即ちビット線を介し
て漏れ電流が流れるか否かを測定するプロセスであり、
過消去されたメモリセルの場合には、ビット線を介した
漏れ電流が発生する。したがって、前記リカバリ動作を
行なって、過消去されたメモリセルのしきい値電圧を回
復させなければならないが、そのためには、前記リカバ
リ動作時に前記メモリセルのコントロールゲート、ドレ
イン及びソースに、例えば０V、５.５Ｖ及び０Ｖの電圧
がそれぞれ印加されるようにする。
れたメモリセルのコントロールゲート、ドレイン及びソ
ースに例えば０Ｖ、１Ｖ及び０Ｖの電圧をそれぞれ印加
して、前記メモリセルのドレイン、即ちビット線を介し
て漏れ電流が流れるか否かを測定するプロセスであり、
過消去されたメモリセルの場合には、ビット線を介した
漏れ電流が発生する。したがって、前記リカバリ動作を
行なって、過消去されたメモリセルのしきい値電圧を回
復させなければならないが、そのためには、前記リカバ
リ動作時に前記メモリセルのコントロールゲート、ドレ
イン及びソースに、例えば０V、５.５Ｖ及び０Ｖの電圧
がそれぞれ印加されるようにする。
【０００８】ところで、かかる従来の消去方法を用いて
メモリセルの記憶情報を消去すると、消去されたメモリ
セルを介した漏れ電流が、素子の温度状態に応じて変化
して発生する。特に、低温で消去動作を行なった後、高
温で漏れ電流を測定する場合には、漏れ電流が多くな
る。
メモリセルの記憶情報を消去すると、消去されたメモリ
セルを介した漏れ電流が、素子の温度状態に応じて変化
して発生する。特に、低温で消去動作を行なった後、高
温で漏れ電流を測定する場合には、漏れ電流が多くな
る。
【０００９】図１は、常温で消去動作を行なった後、ビ
ット線を介した漏れ電流を測定した結果であり、図２
は、常温で消去動作を行なった後、高温（例えば９０
℃）でビット線を介した漏れ電流を測定した結果であ
る。グラフから分かるように、常温で消去動作を行なっ
た後、常温で漏れ電流を測定した場合の最大漏れ電流は
７μＡ未満であるが、常温で消去動作を行なった後高温
での最大漏れ電流は１４μＡ程度である。すなわち、高
温で漏れ電流を測定する場合には、常温で漏れ電流を測
定する場合に比べ、２倍以上の漏れ電流が発生する。そ
のために、プログラム確認電流（素子によって差があ
り、約１０ないし２７μＡ）以上の漏れ電流が発生し
て、素子のプログラム特性が低下するという問題があ
る。
ット線を介した漏れ電流を測定した結果であり、図２
は、常温で消去動作を行なった後、高温（例えば９０
℃）でビット線を介した漏れ電流を測定した結果であ
る。グラフから分かるように、常温で消去動作を行なっ
た後、常温で漏れ電流を測定した場合の最大漏れ電流は
７μＡ未満であるが、常温で消去動作を行なった後高温
での最大漏れ電流は１４μＡ程度である。すなわち、高
温で漏れ電流を測定する場合には、常温で漏れ電流を測
定する場合に比べ、２倍以上の漏れ電流が発生する。そ
のために、プログラム確認電流（素子によって差があ
り、約１０ないし２７μＡ）以上の漏れ電流が発生し
て、素子のプログラム特性が低下するという問題があ
る。
【００１０】
【発明が解決しようとする課題】本発明の目的は、リカ
バリ動作を行なった後ダミーリカバリ動作を行なうこと
により、前記の問題点を解消することができるフラッシ
ュメモリ素子における記憶情報の消去方法を提供するこ
とにある。
バリ動作を行なった後ダミーリカバリ動作を行なうこと
により、前記の問題点を解消することができるフラッシ
ュメモリ素子における記憶情報の消去方法を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明の方法は、選択さ
れたセクタのメモリセルに消去バイアス電圧を印加した
後、各メモリセルに対して消去確認動作を行なう第１ス
テップと、過消去されたメモリセルを区別するためのリ
カバリ確認動作を行なう第２ステップと、過消去された
メモリセルのしきい値電圧を回復させるためのリカバリ
動作を行なう第３ステップと、消去されたメモリセルの
しきい値電圧を安定的に維持させるためのダミーリカバ
リ動作を行なう第４ステップとを含むことを特徴とす
る。
れたセクタのメモリセルに消去バイアス電圧を印加した
後、各メモリセルに対して消去確認動作を行なう第１ス
テップと、過消去されたメモリセルを区別するためのリ
カバリ確認動作を行なう第２ステップと、過消去された
メモリセルのしきい値電圧を回復させるためのリカバリ
動作を行なう第３ステップと、消去されたメモリセルの
しきい値電圧を安定的に維持させるためのダミーリカバ
リ動作を行なう第４ステップとを含むことを特徴とす
る。
【００１２】
【発明の実施の形態】以下、添付図に基づいて、本発明
のフラッシュメモリ素子における記憶情報の消去方法を
詳細に説明する。
のフラッシュメモリ素子における記憶情報の消去方法を
詳細に説明する。
【００１３】第１ステップ：選択されたセクタの全メモ
リセルに消去バイアス電圧を印加した後、メモリセルが
消去されたか否かを確認するための消去確認動作を行な
う。
リセルに消去バイアス電圧を印加した後、メモリセルが
消去されたか否かを確認するための消去確認動作を行な
う。
【００１４】第２ステップ：前記消去動作によって選択
されたセクタの全てのメモリセルの記憶情報が消去され
ると、過消去されたメモリセルを区別するためにリカバ
リ確認動作を行なった後、過消去されたメモリセルのし
きい値電圧を一定水準に回復させるためのリカバリ動作
を行なう。ここで、前記リカバリ確認動作では、選択さ
れたメモリセルのコントロールゲート、ドレイン及びソ
ースに、例えば０Ｖ、１Ｖ及び０Ｖの電圧をそれぞれ印
加し、前記メモリセルのドレイン、即ちビット線を介し
た漏れ電流を測定する。この際、過消去されたメモリセ
ルの場合には、ビット線を介した漏れ電流が発生する。
したがって、前記リカバリ動作により過消去されたメモ
リセルのしきい値電圧を回復させなければならないの
で、前記リカバリ動作の際には、前記メモリセルのコン
トロールゲート、ドレイン及びソースに、例えば０Ｖ、
５.５Ｖ及び０Ｖの電圧をそれぞれ印加するようにす
る。
されたセクタの全てのメモリセルの記憶情報が消去され
ると、過消去されたメモリセルを区別するためにリカバ
リ確認動作を行なった後、過消去されたメモリセルのし
きい値電圧を一定水準に回復させるためのリカバリ動作
を行なう。ここで、前記リカバリ確認動作では、選択さ
れたメモリセルのコントロールゲート、ドレイン及びソ
ースに、例えば０Ｖ、１Ｖ及び０Ｖの電圧をそれぞれ印
加し、前記メモリセルのドレイン、即ちビット線を介し
た漏れ電流を測定する。この際、過消去されたメモリセ
ルの場合には、ビット線を介した漏れ電流が発生する。
したがって、前記リカバリ動作により過消去されたメモ
リセルのしきい値電圧を回復させなければならないの
で、前記リカバリ動作の際には、前記メモリセルのコン
トロールゲート、ドレイン及びソースに、例えば０Ｖ、
５.５Ｖ及び０Ｖの電圧をそれぞれ印加するようにす
る。
【００１５】第３ステップ：前記セクタに存在するメモ
リセルのしきい値電圧を安定的に維持させるために、ダ
ミーリカバリ(Dummy Recovery)動作を行なう。前記ダミ
ーリカバリ動作の際に各メモリセルに印加されるバイア
ス電圧条件は、前記リカバリ動作時と同一にする。この
際、１ビットまたは複数ビット単位、即ち一本またはそ
れ以上のビット線に、同時にダミーリカバリバイアス電
圧を印加するか、セクタ全体のビット線（セクタ単位）
にダミーリカバリバイアス電圧を印加するか、いずれか
を選ぶことができる。
リセルのしきい値電圧を安定的に維持させるために、ダ
ミーリカバリ(Dummy Recovery)動作を行なう。前記ダミ
ーリカバリ動作の際に各メモリセルに印加されるバイア
ス電圧条件は、前記リカバリ動作時と同一にする。この
際、１ビットまたは複数ビット単位、即ち一本またはそ
れ以上のビット線に、同時にダミーリカバリバイアス電
圧を印加するか、セクタ全体のビット線（セクタ単位）
にダミーリカバリバイアス電圧を印加するか、いずれか
を選ぶことができる。
【００１６】ここで、図３は本発明の方法によって常温
で消去動作を行なった後、高温でビット線を介した漏れ
電流を測定したグラフであり、図２の場合より漏れ電流
が５μＡ程度減少したことが分かる。これは現在当社で
生産中のフラッシュメモリ素子のプログラム確認電流が
最小１０μＡであることを勘案すると、素子のプログラ
ム特性を十分向上させうる電流値である。
で消去動作を行なった後、高温でビット線を介した漏れ
電流を測定したグラフであり、図２の場合より漏れ電流
が５μＡ程度減少したことが分かる。これは現在当社で
生産中のフラッシュメモリ素子のプログラム確認電流が
最小１０μＡであることを勘案すると、素子のプログラ
ム特性を十分向上させうる電流値である。
【００１７】なお、本発明の消去方法を用いる場合に
は、前記ダミーリカバリ動作を、前記リカバリ確認動作
の前に実施してもよい。この場合、漏れ電流を減少させ
る効果が得られるが、リカバリ動作時に過度の漏れ電流
が生じるので、リカバリバイアス電圧を多数本のビット
線に同時に印加することはできない。
は、前記ダミーリカバリ動作を、前記リカバリ確認動作
の前に実施してもよい。この場合、漏れ電流を減少させ
る効果が得られるが、リカバリ動作時に過度の漏れ電流
が生じるので、リカバリバイアス電圧を多数本のビット
線に同時に印加することはできない。
【００１８】
【発明の効果】上述のように本発明の方法によれば、リ
カバリ動作を行なった後ダミーリカバリ動作を行なうこ
とによって、記憶情報が消去されたメモリセルのしきい
値電圧を安定して維持することができるので、ビット線
を介した漏れ電流が効果的に減少する。したがって、
高温でのプログラム特性が向上し、素子の動作マージ
ンが増大し、素子の製造過程において施されるウェー
ハレベル及びパッケージレベルのテスト時間が減少する
という効果が得られる。
カバリ動作を行なった後ダミーリカバリ動作を行なうこ
とによって、記憶情報が消去されたメモリセルのしきい
値電圧を安定して維持することができるので、ビット線
を介した漏れ電流が効果的に減少する。したがって、
高温でのプログラム特性が向上し、素子の動作マージ
ンが増大し、素子の製造過程において施されるウェー
ハレベル及びパッケージレベルのテスト時間が減少する
という効果が得られる。
【図１】常温で消去動作を行なった後、ビット線を介し
た漏れ電流を測定したグラフである。
た漏れ電流を測定したグラフである。
【図２】高温で消去動作を行なった後、ビット線を介し
た漏れ電流を測定したグラフである。
た漏れ電流を測定したグラフである。
【図３】本発明の方法によって高温で消去動作を行なっ
た後、ビット線を介した漏れ電流を測定したグラフであ
る。
た後、ビット線を介した漏れ電流を測定したグラフであ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 文 華 大韓民国京畿道城南市盆▲タン▼區藪内洞 32番地ヤンジマウル602−2104 (72)発明者 ▲チョウ▼ 秀 敏 大韓民国京畿道城南市盆▲タン▼區野塔洞 209番地メーワマウル313−303
Claims (4)
- 【請求項１】 選択されたセクタのメモリセルに消去バ
イアス電圧を印加した後、各メモリセルに対して消去確
認動作を行う第１ステップと、 過消去されたメモリセルを区別するためのリカバリ確認
動作を行う第２ステップと、 過消去されたメモリセルのしきい値電圧を回復させるた
めのリカバリ動作を行う第３ステップと、 消去されたメモリセルのしきい値電圧を安定的に維持さ
せるためのダミーリカバリ動作を行う第４ステップとを
含むことを特徴とするフラッシュメモリ素子における記
憶情報の消去方法。 - 【請求項２】 前記第２ステップのリカバリ確認動作を
行った後、前記第４ステップのダミーリカバリ動作を行
うことを特徴とする請求項１に記載のフラッシュメモリ
素子における記憶情報の消去方法。 - 【請求項３】 前記ダミーリカバリ動作は、多数のビッ
ト線単位で行われることを特徴とする請求項１に記載の
フラッシュメモリ素子における記憶情報の消去方法。 - 【請求項４】 前記ダミーリカバリ動作は、セクタ単位
で行われることを特徴とする請求項１に記載のフラッシ
ュメモリ素子における記憶情報の消去方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065010A KR100335779B1 (ko) | 1999-12-29 | 1999-12-29 | 플래쉬 메모리 소자의 소거 방법 |
| KR1999-65010 | 1999-12-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001189085A true JP2001189085A (ja) | 2001-07-10 |
Family
ID=19632216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000388215A Pending JP2001189085A (ja) | 1999-12-29 | 2000-12-21 | フラッシュメモリ素子における記憶情報の消去方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6288946B1 (ja) |
| JP (1) | JP2001189085A (ja) |
| KR (1) | KR100335779B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1788582B1 (en) * | 2004-08-30 | 2010-04-28 | Spansion LLc | Erasing method for nonvolatile storage, and nonvolatile storage |
| KR101348173B1 (ko) | 2007-05-25 | 2014-01-08 | 삼성전자주식회사 | 플래시 메모리 장치, 그것의 소거 및 프로그램 방법들,그리고 그것을 포함한 메모리 시스템 |
| KR101401558B1 (ko) | 2007-08-20 | 2014-06-09 | 삼성전자주식회사 | 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 |
| KR101373186B1 (ko) | 2007-08-22 | 2014-03-13 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5787097A (en) * | 1996-07-22 | 1998-07-28 | Micron Technology, Inc. | Output data compression scheme for use in testing IC memories |
-
1999
- 1999-12-29 KR KR1019990065010A patent/KR100335779B1/ko not_active IP Right Cessation
-
2000
- 2000-11-28 US US09/722,313 patent/US6288946B1/en not_active Expired - Lifetime
- 2000-12-21 JP JP2000388215A patent/JP2001189085A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010065142A (ko) | 2001-07-11 |
| KR100335779B1 (ko) | 2002-05-09 |
| US6288946B1 (en) | 2001-09-11 |
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