JP2002074998A - 不揮発性半導体記憶装置の評価装置およびその評価方法、ならびに不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置の評価装置およびその評価方法、ならびに不揮発性半導体記憶装置およびその製造方法Info
- Publication number
- JP2002074998A JP2002074998A JP2000252209A JP2000252209A JP2002074998A JP 2002074998 A JP2002074998 A JP 2002074998A JP 2000252209 A JP2000252209 A JP 2000252209A JP 2000252209 A JP2000252209 A JP 2000252209A JP 2002074998 A JP2002074998 A JP 2002074998A
- Authority
- JP
- Japan
- Prior art keywords
- flash memory
- memory cell
- evaluation
- insulating film
- nonvolatile semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 238000011156 evaluation Methods 0.000 title claims abstract description 140
- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 238000000034 method Methods 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims description 18
- 238000003860 storage Methods 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 7
- 238000012360 testing method Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 230000008034 disappearance Effects 0.000 claims description 5
- 230000000717 retained effect Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000009826 distribution Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリアレイ中におけるセルの特
性を正確に評価する。 【解決手段】 複数のフラッシュメモリセル（１０１〜
１０４）からなり、各フラッシュメモリセルのゲート
（１００Ｃ）がそれぞれ共通に接続され、且つ、或るフ
ラッシュメモリセルが有するソースまたはドレインと、
当該或るフラッシュメモリセルと隣接するフラッシュメ
モリセルが有するソースまたはドレインとが互いに接続
された直列接続のフラッシュメモリセル群を備えた、不
揮発性半導体記憶装置の評価装置である。
性を正確に評価する。 【解決手段】 複数のフラッシュメモリセル（１０１〜
１０４）からなり、各フラッシュメモリセルのゲート
（１００Ｃ）がそれぞれ共通に接続され、且つ、或るフ
ラッシュメモリセルが有するソースまたはドレインと、
当該或るフラッシュメモリセルと隣接するフラッシュメ
モリセルが有するソースまたはドレインとが互いに接続
された直列接続のフラッシュメモリセル群を備えた、不
揮発性半導体記憶装置の評価装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置（特に、フラッシュＥＥＰＲＯＭ）の評価装置お
よびその評価方法、ならびに不揮発性半導体記憶装置の
評価装置を含む不揮発性半導体記憶装置およびその製造
方法に関する。
憶装置（特に、フラッシュＥＥＰＲＯＭ）の評価装置お
よびその評価方法、ならびに不揮発性半導体記憶装置の
評価装置を含む不揮発性半導体記憶装置およびその製造
方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置（例えば、フラ
ッシュメモリ）は、長期間特定のデータを保持するため
のデバイスであり、携帯電話やパソコンなど生活の多く
の場面で使われている。この不揮発性半導体記憶装置
は、例えば１０年などの長期間にわたって使用されるた
め、データ保持能力を確認するための信頼性試験を行う
ことが不可欠である。しかし、実際に１０年間の信頼性
試験を行うことは難しく、それゆえに、より短期間で評
価ができ、より簡便で、より精度の高い信頼性評価装置
と信頼性評価方法を作り上げることが重要となる。
ッシュメモリ）は、長期間特定のデータを保持するため
のデバイスであり、携帯電話やパソコンなど生活の多く
の場面で使われている。この不揮発性半導体記憶装置
は、例えば１０年などの長期間にわたって使用されるた
め、データ保持能力を確認するための信頼性試験を行う
ことが不可欠である。しかし、実際に１０年間の信頼性
試験を行うことは難しく、それゆえに、より短期間で評
価ができ、より簡便で、より精度の高い信頼性評価装置
と信頼性評価方法を作り上げることが重要となる。
【０００３】特に近年では、より大容量の不揮発性半導
体記憶装置が求められており、試験時間の増大が問題と
なっているため、信頼性評価手法の向上が一層求められ
ている。信頼性評価装置は、通常、評価するデバイスと
同一の基板上に直接設けられ、調べたい特性をより測定
しやすくするように構成される。
体記憶装置が求められており、試験時間の増大が問題と
なっているため、信頼性評価手法の向上が一層求められ
ている。信頼性評価装置は、通常、評価するデバイスと
同一の基板上に直接設けられ、調べたい特性をより測定
しやすくするように構成される。
【０００４】信頼性評価に用いられる特性として、フラ
ッシュメモリセルの閾値（ｔｈｒｅｓｈｏｌｄ）電圧が
ある。この閾値電圧はフラッシュメモリセルのフローテ
ィングゲート中の電荷量によって制御されるものであ
り、特定のセル中に蓄積される電荷量によって直接決ま
る関数である。したがって、この閾値電圧は、一般にメ
モリセルのデータ状態を決める最も重要なパラメータで
あると考えられている。
ッシュメモリセルの閾値（ｔｈｒｅｓｈｏｌｄ）電圧が
ある。この閾値電圧はフラッシュメモリセルのフローテ
ィングゲート中の電荷量によって制御されるものであ
り、特定のセル中に蓄積される電荷量によって直接決ま
る関数である。したがって、この閾値電圧は、一般にメ
モリセルのデータ状態を決める最も重要なパラメータで
あると考えられている。
【０００５】メモリセルアレイ中のセルが動作中に、不
本意にも電荷を得たり失ったりする場合がある。この不
本意な電荷の取得や喪失はセルのデータ状態を変えるこ
とがあり、デバイスの特性を損ねる恐れがある。また、
フローティングゲートの大きさ、厚さ、ゲート酸化膜の
厚さ、ソース及びドレインの構造などの製造のばらつき
から、セル群の中に他のセルと異なるフローティングゲ
ート電荷保持特性をもつセルが発生する場合がある。こ
の場合もデバイスの特性を損ねる恐れがある。
本意にも電荷を得たり失ったりする場合がある。この不
本意な電荷の取得や喪失はセルのデータ状態を変えるこ
とがあり、デバイスの特性を損ねる恐れがある。また、
フローティングゲートの大きさ、厚さ、ゲート酸化膜の
厚さ、ソース及びドレインの構造などの製造のばらつき
から、セル群の中に他のセルと異なるフローティングゲ
ート電荷保持特性をもつセルが発生する場合がある。こ
の場合もデバイスの特性を損ねる恐れがある。
【０００６】しかしながら、実際の大規模なデバイスに
おいて信頼性の評価を行う場合、個々のセルについて評
価を行う必要があり、長期の評価時間および多大な評価
コストがかかることが問題となる。このため、実際のデ
バイスと同様に電荷分布を制御でき、かつ測定の簡便な
評価装置が切実に求められている。その一例として、特
開平１１−１７７０７２号公報（非変動性メモリセル電
荷ゲイン及び電荷ロス両特性検出回路）に開示された装
置が提案されている。この装置はフラッシュメモリセル
の閾値電圧を評価する装置であり、図９に示すようなメ
モリセルを並列接続したアレイを用い、目標となる閾値
電圧との偏差を測定する評価装置である。
おいて信頼性の評価を行う場合、個々のセルについて評
価を行う必要があり、長期の評価時間および多大な評価
コストがかかることが問題となる。このため、実際のデ
バイスと同様に電荷分布を制御でき、かつ測定の簡便な
評価装置が切実に求められている。その一例として、特
開平１１−１７７０７２号公報（非変動性メモリセル電
荷ゲイン及び電荷ロス両特性検出回路）に開示された装
置が提案されている。この装置はフラッシュメモリセル
の閾値電圧を評価する装置であり、図９に示すようなメ
モリセルを並列接続したアレイを用い、目標となる閾値
電圧との偏差を測定する評価装置である。
【０００７】図９に示したアレイは、共通ソース８００
Ａ、共通ドレイン８００Ｂ、および共通ゲート８００Ｃ
を有する複数のメモリセル（８０１、８０２、８０３、
８０４）から構成されており、各セルのソース（８０１
Ａ〜８０４Ａ）は、共通ソース８００Ａに接続され、ド
レイン（８０１Ｂ〜８０４Ｂ）は、共通ドレイン８００
Ｂに接続され、そしてゲートは共通ゲート８００Ｃに接
続されている。図９に示した各セルは並列接続されてい
るので、共通ゲート８００Ｃの閾値電圧を上げていく場
合、最も低い閾値電圧を有するセルが導通状態になれ
ば、共通ソース８００Ａと共通ドレインＢとが互いに導
通することになる。すなわち、最も低い閾値電圧を有す
るセルの特性を反映する評価装置となっている。
Ａ、共通ドレイン８００Ｂ、および共通ゲート８００Ｃ
を有する複数のメモリセル（８０１、８０２、８０３、
８０４）から構成されており、各セルのソース（８０１
Ａ〜８０４Ａ）は、共通ソース８００Ａに接続され、ド
レイン（８０１Ｂ〜８０４Ｂ）は、共通ドレイン８００
Ｂに接続され、そしてゲートは共通ゲート８００Ｃに接
続されている。図９に示した各セルは並列接続されてい
るので、共通ゲート８００Ｃの閾値電圧を上げていく場
合、最も低い閾値電圧を有するセルが導通状態になれ
ば、共通ソース８００Ａと共通ドレインＢとが互いに導
通することになる。すなわち、最も低い閾値電圧を有す
るセルの特性を反映する評価装置となっている。
【０００８】上記公報に開示された評価装置は、図９に
示した構成を有するｎ−チャネルアレイとｐ−チャネル
アレイとの２種類のメモリセルアレイを同一基板上に有
している。このように２種類のメモリセルアレイを設け
ることによって、ｎ−チャネルのアレイにて、最も閾値
電圧の低いアレイを評価でき、目標とする閾値電圧から
の負電圧側へのばらつきと電荷喪失動作を評価すること
ができるとともに、ｎ−チャネルのアレイと反対の特性
を示すｐ−チャネルアレイにて、最も閾値電圧の高いア
レイを評価でき、目標とする閾値電圧からの正電圧側へ
のばらつきと電荷取得動作を評価することができる。
示した構成を有するｎ−チャネルアレイとｐ−チャネル
アレイとの２種類のメモリセルアレイを同一基板上に有
している。このように２種類のメモリセルアレイを設け
ることによって、ｎ−チャネルのアレイにて、最も閾値
電圧の低いアレイを評価でき、目標とする閾値電圧から
の負電圧側へのばらつきと電荷喪失動作を評価すること
ができるとともに、ｎ−チャネルのアレイと反対の特性
を示すｐ−チャネルアレイにて、最も閾値電圧の高いア
レイを評価でき、目標とする閾値電圧からの正電圧側へ
のばらつきと電荷取得動作を評価することができる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の評価装置には次のような問題がある。すなわち、実
際のデバイスは、ｎ−チャンネルアレイとｐ−チャンネ
ルアレイのいずれか一方のチャンネル型で形成されるた
め、この評価装置のｎ−チャンネルアレイとｐ−チャン
ネルアレイのいずれか一方は実際のデバイスと異なるチ
ャネル構造となる。したがって、実際のデバイスと異な
るチャネル構造を有するアレイを用いて評価を行わなけ
ればならないため、不正確な閾値電圧を評価することに
なる。例えば、実際のデバイスがｎ−チャネルで構成さ
れている場合、ｐ−チャネルアレイで評価した閾値電圧
は実際のｎ−チャネルの閾値電圧とは異なるものであ
り、ｐ−チャネルアレイで最も閾値電圧の高いセル閾値
電圧が、ｎ−チャネルアレイで最も閾値電圧の高いセル
の閾値電圧を反映するとは限らない。
来の評価装置には次のような問題がある。すなわち、実
際のデバイスは、ｎ−チャンネルアレイとｐ−チャンネ
ルアレイのいずれか一方のチャンネル型で形成されるた
め、この評価装置のｎ−チャンネルアレイとｐ−チャン
ネルアレイのいずれか一方は実際のデバイスと異なるチ
ャネル構造となる。したがって、実際のデバイスと異な
るチャネル構造を有するアレイを用いて評価を行わなけ
ればならないため、不正確な閾値電圧を評価することに
なる。例えば、実際のデバイスがｎ−チャネルで構成さ
れている場合、ｐ−チャネルアレイで評価した閾値電圧
は実際のｎ−チャネルの閾値電圧とは異なるものであ
り、ｐ−チャネルアレイで最も閾値電圧の高いセル閾値
電圧が、ｎ−チャネルアレイで最も閾値電圧の高いセル
の閾値電圧を反映するとは限らない。
【００１０】また、メモリセルの電荷保持特性を評価す
る場合に、評価時間短縮を目的として評価装置を高温放
置などの特別な環境におくことがある。このとき、チャ
ネル構造が異なるメモリセルアレイでは実際のデバイス
とは異なる特性を示すため、不正確な評価を行ってしま
う。
る場合に、評価時間短縮を目的として評価装置を高温放
置などの特別な環境におくことがある。このとき、チャ
ネル構造が異なるメモリセルアレイでは実際のデバイス
とは異なる特性を示すため、不正確な評価を行ってしま
う。
【００１１】加えて、通常のメモリセルでは、浮遊ゲー
ト電極からの電子の授受はトンネルゲート酸化膜を通し
て行われる。上述した特別な環境での加速評価（加速試
験）は、トンネルゲート酸化膜を通しての電子の授受が
起こりやすい状態を人為的に作りだし、短時間で信頼性
評価を行うものである。しかし、この加速評価において
は、トンネルゲート膜以外に、浮遊ゲート電極と制御ゲ
ート電極間の容量絶縁膜からも、浮遊ゲート電極との電
子の授受が起こりやすくなる。この容量絶縁膜を通じて
電子の授受が行われる場合、加速評価の結果は不正確な
ものとなる。このため、加速評価を行う場合には、この
容量絶縁膜を通じての電子の授受が起こりにくい構成の
評価装置であることが望ましい。
ト電極からの電子の授受はトンネルゲート酸化膜を通し
て行われる。上述した特別な環境での加速評価（加速試
験）は、トンネルゲート酸化膜を通しての電子の授受が
起こりやすい状態を人為的に作りだし、短時間で信頼性
評価を行うものである。しかし、この加速評価において
は、トンネルゲート膜以外に、浮遊ゲート電極と制御ゲ
ート電極間の容量絶縁膜からも、浮遊ゲート電極との電
子の授受が起こりやすくなる。この容量絶縁膜を通じて
電子の授受が行われる場合、加速評価の結果は不正確な
ものとなる。このため、加速評価を行う場合には、この
容量絶縁膜を通じての電子の授受が起こりにくい構成の
評価装置であることが望ましい。
【００１２】本発明はかかる諸点に鑑みてなされたもの
であり、その主な目的は、フラッシュメモリアレイ中に
おけるメモリセルの特性を正確に評価できる評価装置お
よび評価方法を提供することにある。
であり、その主な目的は、フラッシュメモリアレイ中に
おけるメモリセルの特性を正確に評価できる評価装置お
よび評価方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置の評価装置は、複数のフラッシュメモリセ
ルからなり、各フラッシュメモリセルのゲートがそれぞ
れ共通に接続され、且つ、或るフラッシュメモリセルが
有するソースまたはドレインと、隣接するフラッシュメ
モリセルが有するソースまたはドレインとが互いに接続
された直列接続のフラッシュメモリセル群を備えてい
る。
導体記憶装置の評価装置は、複数のフラッシュメモリセ
ルからなり、各フラッシュメモリセルのゲートがそれぞ
れ共通に接続され、且つ、或るフラッシュメモリセルが
有するソースまたはドレインと、隣接するフラッシュメ
モリセルが有するソースまたはドレインとが互いに接続
された直列接続のフラッシュメモリセル群を備えてい
る。
【００１４】複数のフラッシュメモリセルからなり、各
フラッシュメモリセルのソース、ドレインおよびゲート
のそれぞれが共通に接続された並列接続のフラッシュメ
モリセル群をさらに備えていることが好ましい。
フラッシュメモリセルのソース、ドレインおよびゲート
のそれぞれが共通に接続された並列接続のフラッシュメ
モリセル群をさらに備えていることが好ましい。
【００１５】前記直列接続のフラッシュメモリセル群
は、電流増幅装置または電圧増加装置をさらに有してい
ることが好ましい。
は、電流増幅装置または電圧増加装置をさらに有してい
ることが好ましい。
【００１６】前記直列接続のフラッシュメモリセル群の
各フラッシュメモリセルの構造と、前記並列接続のフラ
ッシュメモリセル群の各フラッシュメモリの構造とがそ
れぞれ同一であることが好ましい。
各フラッシュメモリセルの構造と、前記並列接続のフラ
ッシュメモリセル群の各フラッシュメモリの構造とがそ
れぞれ同一であることが好ましい。
【００１７】本発明による不揮発性半導体記憶装置の評
価方法は、不揮発性半導体記憶装置の評価装置を用いた
不揮発性半導体記憶装置の評価方法であって、複数のフ
ラッシュメモリセルからなり、各フラッシュメモリセル
のゲートがそれぞれ共通に接続され、且つ、或るフラッ
シュメモリセルが有するソースまたはドレインと、隣接
するフラッシュメモリセルが有するソースまたはドレイ
ンとが互いに接続された直列接続のフラッシュメモリセ
ル群と、複数のフラッシュメモリセルからなり、各フラ
ッシュメモリセルのソース、ドレインおよびゲートのそ
れぞれが共通に接続された並列接続のフラッシュメモリ
セル群とを備えた不揮発性半導体記憶装置の評価装置を
用意する工程と、前記評価装置に含まれる前記直列接続
のフラッシュメモリセル群に属するフラッシュメモリセ
ル中のうち、最も閾値の高いフラッシュメモリセルの特
性を評価する第１評価工程と、前記評価装置に含まれる
前記並列接続のフラッシュメモリセル群に属するフラッ
シュメモリセル中のうち、最も閾値の低いフラッシュメ
モリセルの特性を評価する第２評価工程とを包含する。
価方法は、不揮発性半導体記憶装置の評価装置を用いた
不揮発性半導体記憶装置の評価方法であって、複数のフ
ラッシュメモリセルからなり、各フラッシュメモリセル
のゲートがそれぞれ共通に接続され、且つ、或るフラッ
シュメモリセルが有するソースまたはドレインと、隣接
するフラッシュメモリセルが有するソースまたはドレイ
ンとが互いに接続された直列接続のフラッシュメモリセ
ル群と、複数のフラッシュメモリセルからなり、各フラ
ッシュメモリセルのソース、ドレインおよびゲートのそ
れぞれが共通に接続された並列接続のフラッシュメモリ
セル群とを備えた不揮発性半導体記憶装置の評価装置を
用意する工程と、前記評価装置に含まれる前記直列接続
のフラッシュメモリセル群に属するフラッシュメモリセ
ル中のうち、最も閾値の高いフラッシュメモリセルの特
性を評価する第１評価工程と、前記評価装置に含まれる
前記並列接続のフラッシュメモリセル群に属するフラッ
シュメモリセル中のうち、最も閾値の低いフラッシュメ
モリセルの特性を評価する第２評価工程とを包含する。
【００１８】各フラッシュメモリの保持電荷消失が加速
される環境下で経過時間毎に、前記第１評価工程と前記
第２評価工程とを行ってもよい。
される環境下で経過時間毎に、前記第１評価工程と前記
第２評価工程とを行ってもよい。
【００１９】ある実施形態において、前記環境は、前記
直列接続のフラッシュメモリセル群に属するメモリセル
の閾値電圧を、不揮発性半導体記憶装置の動作範囲にお
ける閾値電圧よりも高くした状態である。
直列接続のフラッシュメモリセル群に属するメモリセル
の閾値電圧を、不揮発性半導体記憶装置の動作範囲にお
ける閾値電圧よりも高くした状態である。
【００２０】ある実施形態において、前記環境は、前記
並列接続のフラッシュメモリセル群に属するメモリセル
の閾値電圧を、不揮発性半導体記憶装置の動作範囲にお
ける閾値電圧よりも低くした状態である。
並列接続のフラッシュメモリセル群に属するメモリセル
の閾値電圧を、不揮発性半導体記憶装置の動作範囲にお
ける閾値電圧よりも低くした状態である。
【００２１】ある実施形態において、前記環境は、前記
直列接続のフラッシュメモリセル群または前記並列接続
のフラッシュメモリセル群に属するメモリセルが有する
ゲート、ドレイン、ソースまたは基板のいずれか１つ以
上に、前記保持電荷消失を加速するための電圧が印加さ
れた状態である。
直列接続のフラッシュメモリセル群または前記並列接続
のフラッシュメモリセル群に属するメモリセルが有する
ゲート、ドレイン、ソースまたは基板のいずれか１つ以
上に、前記保持電荷消失を加速するための電圧が印加さ
れた状態である。
【００２２】ある実施形態において、前記環境は、前記
保持電荷消失を加速するための試験条件温度の状態であ
る。
保持電荷消失を加速するための試験条件温度の状態であ
る。
【００２３】本発明による不揮発性半導体記憶装置は、
複数のフラッシュメモリセルからなり、各フラッシュメ
モリセルのゲートがそれぞれ共通に接続され、且つ、或
るフラッシュメモリセルが有するソースまたはドレイン
と、当該或るフラッシュメモリセルと隣接するフラッシ
ュメモリセルが有するソースまたはドレインとが互いに
接続された直列接続のフラッシュメモリセル群と、複数
のフラッシュメモリセルからなり、各フラッシュメモリ
セルのソース、ドレインおよびゲートのそれぞれが共通
に接続された並列接続のフラッシュメモリセル群とを含
む、不揮発性半導体記憶装置の評価装置と、複数のフラ
ッシュメモリセルから構成されたフラッシュメモリセル
アレイとを有し、前記評価装置における前記フラッシュ
メモリセルと、前記フラッシュメモリセルアレイにおけ
る前記フラッシュメモリセルは、共に、トンネルゲート
絶縁膜と浮遊ゲート電極と容量絶縁膜と制御ゲート電極
とから構成されており、前記評価装置における前記フラ
ッシュメモリセルに含まれる前記容量絶縁膜の厚さは、
前記フラッシュメモリセルアレイにおける前記フラッシ
ュメモリセルに含まれる前記容量絶縁膜の厚さよりも厚
い。
複数のフラッシュメモリセルからなり、各フラッシュメ
モリセルのゲートがそれぞれ共通に接続され、且つ、或
るフラッシュメモリセルが有するソースまたはドレイン
と、当該或るフラッシュメモリセルと隣接するフラッシ
ュメモリセルが有するソースまたはドレインとが互いに
接続された直列接続のフラッシュメモリセル群と、複数
のフラッシュメモリセルからなり、各フラッシュメモリ
セルのソース、ドレインおよびゲートのそれぞれが共通
に接続された並列接続のフラッシュメモリセル群とを含
む、不揮発性半導体記憶装置の評価装置と、複数のフラ
ッシュメモリセルから構成されたフラッシュメモリセル
アレイとを有し、前記評価装置における前記フラッシュ
メモリセルと、前記フラッシュメモリセルアレイにおけ
る前記フラッシュメモリセルは、共に、トンネルゲート
絶縁膜と浮遊ゲート電極と容量絶縁膜と制御ゲート電極
とから構成されており、前記評価装置における前記フラ
ッシュメモリセルに含まれる前記容量絶縁膜の厚さは、
前記フラッシュメモリセルアレイにおける前記フラッシ
ュメモリセルに含まれる前記容量絶縁膜の厚さよりも厚
い。
【００２４】前記フラッシュメモリセルアレイにおける
フラッシュメモリセルの浮遊ゲート容量とトンネルゲー
ト絶縁膜容量との容量比と、前記評価装置におけるフラ
ッシュメモリセルの浮遊ゲート容量とトンネルゲート絶
縁膜容量との容量比とがそれぞれ等しいことが好まし
い。
フラッシュメモリセルの浮遊ゲート容量とトンネルゲー
ト絶縁膜容量との容量比と、前記評価装置におけるフラ
ッシュメモリセルの浮遊ゲート容量とトンネルゲート絶
縁膜容量との容量比とがそれぞれ等しいことが好まし
い。
【００２５】前記フラッシュメモリセルアレイにおける
フラッシュメモリセルのチャネル領域の形状と、前記評
価装置におけるフラッシュメモリセルのチャネル領域の
形状とがそれぞれ等しいことが好ましい。
フラッシュメモリセルのチャネル領域の形状と、前記評
価装置におけるフラッシュメモリセルのチャネル領域の
形状とがそれぞれ等しいことが好ましい。
【００２６】本発明による不揮発性半導体記憶装置の製
造方法は、半導体基板上に素子分離領域を形成する工程
と、前記素子分離領域で分離された第１及び第２の活性
領域上に、トンネルゲート絶縁膜を形成する工程と、前
記トンネルゲート絶縁膜上に浮遊ゲート電極を形成する
工程と、前記浮遊ゲート電極の表面に第１の絶縁膜を形
成する工程と、前記第１の活性領域上に形成された第１
の絶縁膜を選択的に除去する工程と、前記第１の活性領
域上の浮遊ゲート電極上および前記第２の活性領域上の
第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜上に制御ゲート電極を形成する工程とを包
含する。
造方法は、半導体基板上に素子分離領域を形成する工程
と、前記素子分離領域で分離された第１及び第２の活性
領域上に、トンネルゲート絶縁膜を形成する工程と、前
記トンネルゲート絶縁膜上に浮遊ゲート電極を形成する
工程と、前記浮遊ゲート電極の表面に第１の絶縁膜を形
成する工程と、前記第１の活性領域上に形成された第１
の絶縁膜を選択的に除去する工程と、前記第１の活性領
域上の浮遊ゲート電極上および前記第２の活性領域上の
第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜上に制御ゲート電極を形成する工程とを包
含する。
【００２７】第１の絶縁膜または第２の絶縁膜のうち少
なくとも一方をＣＶＤ法で形成することが好ましい。
なくとも一方をＣＶＤ法で形成することが好ましい。
【００２８】
【発明の実施の形態】本願発明者は、実際のデバイスと
異なるチャネル構造のアレイを用いることなく評価装置
を構成するために、各メモリセルが直列に接続されたア
レイを用いて評価装置を構成することを想到し、本発明
に至った。以下、図面を参照しながら、本発明による実
施の形態を説明する。以下の図面においては、説明の簡
潔化のため、実質的に同一の機能を有する構成要素を同
一の参照符号で示す。 （実施形態１）図１〜図４を参照しながら、本発明によ
る実施形態１にかかる不揮発性半導体記憶装置の評価装
置について説明する。
異なるチャネル構造のアレイを用いることなく評価装置
を構成するために、各メモリセルが直列に接続されたア
レイを用いて評価装置を構成することを想到し、本発明
に至った。以下、図面を参照しながら、本発明による実
施の形態を説明する。以下の図面においては、説明の簡
潔化のため、実質的に同一の機能を有する構成要素を同
一の参照符号で示す。 （実施形態１）図１〜図４を参照しながら、本発明によ
る実施形態１にかかる不揮発性半導体記憶装置の評価装
置について説明する。
【００２９】図１は、本実施形態にかかる不揮発性半導
体記憶装置の評価装置の構成を模式的に示している。図
示された評価装置は、複数のフラッシュメモリセル（１
０１〜１０４）からなるフラッシュメモリセル群（フラ
ッシュメモリセルアレイ）を有しており、各フラッシュ
メモリセルのゲートは、それぞれ共通ゲート１００Ｃに
接続されており、そして、隣接するセル（１０１、１０
２など）が有するソース（１０１Ａ、１０２Ａなど）と
ドレイン（１０１Ｂ、１０２Ｂなど）とが互いに接続さ
れている。すなわち、図１に示した評価装置は、直列接
続のフラッシュメモリセル群を備えている。なお、メモ
リセルアレイ（メモリセル群）を構成するメモリセルの
個数は、４個に限定されるものでなく、評価する不揮発
性半導体記憶装置の特性に応じて適宜設定すればよい。
例えば、１００〜１０万個程度のメモリセルを含むメモ
リセルアレイを構成することができる。また、本明細書
における「フラッシュメモリ」とは、ＥＥＰＲＯＭおよ
びＥＰＲＯＭを含むものとする。
体記憶装置の評価装置の構成を模式的に示している。図
示された評価装置は、複数のフラッシュメモリセル（１
０１〜１０４）からなるフラッシュメモリセル群（フラ
ッシュメモリセルアレイ）を有しており、各フラッシュ
メモリセルのゲートは、それぞれ共通ゲート１００Ｃに
接続されており、そして、隣接するセル（１０１、１０
２など）が有するソース（１０１Ａ、１０２Ａなど）と
ドレイン（１０１Ｂ、１０２Ｂなど）とが互いに接続さ
れている。すなわち、図１に示した評価装置は、直列接
続のフラッシュメモリセル群を備えている。なお、メモ
リセルアレイ（メモリセル群）を構成するメモリセルの
個数は、４個に限定されるものでなく、評価する不揮発
性半導体記憶装置の特性に応じて適宜設定すればよい。
例えば、１００〜１０万個程度のメモリセルを含むメモ
リセルアレイを構成することができる。また、本明細書
における「フラッシュメモリ」とは、ＥＥＰＲＯＭおよ
びＥＰＲＯＭを含むものとする。
【００３０】この直列接続のフラッシュメモリセル群
は、図２に示すように、電流増幅装置１１０または電圧
増加装置１１０を有するように構成されていてもよい。
電流増幅装置１１０または電圧増加装置１１０を設ける
ことによって、メモリセルの抵抗で低下する電流や電圧
を所望の状態に上げることが可能となる。なお、メモリ
セル１個あたりのチャネル抵抗は比較的容易に算出する
ことができるので、電流増幅装置１１０または電圧増加
装置１１０の能力は、メモリセルの個数から適宜決定す
ればよい。
は、図２に示すように、電流増幅装置１１０または電圧
増加装置１１０を有するように構成されていてもよい。
電流増幅装置１１０または電圧増加装置１１０を設ける
ことによって、メモリセルの抵抗で低下する電流や電圧
を所望の状態に上げることが可能となる。なお、メモリ
セル１個あたりのチャネル抵抗は比較的容易に算出する
ことができるので、電流増幅装置１１０または電圧増加
装置１１０の能力は、メモリセルの個数から適宜決定す
ればよい。
【００３１】図１または図２で示した評価装置は、直列
接続のフラッシュメモリセルアレイを有しているので、
最も高い閾値電圧を有するセルの特性を反映する。すな
わち、各セルは、直列接続されているため、最も高い閾
値電圧を有するセルの閾値電圧以上に共通ゲート１００
Ｃに電圧を印加しなければ、セルアレイに電流は流れな
い。したがって、図示した構成の評価装置によれば、従
来技術のようにｐ−チャンネルアレイで最も閾値電圧が
低いものを評価することによってｎ−チャネルアレイで
最も閾値電圧の高いものを評価するようなことを行わな
くても、実際のデバイスと同じチャネル構造およびソー
ス・ドレイン構造を有するメモリセルアレイを用いて、
最も高い閾値電圧を有するセルの評価を行うことができ
る。
接続のフラッシュメモリセルアレイを有しているので、
最も高い閾値電圧を有するセルの特性を反映する。すな
わち、各セルは、直列接続されているため、最も高い閾
値電圧を有するセルの閾値電圧以上に共通ゲート１００
Ｃに電圧を印加しなければ、セルアレイに電流は流れな
い。したがって、図示した構成の評価装置によれば、従
来技術のようにｐ−チャンネルアレイで最も閾値電圧が
低いものを評価することによってｎ−チャネルアレイで
最も閾値電圧の高いものを評価するようなことを行わな
くても、実際のデバイスと同じチャネル構造およびソー
ス・ドレイン構造を有するメモリセルアレイを用いて、
最も高い閾値電圧を有するセルの評価を行うことができ
る。
【００３２】図３は、共通ソース２００Ａ、共通ドレイ
ン２００Ｂ、および共通ゲート２００Ｃによって複数の
セル（２０１〜２０４）を並列接続したアレイ（セル
群）の構成を模式的に示している。図３に示した並列接
続のアレイと、上述した図１または図２に示した直列接
続のアレイとを組み合わせた評価装置にすれば、実際の
デバイスと同じチャネル構造およびソース・ドレイン構
造を有するメモリセルアレイを用いて、最も高い閾値電
圧を有するセルの評価および最も低い閾値電圧を有する
セルの評価の両方を行うことができる。なお、図３に示
したアレイの構成は、図９に示したアレイの構成と実質
的に同一である。なお、上記直列接続のアレイと同様
に、並列接続のアレイの構成をするメモリセルの個数
は、４個に限定されるものでなく、評価する不揮発性半
導体記憶装置の特性に応じて適宜設定すればよい。
ン２００Ｂ、および共通ゲート２００Ｃによって複数の
セル（２０１〜２０４）を並列接続したアレイ（セル
群）の構成を模式的に示している。図３に示した並列接
続のアレイと、上述した図１または図２に示した直列接
続のアレイとを組み合わせた評価装置にすれば、実際の
デバイスと同じチャネル構造およびソース・ドレイン構
造を有するメモリセルアレイを用いて、最も高い閾値電
圧を有するセルの評価および最も低い閾値電圧を有する
セルの評価の両方を行うことができる。なお、図３に示
したアレイの構成は、図９に示したアレイの構成と実質
的に同一である。なお、上記直列接続のアレイと同様
に、並列接続のアレイの構成をするメモリセルの個数
は、４個に限定されるものでなく、評価する不揮発性半
導体記憶装置の特性に応じて適宜設定すればよい。
【００３３】図４（ａ）は、図３に示した並列接続のア
レイを有する評価装置を用いて閾値電圧測定を行った場
合の電流電圧曲線を示している。並列接続のアレイの場
合、ゲート電圧の低い領域では、メモリセルアレイのド
レイン電流は、セル群中の最も閾値電圧の低いセルを流
れるドレイン電流を反映する。従って、並列接続の評価
装置の閾値電圧を評価することで、メモリセルアレイ中
の最も閾値電圧の低いセルの閾値電圧を評価することが
できる。例えば、メモリセルアレイ中に著しく閾値電圧
の低いセル（異常セル）が存在した場合には、図４
（ｂ）に示すように、ゲート電圧の低い領域においてハ
ンプ（ｈｕｍｐ）３０が生じるので、異常セルの存在を
容易に判断することができる。ただし、図３に示した並
列接続のアレイだけでの評価では、アレイ中の最も閾値
電圧の高いセルの閾値電圧を評価することはできない。
最も閾値電圧の高いセルによるドレイン電流は、ゲート
電圧の高い領域に現れるが、それは他のセルのドレイン
電流と一緒になってしまうため評価できないからであ
る。
レイを有する評価装置を用いて閾値電圧測定を行った場
合の電流電圧曲線を示している。並列接続のアレイの場
合、ゲート電圧の低い領域では、メモリセルアレイのド
レイン電流は、セル群中の最も閾値電圧の低いセルを流
れるドレイン電流を反映する。従って、並列接続の評価
装置の閾値電圧を評価することで、メモリセルアレイ中
の最も閾値電圧の低いセルの閾値電圧を評価することが
できる。例えば、メモリセルアレイ中に著しく閾値電圧
の低いセル（異常セル）が存在した場合には、図４
（ｂ）に示すように、ゲート電圧の低い領域においてハ
ンプ（ｈｕｍｐ）３０が生じるので、異常セルの存在を
容易に判断することができる。ただし、図３に示した並
列接続のアレイだけでの評価では、アレイ中の最も閾値
電圧の高いセルの閾値電圧を評価することはできない。
最も閾値電圧の高いセルによるドレイン電流は、ゲート
電圧の高い領域に現れるが、それは他のセルのドレイン
電流と一緒になってしまうため評価できないからであ
る。
【００３４】最も閾値電圧の高いセルの評価は、図１ま
たは図２に示した直列接続のセル群を用いて行うことが
できる。直列接続のアレイの場合、セル群が直列に接続
されているため、メモリセルアレイ中の１つのセルでも
不通状態になっていれば、ドレイン電流は流れない。そ
のため、メモリセル群の閾値電圧は、メモリセルアレイ
中の最も閾値電圧の高いセルの閾値電圧を反映する。従
って、直列接続アレイを有する評価装置の閾値電圧を評
価することによって、メモリセルアレイ中の最も閾値電
圧の高いセルの閾値電圧を評価することができる。
たは図２に示した直列接続のセル群を用いて行うことが
できる。直列接続のアレイの場合、セル群が直列に接続
されているため、メモリセルアレイ中の１つのセルでも
不通状態になっていれば、ドレイン電流は流れない。そ
のため、メモリセル群の閾値電圧は、メモリセルアレイ
中の最も閾値電圧の高いセルの閾値電圧を反映する。従
って、直列接続アレイを有する評価装置の閾値電圧を評
価することによって、メモリセルアレイ中の最も閾値電
圧の高いセルの閾値電圧を評価することができる。
【００３５】図５（ａ）は、或るメモリセルアレイ中の
個々のセルの閾値の分布を表している。このような分布
を持つメモリセルアレイを本実施形態の評価装置を用い
て閾値電圧評価した場合の電流電圧曲線は、例えば、図
５（ｂ）で表されるようなものになる。
個々のセルの閾値の分布を表している。このような分布
を持つメモリセルアレイを本実施形態の評価装置を用い
て閾値電圧評価した場合の電流電圧曲線は、例えば、図
５（ｂ）で表されるようなものになる。
【００３６】図５（ｂ）で示されているように、並列接
続アレイの評価装置によって、メモリセルアレイ中の最
も閾値電圧の低いセルを反映する閾値電圧ＶLを評価す
ることができ、一方、直列接続アレイの評価装置によっ
て、メモリセルアレイ中の最も閾値電圧の高いセルを反
映する閾値電圧ＶHを評価することができる。さらに、
例えば、並列接続アレイの評価装置から得られた閾値評
価値（ＶL）と、直列接続アレイの評価装置から得られ
た閾値評価値（ＶH）との差分から、書き込み状態、ま
たは消去状態のセル群中のセルの閾値分布範囲を評価す
ることができる。また、メモリセルアレイの製造中に測
定評価することによって、製造工程でのセル群中のセル
の閾値分布範囲を検知し、チャ−ジアップの程度を知る
ことも可能である。
続アレイの評価装置によって、メモリセルアレイ中の最
も閾値電圧の低いセルを反映する閾値電圧ＶLを評価す
ることができ、一方、直列接続アレイの評価装置によっ
て、メモリセルアレイ中の最も閾値電圧の高いセルを反
映する閾値電圧ＶHを評価することができる。さらに、
例えば、並列接続アレイの評価装置から得られた閾値評
価値（ＶL）と、直列接続アレイの評価装置から得られ
た閾値評価値（ＶH）との差分から、書き込み状態、ま
たは消去状態のセル群中のセルの閾値分布範囲を評価す
ることができる。また、メモリセルアレイの製造中に測
定評価することによって、製造工程でのセル群中のセル
の閾値分布範囲を検知し、チャ−ジアップの程度を知る
ことも可能である。
【００３７】なお、図５（ｂ）中の短い曲線は、それぞ
れ、メモリセルアレイ中の最も閾値電圧の低いセルのド
レイン電流特性（並列アレイ）と、メモリセルアレイ中
の最も閾値電圧の高いセルのドレイン電流特性（直列ア
レイ）とを参考のために示している。並列アレイの場合
は、最も閾値電圧の低いセルがあるところからアレイ全
体に電流が流れ出していくのに対して、直列アレイの場
合は、最も閾値電圧の高いセルが不通のときはドレイン
電流は流れずに、最も閾値電圧の高いセルが導通するこ
とによって、評価装置のアレイ全体にドレイン電流が流
れることが理解できる。
れ、メモリセルアレイ中の最も閾値電圧の低いセルのド
レイン電流特性（並列アレイ）と、メモリセルアレイ中
の最も閾値電圧の高いセルのドレイン電流特性（直列ア
レイ）とを参考のために示している。並列アレイの場合
は、最も閾値電圧の低いセルがあるところからアレイ全
体に電流が流れ出していくのに対して、直列アレイの場
合は、最も閾値電圧の高いセルが不通のときはドレイン
電流は流れずに、最も閾値電圧の高いセルが導通するこ
とによって、評価装置のアレイ全体にドレイン電流が流
れることが理解できる。
【００３８】また、本実施形態の評価装置によって閾値
電圧ＶLおよびＶHを評価した結果、ＶLおよびＶHが設定
範囲内にあれば、その評価装置が設けられている不揮発
性半導体記憶装置を良品とし、評価したＶLおよびＶHが
設定範囲外にあれば、不良品とすることができる。半導
体ウェハ中に本実施形態の評価装置を１個または数個設
けておき、その評価装置を用いて半導体ウェハ中に含ま
れている不揮発性半導体記憶装置の全ての良・不良を判
断しても良いし、１個の不揮発性半導体記憶装置に少な
くとも１個の評価装置を設けておいて、その評価装置に
よって良・不良を判断しても良い。短期間に大量の信頼
性評価を行うという観点からは、本実施形態の評価装置
を用いた評価を半導体ウェハ中の１箇所または数箇所に
おいて行い、その評価で不良品と判断されたならば、そ
の半導体ウェハを破棄する手法を採用してもよい。
電圧ＶLおよびＶHを評価した結果、ＶLおよびＶHが設定
範囲内にあれば、その評価装置が設けられている不揮発
性半導体記憶装置を良品とし、評価したＶLおよびＶHが
設定範囲外にあれば、不良品とすることができる。半導
体ウェハ中に本実施形態の評価装置を１個または数個設
けておき、その評価装置を用いて半導体ウェハ中に含ま
れている不揮発性半導体記憶装置の全ての良・不良を判
断しても良いし、１個の不揮発性半導体記憶装置に少な
くとも１個の評価装置を設けておいて、その評価装置に
よって良・不良を判断しても良い。短期間に大量の信頼
性評価を行うという観点からは、本実施形態の評価装置
を用いた評価を半導体ウェハ中の１箇所または数箇所に
おいて行い、その評価で不良品と判断されたならば、そ
の半導体ウェハを破棄する手法を採用してもよい。
【００３９】なお、図１または図２に示した直列接続ア
レイでは、各々のセルが（ソース・ドレイン）・（ソー
ス・ドレイン）・（ソース・ドレイン）となるようにさ
れている。具体的には、或るセルのソース（例えば、セ
ル１０２のソース１０２Ａ）を隣り合うセルのドレイン
（例えばセル１０１のドレイン１０１Ｂ）と、或るセル
のドレイン（例えば、セル１０２のドレイン１０２Ｂ）
を隣り合うセルのソース（例えば、セル１０３のソース
１０３Ａ）と共有するように構成したが、この構成に限
定されず、各々のセルが（ソース・ドレイン）・（ドレ
イン・ソース）・（ソース・ドレイン）のように、或る
セルのソースを隣り合うセルのソースと、或るセルのド
レインを隣り合うセルのドレインと共有するように構成
してもよい。また、並列接続アレイの評価装置と直列接
続アレイの評価装置に用いられるセルは、正負両方の保
持電荷の消失を同一加速条件にて正確に評価するため
に、同じものであることが望ましい。
レイでは、各々のセルが（ソース・ドレイン）・（ソー
ス・ドレイン）・（ソース・ドレイン）となるようにさ
れている。具体的には、或るセルのソース（例えば、セ
ル１０２のソース１０２Ａ）を隣り合うセルのドレイン
（例えばセル１０１のドレイン１０１Ｂ）と、或るセル
のドレイン（例えば、セル１０２のドレイン１０２Ｂ）
を隣り合うセルのソース（例えば、セル１０３のソース
１０３Ａ）と共有するように構成したが、この構成に限
定されず、各々のセルが（ソース・ドレイン）・（ドレ
イン・ソース）・（ソース・ドレイン）のように、或る
セルのソースを隣り合うセルのソースと、或るセルのド
レインを隣り合うセルのドレインと共有するように構成
してもよい。また、並列接続アレイの評価装置と直列接
続アレイの評価装置に用いられるセルは、正負両方の保
持電荷の消失を同一加速条件にて正確に評価するため
に、同じものであることが望ましい。
【００４０】なお、直列接続の評価装置と並列接続の評
価装置との両方を半導体基板上に設けておけば、最も閾
値電圧の高いセルおよび最も閾値電圧の低いセルとの両
方を評価することができるが、少なくとも直列接続の評
価装置を設けておくことによって、実際のデバイスと同
じチャンネル型の評価装置を用いて、メモリセルアレイ
内のセル群の閾値電圧の最大値を評価することができる
という利点が得られる。また、本実施形態では、メモリ
セルがｎ−チャネルを有するデバイスの場合について説
明してきたが、ｐ−チャネルを有するメモリセルの場合
には、並列接続のメモリセルアレイによってメモリセル
アレイ中の最も閾値電圧の高いセルを評価でき、直列接
続のメモリセルアレイによってメモリセルアレイ中の最
も閾値電圧の低いセルを評価することができる。
価装置との両方を半導体基板上に設けておけば、最も閾
値電圧の高いセルおよび最も閾値電圧の低いセルとの両
方を評価することができるが、少なくとも直列接続の評
価装置を設けておくことによって、実際のデバイスと同
じチャンネル型の評価装置を用いて、メモリセルアレイ
内のセル群の閾値電圧の最大値を評価することができる
という利点が得られる。また、本実施形態では、メモリ
セルがｎ−チャネルを有するデバイスの場合について説
明してきたが、ｐ−チャネルを有するメモリセルの場合
には、並列接続のメモリセルアレイによってメモリセル
アレイ中の最も閾値電圧の高いセルを評価でき、直列接
続のメモリセルアレイによってメモリセルアレイ中の最
も閾値電圧の低いセルを評価することができる。
【００４１】また、本実施形態の評価装置を特別な環境
に放置し、ある放置経過時間毎に、その評価装置に含ま
れる直列接続アレイと並列接続アレイの閾値（ＶH、
ＶL）を評価することもできる。このような評価によっ
て、メモリセルアレイ中のセルの閾値電圧分布の変動を
評価することができる。本実施形態の評価装置は、実際
のデバイスと同じチャネル構造およびソース・ドレイン
構造を有するものを用いることができるため、チャネル
構造が異なるメモリセルアレイを用いる従来技術の評価
装置よりも、正確な評価を行うことが可能となる。特別
な環境とは、例えば、フラッシュメモリの保持電荷消失
が加速される環境であり、この環境下で経過時間毎に、
直列接続アレイの評価装置を用いた評価と、並列接続ア
レイの評価装置を用いた評価とを行えばよい。
に放置し、ある放置経過時間毎に、その評価装置に含ま
れる直列接続アレイと並列接続アレイの閾値（ＶH、
ＶL）を評価することもできる。このような評価によっ
て、メモリセルアレイ中のセルの閾値電圧分布の変動を
評価することができる。本実施形態の評価装置は、実際
のデバイスと同じチャネル構造およびソース・ドレイン
構造を有するものを用いることができるため、チャネル
構造が異なるメモリセルアレイを用いる従来技術の評価
装置よりも、正確な評価を行うことが可能となる。特別
な環境とは、例えば、フラッシュメモリの保持電荷消失
が加速される環境であり、この環境下で経過時間毎に、
直列接続アレイの評価装置を用いた評価と、並列接続ア
レイの評価装置を用いた評価とを行えばよい。
【００４２】フラッシュメモリの保持電荷消失が加速さ
れる環境としては、例えば、メモリセルアレイの閾値電
圧を不揮発性半導体記憶装置の動作範囲の閾値電圧（例
えば、５Ｖ）よりも高くした環境（例えば、９Ｖ）が挙
げられる。このような環境に評価装置を放置した場合、
セルのトンネルゲート酸化膜には、通常の動作範囲の高
閾値電圧状態（例えば、５Ｖ）よりも電子が過剰に注入
された状態になっており、トンネルゲート酸化膜には高
い電界が加わる結果、電子がより抜けやすい環境とな
る。そのため、セルの閾値電圧の変動も通常の動作範囲
のセルより大きくなり、その結果、より短時間でメモリ
セルの電荷保持特性を評価することができる。このよう
な環境下で、本実施形態の評価装置を用いて、メモリセ
ルアレイ中の最も閾値電圧の高いセルと最も閾値の低い
セルの閾値電圧の変動を評価すると、より簡便に多数の
セルの信頼性を評価することができる。
れる環境としては、例えば、メモリセルアレイの閾値電
圧を不揮発性半導体記憶装置の動作範囲の閾値電圧（例
えば、５Ｖ）よりも高くした環境（例えば、９Ｖ）が挙
げられる。このような環境に評価装置を放置した場合、
セルのトンネルゲート酸化膜には、通常の動作範囲の高
閾値電圧状態（例えば、５Ｖ）よりも電子が過剰に注入
された状態になっており、トンネルゲート酸化膜には高
い電界が加わる結果、電子がより抜けやすい環境とな
る。そのため、セルの閾値電圧の変動も通常の動作範囲
のセルより大きくなり、その結果、より短時間でメモリ
セルの電荷保持特性を評価することができる。このよう
な環境下で、本実施形態の評価装置を用いて、メモリセ
ルアレイ中の最も閾値電圧の高いセルと最も閾値の低い
セルの閾値電圧の変動を評価すると、より簡便に多数の
セルの信頼性を評価することができる。
【００４３】また、メモリセルアレイの閾値電圧を不揮
発性半導体記憶装置の動作範囲の閾値電圧より低くした
環境に評価装置を放置してもよい。この環境の場合、セ
ルのトンネルゲート酸化膜には、通常の動作範囲の低閾
値電圧状態（例えば、２Ｖ）よりも低い閾値電圧状態
（例えば、−２Ｖ）においては、電子が過剰に抜かれた
状態になっており、トンネルゲート酸化膜には電子がよ
り入りやすい方向に高電界が印加される。この場合で
も、上記の動作範囲の閾値電圧より高くした環境の場合
と同様に、セルの閾値電圧の変動も通常の動作範囲のセ
ルより大きくすることができ、その結果、より短時間で
メモリセルの電荷保持特性を評価することができ、より
簡便に多数のセルの信頼性を評価することができる。
発性半導体記憶装置の動作範囲の閾値電圧より低くした
環境に評価装置を放置してもよい。この環境の場合、セ
ルのトンネルゲート酸化膜には、通常の動作範囲の低閾
値電圧状態（例えば、２Ｖ）よりも低い閾値電圧状態
（例えば、−２Ｖ）においては、電子が過剰に抜かれた
状態になっており、トンネルゲート酸化膜には電子がよ
り入りやすい方向に高電界が印加される。この場合で
も、上記の動作範囲の閾値電圧より高くした環境の場合
と同様に、セルの閾値電圧の変動も通常の動作範囲のセ
ルより大きくすることができ、その結果、より短時間で
メモリセルの電荷保持特性を評価することができ、より
簡便に多数のセルの信頼性を評価することができる。
【００４４】さらに、メモリセルアレイのゲート、ドレ
イン、ソース、半導体基板の少なくとも１つに、例えば
不揮発性半導体記憶装置の動作電圧などの電圧（例え
ば、ゲートに−９Ｖ）を印加した状態の環境に評価装置
を放置してもよい。この環境の場合でも、メモリセルの
電子の授受が起こりやすくなるため、メモリセルアレイ
中の最も閾値電圧の高いセルと最も閾値の低いセルの閾
値電圧の変動を評価することで、より短時間でセルの信
頼性を評価できる。
イン、ソース、半導体基板の少なくとも１つに、例えば
不揮発性半導体記憶装置の動作電圧などの電圧（例え
ば、ゲートに−９Ｖ）を印加した状態の環境に評価装置
を放置してもよい。この環境の場合でも、メモリセルの
電子の授受が起こりやすくなるため、メモリセルアレイ
中の最も閾値電圧の高いセルと最も閾値の低いセルの閾
値電圧の変動を評価することで、より短時間でセルの信
頼性を評価できる。
【００４５】また、本実施形態の評価装置を例えば２５
０℃などの特定の温度にした環境に放置してもよい。こ
の環境の場合でも、メモリセルの電子の授受が起こりや
すくなるため、メモリセルアレイ中の最も閾値電圧の高
いセルと最も閾値の低いセルの閾値電圧の変動を評価す
ることで、より短時間でセルの信頼性を評価することが
できる。さらに、特定の温度での不揮発性半導体記憶装
置の動作の信頼性も評価することができる。 （実施形態２）図６〜図８を参照しながら、本発明によ
る実施形態２の説明をする。図８（ｂ）に示すように、
本実施形態にかかる不揮発性半導体記憶装置の評価装置
５１３は、半導体基板（シリコン基板）５０１上に形成
されたトンネルゲート絶縁膜（トンネルゲート酸化膜）
５０３と、その上に形成された浮遊ゲート電極５０５
と、浮遊ゲート電極５０５の表面を覆う容量絶縁膜５１
０と、容量絶縁膜５１０を覆うように半導体基板５０１
上に形成された制御ゲート電極５１１から構成されてお
り、本実施形態の評価装置５１３における容量絶縁膜５
１０は、不揮発性半導体記憶装置本体５１２の容量絶縁
膜５０９よりも厚さが厚くなるように構成されている。
０℃などの特定の温度にした環境に放置してもよい。こ
の環境の場合でも、メモリセルの電子の授受が起こりや
すくなるため、メモリセルアレイ中の最も閾値電圧の高
いセルと最も閾値の低いセルの閾値電圧の変動を評価す
ることで、より短時間でセルの信頼性を評価することが
できる。さらに、特定の温度での不揮発性半導体記憶装
置の動作の信頼性も評価することができる。 （実施形態２）図６〜図８を参照しながら、本発明によ
る実施形態２の説明をする。図８（ｂ）に示すように、
本実施形態にかかる不揮発性半導体記憶装置の評価装置
５１３は、半導体基板（シリコン基板）５０１上に形成
されたトンネルゲート絶縁膜（トンネルゲート酸化膜）
５０３と、その上に形成された浮遊ゲート電極５０５
と、浮遊ゲート電極５０５の表面を覆う容量絶縁膜５１
０と、容量絶縁膜５１０を覆うように半導体基板５０１
上に形成された制御ゲート電極５１１から構成されてお
り、本実施形態の評価装置５１３における容量絶縁膜５
１０は、不揮発性半導体記憶装置本体５１２の容量絶縁
膜５０９よりも厚さが厚くなるように構成されている。
【００４６】本実施形態の評価装置５１３は、不揮発性
半導体記憶装置本体５１２と同一の半導体基板５０１上
に設けられており、評価装置５１３と同一の半導体基板
５０１上に設けられている不揮発性半導体記憶装置本体
５１２もまた、トンネルゲート絶縁膜５０３と、浮遊ゲ
ート電極５０５と、容量絶縁膜５０９と、制御ゲート電
極５１１とから構成されている。図示されている評価装
置５１３は、上記実施形態１の各メモリセル（例えば、
セル１０１〜１０４、セル２０１〜２０４）に相当す
る。
半導体記憶装置本体５１２と同一の半導体基板５０１上
に設けられており、評価装置５１３と同一の半導体基板
５０１上に設けられている不揮発性半導体記憶装置本体
５１２もまた、トンネルゲート絶縁膜５０３と、浮遊ゲ
ート電極５０５と、容量絶縁膜５０９と、制御ゲート電
極５１１とから構成されている。図示されている評価装
置５１３は、上記実施形態１の各メモリセル（例えば、
セル１０１〜１０４、セル２０１〜２０４）に相当す
る。
【００４７】評価装置５１３の容量絶縁膜５０９（例え
ば３０ｎｍのシリコン酸化膜）は、不揮発性半導体記憶
装置本体５１２の容量絶縁膜５１０（例えば２０ｎｍの
シリコン酸化膜）よりも厚いため、フラッシュメモリの
保持電荷消失が加速される環境に評価装置５１３が置か
れても、容量絶縁膜５１０を通しての電子の授受が行わ
れにくい構成となっている。それゆえに、本実施形態の
評価装置５１３では、フラッシュメモリの保持電荷消失
が加速される環境での評価（加速評価）において、トン
ネルゲート酸化膜５０３を通しての電子授受のみをよく
評価することができ、より正確なトンネルゲート酸化膜
５０３の信頼性を評価することが可能となる。本実施形
態では、容量絶縁膜５１０の厚さ２０ｎｍに対して、容
量絶縁膜５０９の厚さが３０ｎｍとなるように構成した
が、これに限定されず、容量絶縁膜５０９の厚さは適宜
決定すればよい。例えば、容量絶縁膜５１０の厚さより
も２０％〜２００％程度厚くすることができる。
ば３０ｎｍのシリコン酸化膜）は、不揮発性半導体記憶
装置本体５１２の容量絶縁膜５１０（例えば２０ｎｍの
シリコン酸化膜）よりも厚いため、フラッシュメモリの
保持電荷消失が加速される環境に評価装置５１３が置か
れても、容量絶縁膜５１０を通しての電子の授受が行わ
れにくい構成となっている。それゆえに、本実施形態の
評価装置５１３では、フラッシュメモリの保持電荷消失
が加速される環境での評価（加速評価）において、トン
ネルゲート酸化膜５０３を通しての電子授受のみをよく
評価することができ、より正確なトンネルゲート酸化膜
５０３の信頼性を評価することが可能となる。本実施形
態では、容量絶縁膜５１０の厚さ２０ｎｍに対して、容
量絶縁膜５０９の厚さが３０ｎｍとなるように構成した
が、これに限定されず、容量絶縁膜５０９の厚さは適宜
決定すればよい。例えば、容量絶縁膜５１０の厚さより
も２０％〜２００％程度厚くすることができる。
【００４８】本実施形態の評価装置５１３の容量絶縁膜
５１０は、不揮発性半導体記憶装置本体５１２の容量絶
縁膜５０９との厚さは異なるが、評価装置５１３の浮遊
ゲート５０５の幅や高さ、またはチャネル幅などを、不
揮発性半導体記憶装置本体５１２の浮遊ゲート５０５の
構成と変更することによって、本実施形態の評価装置５
１３のメモリセルの浮遊ゲート５０５の容量とトンネル
ゲート酸化膜５０３の容量の比が、不揮発性半導体記憶
装置本体５１２のメモリセルの浮遊ゲート５０５の容量
とトンネルゲート酸化膜５０３の容量の比と等しくなる
ような構成にすることができる。このような構成にすれ
ば、容量絶縁膜５０９と容量絶縁膜５１０との厚さが互
いに異なっていても、例えば制御ゲートに電圧を印加す
る測定の場合において、より正確にトンネルゲート酸化
膜５０３の信頼性を評価することができる。
５１０は、不揮発性半導体記憶装置本体５１２の容量絶
縁膜５０９との厚さは異なるが、評価装置５１３の浮遊
ゲート５０５の幅や高さ、またはチャネル幅などを、不
揮発性半導体記憶装置本体５１２の浮遊ゲート５０５の
構成と変更することによって、本実施形態の評価装置５
１３のメモリセルの浮遊ゲート５０５の容量とトンネル
ゲート酸化膜５０３の容量の比が、不揮発性半導体記憶
装置本体５１２のメモリセルの浮遊ゲート５０５の容量
とトンネルゲート酸化膜５０３の容量の比と等しくなる
ような構成にすることができる。このような構成にすれ
ば、容量絶縁膜５０９と容量絶縁膜５１０との厚さが互
いに異なっていても、例えば制御ゲートに電圧を印加す
る測定の場合において、より正確にトンネルゲート酸化
膜５０３の信頼性を評価することができる。
【００４９】また、本実施形態の評価装置５１３のメモ
リセルのチャネル領域の形状が、不揮発性半導体記憶装
置本体５１２のメモリセルのチャネル領域の形状と等し
くなるように構成することによって、チャネル形状がト
ンネルゲート酸化膜５０３の信頼性に与える影響をより
正確に評価することが可能となる。
リセルのチャネル領域の形状が、不揮発性半導体記憶装
置本体５１２のメモリセルのチャネル領域の形状と等し
くなるように構成することによって、チャネル形状がト
ンネルゲート酸化膜５０３の信頼性に与える影響をより
正確に評価することが可能となる。
【００５０】次に、図６（ａ）〜図８（ｂ）を参照しな
がら、本実施形態の評価装置５１３の製造方法を説明す
る。図６（ａ）〜図８（ｂ）は、評価装置５１３の製造
方法を説明するための工程断面図である。
がら、本実施形態の評価装置５１３の製造方法を説明す
る。図６（ａ）〜図８（ｂ）は、評価装置５１３の製造
方法を説明するための工程断面図である。
【００５１】まず、図６（ａ）に示すように、シリコン
基板５０１上にシリコン酸化膜からなる素子分離領域５
０２を選択的に形成する。これによって、素子分離領域
５０２によって分離された２以上の活性領域を形成す
る。
基板５０１上にシリコン酸化膜からなる素子分離領域５
０２を選択的に形成する。これによって、素子分離領域
５０２によって分離された２以上の活性領域を形成す
る。
【００５２】次に、図６（ｂ）に示すように、シリコン
基板５０１上に、熱酸化によって１０ｎｍのシリコン酸
化膜をトンネルゲート絶縁膜５０３として形成する。
基板５０１上に、熱酸化によって１０ｎｍのシリコン酸
化膜をトンネルゲート絶縁膜５０３として形成する。
【００５３】次に、図６（ｃ）に示すように、シリコン
基板５０１上に、不純物としてＰ+イオンを含む２５０
ｎｍのシリコン膜を成長させて、第１導電膜５０４を形
成する。 次に、図７（ａ）に示すように、浮遊ゲート
電極の形状を規定するフォトレジスト５０６をマスクと
して第１導電膜５０４の一部をドライエッチングによっ
て選択的に除去し、浮遊ゲート電極５０５を形成する。
基板５０１上に、不純物としてＰ+イオンを含む２５０
ｎｍのシリコン膜を成長させて、第１導電膜５０４を形
成する。 次に、図７（ａ）に示すように、浮遊ゲート
電極の形状を規定するフォトレジスト５０６をマスクと
して第１導電膜５０４の一部をドライエッチングによっ
て選択的に除去し、浮遊ゲート電極５０５を形成する。
【００５４】次に、図７（ｂ）に示すように、浮遊ゲー
ト電極５０５を含む領域上（浮遊ゲート電極５０５の表
面上）に、第１絶縁膜５０７として１０ｎｍのシリコン
酸化膜をＣＶＤ法により形成する。
ト電極５０５を含む領域上（浮遊ゲート電極５０５の表
面上）に、第１絶縁膜５０７として１０ｎｍのシリコン
酸化膜をＣＶＤ法により形成する。
【００５５】次に、図７（ｃ）に示すように、本実施形
態の評価装置５１３のメモリセルとなる浮遊ゲート５０
５を覆うフォトレジスト５０８を形成した後、フォトレ
ジスト５０８をマスクとして、第１絶縁膜５０７の一部
をドライエッチングまたはウエットエッチングにより選
択的に除去する。その後、フォトレジスト５０８を除去
する。
態の評価装置５１３のメモリセルとなる浮遊ゲート５０
５を覆うフォトレジスト５０８を形成した後、フォトレ
ジスト５０８をマスクとして、第１絶縁膜５０７の一部
をドライエッチングまたはウエットエッチングにより選
択的に除去する。その後、フォトレジスト５０８を除去
する。
【００５６】次に、図８（ａ）に示すように、第１の容
量絶縁膜５０９として、ＣＶＤ法によって２０ｎｍのシ
リコン酸化膜を形成する。この工程によって、第１の容
量絶縁膜５０９よりも厚さが厚い第２の容量絶縁膜５１
０が形成される。
量絶縁膜５０９として、ＣＶＤ法によって２０ｎｍのシ
リコン酸化膜を形成する。この工程によって、第１の容
量絶縁膜５０９よりも厚さが厚い第２の容量絶縁膜５１
０が形成される。
【００５７】次に、図８（ｂ）に示すように、第２導電
膜５１１として、２５０ｎｍのポリシリコン膜を成長さ
せる。最後に、ビット線方向（紙面垂直方向）に延びて
いるストリップ状（短冊状）の構造を個々のセル構造に
するために、個々のセル形状を規定するフォトレジスト
（不図示）を第２導電膜５１１上に形成した後、このフ
ォトレジストをマスクとして、第２導電膜５１１と浮遊
ゲート電極５０５と第１の容量絶縁膜５０９と第２の容
量絶縁膜５１０をドライエッチングによって選択的に除
去すると、不揮発性半導体記憶装置本体（メモリセル）
５１２と、本実施形態の評価装置（メモリセル）５１３
とが得られる。
膜５１１として、２５０ｎｍのポリシリコン膜を成長さ
せる。最後に、ビット線方向（紙面垂直方向）に延びて
いるストリップ状（短冊状）の構造を個々のセル構造に
するために、個々のセル形状を規定するフォトレジスト
（不図示）を第２導電膜５１１上に形成した後、このフ
ォトレジストをマスクとして、第２導電膜５１１と浮遊
ゲート電極５０５と第１の容量絶縁膜５０９と第２の容
量絶縁膜５１０をドライエッチングによって選択的に除
去すると、不揮発性半導体記憶装置本体（メモリセル）
５１２と、本実施形態の評価装置（メモリセル）５１３
とが得られる。
【００５８】以上の製造方法によって、第１の容量絶縁
膜５０９を有する通常の不揮発性半導体記憶装置５１２
と、第１の容量絶縁膜５０９より厚い第２の容量絶縁膜
５１０を有する不揮発性半導体記憶装置の評価装置５１
３とを同一の半導体基板５０１上に形成することができ
る。本実施形態の製造方法では、第１絶縁膜５０７の形
成をＣＶＤ法によって行っているため、浮遊ゲート電極
５０５の膜厚を変化させずに、かつ、浮遊ゲート電極５
０５のグレインの成長を抑えることができる。このた
め、より信頼性の高い評価装置を提供できる。なお、本
実施形態では、第１の容量絶縁膜５０９としてシリコン
酸化膜を用いたが、シリコン酸化膜とシリコン窒化膜と
シリコン酸化膜などの積層構造の絶縁膜を用いてもよ
い。
膜５０９を有する通常の不揮発性半導体記憶装置５１２
と、第１の容量絶縁膜５０９より厚い第２の容量絶縁膜
５１０を有する不揮発性半導体記憶装置の評価装置５１
３とを同一の半導体基板５０１上に形成することができ
る。本実施形態の製造方法では、第１絶縁膜５０７の形
成をＣＶＤ法によって行っているため、浮遊ゲート電極
５０５の膜厚を変化させずに、かつ、浮遊ゲート電極５
０５のグレインの成長を抑えることができる。このた
め、より信頼性の高い評価装置を提供できる。なお、本
実施形態では、第１の容量絶縁膜５０９としてシリコン
酸化膜を用いたが、シリコン酸化膜とシリコン窒化膜と
シリコン酸化膜などの積層構造の絶縁膜を用いてもよ
い。
【００５９】
【発明の効果】本発明の不揮発性半導体記憶装置の評価
装置は、直列接続のフラッシュメモリセル群を有してい
るので、実際のデバイスと同じチャネル構造を有するア
レイを用いてフラッシュメモリアレイの閾値電圧を評価
することができる。このため、従来技術と比較して、フ
ラッシュメモリアレイ中におけるセルの特性を正確に評
価することができる。並列接続のフラッシュメモリセル
群がさらに設けられている場合には、メモリセルアレイ
中の最も閾値電圧の高いセルを反映する閾値電圧の評価
と、メモリセルアレイ中の最も閾値電圧の低いセルを反
映する閾値電圧の評価との両方の評価をすることができ
る。
装置は、直列接続のフラッシュメモリセル群を有してい
るので、実際のデバイスと同じチャネル構造を有するア
レイを用いてフラッシュメモリアレイの閾値電圧を評価
することができる。このため、従来技術と比較して、フ
ラッシュメモリアレイ中におけるセルの特性を正確に評
価することができる。並列接続のフラッシュメモリセル
群がさらに設けられている場合には、メモリセルアレイ
中の最も閾値電圧の高いセルを反映する閾値電圧の評価
と、メモリセルアレイ中の最も閾値電圧の低いセルを反
映する閾値電圧の評価との両方の評価をすることができ
る。
【００６０】また、本発明の他の不揮発性半導体記憶装
置は、フラッシュメモリセルアレイにおけるフラッシュ
メモリセルに含まれる容量絶縁膜よりも厚い容量絶縁膜
を有する不揮発性半導体記憶装置の評価装置を備えてい
る。このため、当該評価装置における容量絶縁膜を通じ
ての電子の授受が起こりにくくなっており、その結果、
フラッシュメモリアレイ中におけるセルの特性（特に、
トンネルゲート絶縁膜の電荷保持特性）を正確に評価す
ることができる。
置は、フラッシュメモリセルアレイにおけるフラッシュ
メモリセルに含まれる容量絶縁膜よりも厚い容量絶縁膜
を有する不揮発性半導体記憶装置の評価装置を備えてい
る。このため、当該評価装置における容量絶縁膜を通じ
ての電子の授受が起こりにくくなっており、その結果、
フラッシュメモリアレイ中におけるセルの特性（特に、
トンネルゲート絶縁膜の電荷保持特性）を正確に評価す
ることができる。
【００６１】それゆえ、本発明によれば、フラッシュメ
モリアレイ中におけるセルの特性を正確に評価すること
ができるため、従来よりも、不揮発性半導体装置の設計
や製造過程の改善および最適化をより迅速かつ的確に行
うことができ、また、開発期間の短縮や高信頼性装置の
開発を促進することができる。
モリアレイ中におけるセルの特性を正確に評価すること
ができるため、従来よりも、不揮発性半導体装置の設計
や製造過程の改善および最適化をより迅速かつ的確に行
うことができ、また、開発期間の短縮や高信頼性装置の
開発を促進することができる。
【図１】本発明による実施形態１にかかる直列接続のフ
ラッシュメモリアレイの構成を模式的に示す図である。
ラッシュメモリアレイの構成を模式的に示す図である。
【図２】電流増幅装置または電圧増加装置１１０を含む
直列接続のフラッシュメモリアレイの構成を模式的に示
す図である。
直列接続のフラッシュメモリアレイの構成を模式的に示
す図である。
【図３】並列接続のフラッシュメモリアレイの構成を模
式的に示す図である。
式的に示す図である。
【図４】（ａ）は、単一で一様な閾値電圧を持った理想
的な並列接続のメモリセルアレイの電流電圧曲線を示す
グラフである。（ｂ）は、メモリセルアレイ中に著しく
閾値電圧の低いセルが存在した場合の並列接続のメモリ
セルアレイの電流電圧曲線を示すグラフである。
的な並列接続のメモリセルアレイの電流電圧曲線を示す
グラフである。（ｂ）は、メモリセルアレイ中に著しく
閾値電圧の低いセルが存在した場合の並列接続のメモリ
セルアレイの電流電圧曲線を示すグラフである。
【図５】（ａ）は、メモリセルアレイ中のセル群の閾値
電圧の分布を示すグラフである。（ｂ）は、直列接続の
アレイと並列接続のアレイによってメモリセルの閾値電
圧を評価する方法を説明するための電流電圧曲線図であ
る。
電圧の分布を示すグラフである。（ｂ）は、直列接続の
アレイと並列接続のアレイによってメモリセルの閾値電
圧を評価する方法を説明するための電流電圧曲線図であ
る。
【図６】（ａ）〜（ｃ）は、実施形態２にかかる不揮発
性半導体記憶装置の製造方法を説明するための工程断面
図である。
性半導体記憶装置の製造方法を説明するための工程断面
図である。
【図７】（ａ）〜（ｃ）は、実施形態２にかかる不揮発
性半導体記憶装置の製造方法を説明するための工程断面
図である。
性半導体記憶装置の製造方法を説明するための工程断面
図である。
【図８】（ａ）および（ｂ）は、実施形態２にかかる不
揮発性半導体記憶装置の製造方法を説明するための工程
断面図である。
揮発性半導体記憶装置の製造方法を説明するための工程
断面図である。
【図９】従来の不揮発性半導体記憶装置の評価装置の構
成を説明するための図である。
成を説明するための図である。
１００Ａ 共通ソース １００Ｂ 共通ドレイン １００Ｃ 共通ゲート １０１、１０２、１０３、１０４ メモリセル １０１Ａ、１０２Ａ、１０３Ａ、１０４Ａ メモリセル
のソース １０１Ｂ、１０２Ｂ、１０３Ｂ、１０４Ｂ メモリセル
のドレイン ２００Ｃ 共通ゲート ２０１、２０２、２０３、２０４ メモリセル ２０１Ａ、２０２Ａ、２０３Ａ、２０４Ａ メモリセル
のソース ２０１Ｂ、２０２Ｂ、２０３Ｂ、２０４Ｂ メモリセル
のドレイン ２１０ 電流増幅装置または電圧増加装置 ５０１ 半導体基板 ５０２ 素子分離領域 ５０３ トンネルゲート絶縁膜 ５０４ 第１導電膜 ５０５ 浮遊ゲート電極 ５０６、５０８ フォトレジスト ５０７ 第１絶縁膜 ５０９ 第１の容量絶縁膜 ５１０ 第２の容量絶縁膜 ５１１ 第２導電膜 ５１２ 不揮発性半導体記憶装置本体 ５１３ 不揮発性半導体記憶装置の評価装置
のソース １０１Ｂ、１０２Ｂ、１０３Ｂ、１０４Ｂ メモリセル
のドレイン ２００Ｃ 共通ゲート ２０１、２０２、２０３、２０４ メモリセル ２０１Ａ、２０２Ａ、２０３Ａ、２０４Ａ メモリセル
のソース ２０１Ｂ、２０２Ｂ、２０３Ｂ、２０４Ｂ メモリセル
のドレイン ２１０ 電流増幅装置または電圧増加装置 ５０１ 半導体基板 ５０２ 素子分離領域 ５０３ トンネルゲート絶縁膜 ５０４ 第１導電膜 ５０５ 浮遊ゲート電極 ５０６、５０８ フォトレジスト ５０７ 第１絶縁膜 ５０９ 第１の容量絶縁膜 ５１０ 第２の容量絶縁膜 ５１１ 第２導電膜 ５１２ 不揮発性半導体記憶装置本体 ５１３ 不揮発性半導体記憶装置の評価装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/66 Ｇ０１Ｒ 31/28 Ｖ ５Ｌ１０６ 21/8247 Ｇ１１Ｃ 17/00 ６０１Ｚ 27/115 Ｈ０１Ｌ 27/10 ４３４ 29/788 29/78 ３７１ 29/792 Ｆターム(参考） 2G032 AA07 AB03 AB04 AK11 AL00 4M106 AB01 AB08 BA14 CA02 CA56 CA57 DJ14 5B025 AA03 AB01 AD16 AE09 5F001 AA01 AA08 AA63 AB02 AC01 AD12 5F083 EP02 EP22 EP52 ER22 ZA20 5L106 AA10 DD31 DD35 FF01 GG00
Claims (15)
- 【請求項１】 複数のフラッシュメモリセルからなり、
各フラッシュメモリセルのゲートがそれぞれ共通に接続
され、且つ、或るフラッシュメモリセルが有するソース
またはドレインと、当該或るフラッシュメモリセルと隣
接するフラッシュメモリセルが有するソースまたはドレ
インとが互いに接続された直列接続のフラッシュメモリ
セル群を備えた、不揮発性半導体記憶装置の評価装置。 - 【請求項２】 複数のフラッシュメモリセルからなり、
各フラッシュメモリセルのソース、ドレインおよびゲー
トのそれぞれが共通に接続された並列接続のフラッシュ
メモリセル群をさらに備えた、請求項１に記載の不揮発
性半導体記憶装置の評価装置。 - 【請求項３】 前記直列接続のフラッシュメモリセル群
は、電流増幅装置または電圧増加装置をさらに有してい
る、請求項２に記載の不揮発性半導体記憶装置の評価装
置。 - 【請求項４】 前記直列接続のフラッシュメモリセル群
の各フラッシュメモリセルの構造と、前記並列接続のフ
ラッシュメモリセル群の各フラッシュメモリの構造とが
それぞれ同一である、請求項１に記載の不揮発性半導体
記憶装置の評価装置。 - 【請求項５】 不揮発性半導体記憶装置の評価装置を用
いた不揮発性半導体記憶装置の評価方法であって、 複数のフラッシュメモリセルからなり、各フラッシュメ
モリセルのゲートがそれぞれ共通に接続され、且つ、或
るフラッシュメモリセルが有するソースまたはドレイン
と、隣接するフラッシュメモリセルが有するソースまた
はドレインとが互いに接続された直列接続のフラッシュ
メモリセル群と、複数のフラッシュメモリセルからな
り、各フラッシュメモリセルのソース、ドレインおよび
ゲートのそれぞれが共通に接続された並列接続のフラッ
シュメモリセル群とを備えた不揮発性半導体記憶装置の
評価装置を用意する工程と、 前記評価装置に含まれる前記直列接続のフラッシュメモ
リセル群に属するフラッシュメモリセル中のうち、最も
閾値の高いフラッシュメモリセルの特性を評価する第１
評価工程と、 前記評価装置に含まれる前記並列接続のフラッシュメモ
リセル群に属するフラッシュメモリセル中のうち、最も
閾値の低いフラッシュメモリセルの特性を評価する第２
評価工程と、 を包含する、不揮発性半導体記憶装置の評価方法。 - 【請求項６】 各フラッシュメモリの保持電荷消失が加
速される環境下で経過時間毎に、前記第１評価工程と前
記第２評価工程とを行う、請求項５に記載の不揮発性半
導体記憶装置の評価方法。 - 【請求項７】 前記環境は、前記直列接続のフラッシュ
メモリセル群に属するメモリセルの閾値電圧を、不揮発
性半導体記憶装置の動作範囲における閾値電圧よりも高
くした状態である、請求項６に記載の不揮発性半導体記
憶装置の評価方法。 - 【請求項８】 前記環境は、前記並列接続のフラッシュ
メモリセル群に属するメモリセルの閾値電圧を、不揮発
性半導体記憶装置の動作範囲における閾値電圧よりも低
くした状態である、請求項６に記載の不揮発性半導体記
憶装置の評価方法。 - 【請求項９】 前記環境は、前記直列接続のフラッシュ
メモリセル群または前記並列接続のフラッシュメモリセ
ル群に属するメモリセルが有するゲート、ドレイン、ソ
ースまたは基板のいずれか１つ以上に、前記保持電荷消
失を加速するための電圧が印加された状態である、請求
項６に記載の不揮発性半導体記憶装置の評価方法。 - 【請求項１０】 前記環境は、前記保持電荷消失を加速
するための試験条件温度の状態である、請求項６に記載
の不揮発性半導体記憶装置の評価方法。 - 【請求項１１】 複数のフラッシュメモリセルからな
り、各フラッシュメモリセルのゲートがそれぞれ共通に
接続され、且つ、或るフラッシュメモリセルが有するソ
ースまたはドレインと、隣接するフラッシュメモリセル
が有するソースまたはドレインとが互いに接続された直
列接続のフラッシュメモリセル群と、 各フラッシュメモリセルのソース、ドレインおよびゲー
トのそれぞれが共通に接続された並列接続のフラッシュ
メモリセル群とを含む、不揮発性半導体記憶装置の評価
装置と、 複数のフラッシュメモリセルから構成されたフラッシュ
メモリセルアレイとを有し、 前記評価装置における前記フラッシュメモリセルと、前
記フラッシュメモリセルアレイにおける前記フラッシュ
メモリセルは、共に、トンネルゲート絶縁膜と浮遊ゲー
ト電極と容量絶縁膜と制御ゲート電極とから構成されて
おり、 前記評価装置における前記フラッシュメモリセルに含ま
れる前記容量絶縁膜の厚さは、前記フラッシュメモリセ
ルアレイにおける前記フラッシュメモリセルに含まれる
前記容量絶縁膜の厚さよりも厚いことを特徴とする、不
揮発性半導体記憶装置。 - 【請求項１２】 前記フラッシュメモリセルアレイにお
けるフラッシュメモリセルの浮遊ゲート容量とトンネル
ゲート絶縁膜容量との容量比と、前記評価装置における
フラッシュメモリセルの浮遊ゲート容量とトンネルゲー
ト絶縁膜容量との容量比とがそれぞれ等しいことを特徴
とする請求項１１に記載の不揮発性半導体記憶装置。 - 【請求項１３】 前記フラッシュメモリセルアレイにお
けるフラッシュメモリセルのチャネル領域の形状と、前
記評価装置におけるフラッシュメモリセルのチャネル領
域の形状とがそれぞれ等しいことを特徴とする請求項１
１または１２に記載の不揮発性半導体記憶装置。 - 【請求項１４】 半導体基板上に素子分離領域を形成
し、前記素子分離領域によって分離された第１の活性領
域および第２の活性領域を形成する工程と、 前記第１の活性領域および前記第２の活性領域の上に、
トンネルゲート絶縁膜を形成する工程と、 前記トンネルゲート絶縁膜上に浮遊ゲート電極を形成す
る工程と、 前記浮遊ゲート電極の表面に第１の絶縁膜を形成する工
程と、 前記第１の活性領域上に形成された第１の絶縁膜を選択
的に除去する工程と、 前記第１の活性領域上の浮遊ゲート電極上および前記第
２の活性領域上の第１の絶縁膜上に第２の絶縁膜を形成
する工程と、 前記第２の絶縁膜上に制御ゲート電極を形成する工程と
を包含する、不揮発性半導体記憶装置の製造方法。 - 【請求項１５】 第１の絶縁膜または第２の絶縁膜のう
ち少なくとも一方をＣＶＤ法で形成することを特徴とす
る請求項１４に記載の不揮発性半導体記憶装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000252209A JP2002074998A (ja) | 2000-08-23 | 2000-08-23 | 不揮発性半導体記憶装置の評価装置およびその評価方法、ならびに不揮発性半導体記憶装置およびその製造方法 |
| US09/930,968 US6538937B2 (en) | 2000-08-23 | 2001-08-17 | Nonvolatile semiconductor memory test circuit and method, nonvolatile semiconductor memory and method for fabricating nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000252209A JP2002074998A (ja) | 2000-08-23 | 2000-08-23 | 不揮発性半導体記憶装置の評価装置およびその評価方法、ならびに不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002074998A true JP2002074998A (ja) | 2002-03-15 |
Family
ID=18741489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000252209A Ceased JP2002074998A (ja) | 2000-08-23 | 2000-08-23 | 不揮発性半導体記憶装置の評価装置およびその評価方法、ならびに不揮発性半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6538937B2 (ja) |
| JP (1) | JP2002074998A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100098A (ja) * | 2001-09-25 | 2003-04-04 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置およびそのテスト方法 |
| US6684173B2 (en) * | 2001-10-09 | 2004-01-27 | Micron Technology, Inc. | System and method of testing non-volatile memory cells |
| US20080319445A9 (en) * | 2004-08-17 | 2008-12-25 | Scimed Life Systems, Inc. | Apparatus and methods for delivering compounds into vertebrae for vertebroplasty |
| FR2931289A1 (fr) * | 2008-05-13 | 2009-11-20 | St Microelectronics Rousset | Memoire a structure du type eeprom et a lecture seule |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000173300A (ja) * | 1998-12-07 | 2000-06-23 | Toshiba Corp | 不揮発性半導体メモリのテスト方法及びテスト回路 |
| JP2000195299A (ja) * | 1998-12-25 | 2000-07-14 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置およびその検査方法 |
| JP2000222892A (ja) * | 1999-02-01 | 2000-08-11 | Matsushita Electric Ind Co Ltd | 半導体記憶装置のしきい値制御方法およびスクリーニング方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155701A (en) * | 1985-02-08 | 1992-10-13 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of testing the same |
| JP2551394B2 (ja) * | 1994-10-24 | 1996-11-06 | 日本電気株式会社 | 不揮発性半導体記憶装置のテスト方法 |
| US5912836A (en) | 1997-12-01 | 1999-06-15 | Amic Technology, Inc. | Circuit for detecting both charge gain and charge loss properties in a non-volatile memory array |
| US6128219A (en) * | 1999-10-27 | 2000-10-03 | Stmicroelectronics, S.R.L. | Nonvolatile memory test structure and nonvolatile memory reliability test method |
-
2000
- 2000-08-23 JP JP2000252209A patent/JP2002074998A/ja not_active Ceased
-
2001
- 2001-08-17 US US09/930,968 patent/US6538937B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000173300A (ja) * | 1998-12-07 | 2000-06-23 | Toshiba Corp | 不揮発性半導体メモリのテスト方法及びテスト回路 |
| JP2000195299A (ja) * | 1998-12-25 | 2000-07-14 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置およびその検査方法 |
| JP2000222892A (ja) * | 1999-02-01 | 2000-08-11 | Matsushita Electric Ind Co Ltd | 半導体記憶装置のしきい値制御方法およびスクリーニング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6538937B2 (en) | 2003-03-25 |
| US20020024862A1 (en) | 2002-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4465009B2 (ja) | マルチレベルの仮想接地メモリのための読出方法 | |
| US7046552B2 (en) | Flash memory with enhanced program and erase coupling and process of fabricating the same | |
| US5168465A (en) | Highly compact EPROM and flash EEPROM devices | |
| US5510638A (en) | Field shield isolated EPROM | |
| US6766960B2 (en) | Smart card having memory using a breakdown phenomena in an ultra-thin dielectric | |
| US20030071315A1 (en) | Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric | |
| US6696340B2 (en) | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same | |
| JPH11186419A (ja) | 不揮発性半導体記憶装置 | |
| TWI721873B (zh) | 在預定程式狀態中使用最終烘烤來改善類比非揮發性記憶體中之讀取電流穩定性的方法 | |
| US11309042B2 (en) | Method of improving read current stability in analog non-volatile memory by program adjustment for memory cells exhibiting random telegraph noise | |
| WO2004095472A1 (en) | Method of testing the thin oxide of a semiconductor memory cell that uses breakdown voltage | |
| KR100469673B1 (ko) | 불휘발성메모리어레이의챠지이득과챠지손실특성검출회로 | |
| US7439574B2 (en) | Silicon/oxide/nitride/silicon nonvolatile memory with vertical channels | |
| JP2008219027A (ja) | フラッシュメモリセル | |
| US6950356B2 (en) | Non-volatile memory test structure and method | |
| JP2002074998A (ja) | 不揮発性半導体記憶装置の評価装置およびその評価方法、ならびに不揮発性半導体記憶装置およびその製造方法 | |
| US7646643B1 (en) | Process charging monitor for nonvolatile memory | |
| JP2000223597A (ja) | センストランジスタ中の書き込み可能埋込ソ―ス／ドレインを有する改善された不揮発性再書き込み可能インタ―コネクトセル | |
| US5636168A (en) | Method for testing a nonvolatile semiconductor memory device | |
| US6717850B1 (en) | Efficient method to detect process induced defects in the gate stack of flash memory devices | |
| CN100438037C (zh) | 多阶nrom的存储单元及其操作方法 | |
| US6348370B1 (en) | Method to fabricate a self aligned source resistor in embedded flash memory applications | |
| CN112652352B (zh) | 闪存的数据保持力测试方法 | |
| US6331954B1 (en) | Determination of misalignment for floating gates near a gate stack bending point in array of flash memory cells | |
| KR20080001338A (ko) | 플래시 메모리 소자의 제조 방법 및 독출 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061204 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090615 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090908 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091030 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100608 |
|
| A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20101026 |