JP3845495B2 - 非揮発性メモリ・アレイを消去する方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は全般的に集積回路の分野、更に具体的に言えば、電気的に消去可能なフラッシュ固定メモリ（フラッシュＥＰＲＯＭ）を消去する改良された手順に関する。この発明が関係する種類のフラッシュＥＰＲＯＭは、単一トランジスタで形成された非揮発性メモリ・セルを持ち、この単一トランジスタは分割制御ゲートなしに形成されている。
【０００２】
従来の初期の手順を使うと、非揮発性フラッシュＥＰＲＯＭアレイの全てのメモリ・セルは同時に消去される。多くの場合、同時に消去すると、過大な数のメモリ・セルの過消去が起こる。過大な数のメモリ・セルの過消去に対する１つの解決策は、アレイ全体のサブアレイを別々に消去する従来のそれより後期の手順である。
【０００３】
この従来の後期の手順では、非揮発性フラッシュＥＰＲＯＭアレイの全てのサブアレイにある全てのセルに消去パルスが同時に印加される。各々の消去パルスを印加した後、各々のサブアレイにある対応するセル、又は対応するセル群を検査して、そのセル又はセル群が消去されているかどうかを調べる。セル又はセル群が消去されていると分かったとき、全てのサブアレイにある全てのセルにこれ以上の消去パルスが同時に自動的に印加されることはない。各々のサブアレイにある対応する個別のセル又はセル群が消去されているかどうかを判断するまで、この試験が続けられる。何れかの対応するセル又はセル群が消去されていないと分かると、消去されていないセルを含むサブアレイだけに、少なくとも１つの消去パルスが印加される。各々の工程で、各々のサブアレイの過消去されたセルを補正し、全てのセルが消去されたが、過消去がされなくなるまで、又はあるカウントを越えるまで、この消去手順が続けられる。
【０００４】
この従来の後期の手順を使って、多数の遅いメモリ・セルを持つ非揮発性フラッシュＥＰＲＯＭを消去するとき、問題が起こる。この場合、従来の後期の手順では、消去動作が完了するまでには長すぎる時間を必要とする。
【０００５】
個別のサブアレイを消去する融通性を持つが、消去動作の完了に必要な時間の長さを短縮し、しかも閾値電圧の分布範囲が狭くなるような改良された消去手順の必要がある。
【０００６】
【課題を解決するための手段及び作用】
この発明では、改良された消去手順を提供する。改良された消去手順は、個別のサブアレイを消去する融通性を持ち、その結果、閾値電圧の分布範囲が狭くなる。ほとんどあらゆる場合に、この発明の手順は全体的な消去時間を短縮する。
【０００７】
改良された消去手順は、フラッシュＥＰＲＯＭアレイの全てのサブアレイに最初に一連の消去パルスを同時に印加することを含む。各々の消去パルスの合間に、各々のサブアレイにあるメモリ・セルを一度に１列ずつ同時に検査して、何れかのセルが過消去されているかどうかを調べる。この手順の間の任意の時に、セルが過消去されたら、この過消去状態を補正し、その後、従来と同じように消去手順を続ける。すなわち、従来のように消去状態が起こるまでという代りに、過消去状態が起こるまで、全てのサブアレイにある全てのセルに消去パルスを同時に印加する。過消去状態が最初に発生した後、明細書のこれまでの部分で述べたように、従来の手順に従う。すなわち、各々のサブアレイにある対応する個別のセル又はセル群が消去されているかどうかを判定するために、試験を続ける。何れかの対応するセル又はセル群が消去されていないと分かった場合、消去されていないセルを含むサブアレイだけに、少なくとも１つの消去パルスを印加する。各々の工程で、各々のサブアレイの過消去セルが補正され、全てのセルが消去されているが、過消去がされていない状態になるまで、又はあるカウントを越えるまで、消去手順が続けられる。前と同じく、各々の消去パルスの後、各々の個別のサブアレイのセルを検査して、そのサブアレイのセルが過消去されているかどうかを調べる。各々の工程で、各々のサブアレイの過消去されたセルを補正し、全てのセルが消去されているが、過消去はされていない状態になるまで、又はあるカウントを越えるまで、消去手順を続ける。
【０００８】
ここに説明した方法の技術的な利点は、従来の手順で必要とする時間の１／３という短い時間内に、消去閾値電圧が狭い範囲に達することである。
【０００９】
【実施例】
この発明の好ましい実施例およびその利点は、図１ないし５を参照すれば最もよく理解される。図面全体にわたり、対応する部分には同じ参照数字を用いている。しかし、この発明は広く応用しうる発明概念を持ち、これは種々の特定の場合に実施することができることを承知されたい。特定の実施例は、この発明の範囲を制限することなく、この発明の構成の仕方並びに使い方を具体的に例示するものである。
【００１０】
図１について説明すると、この発明の方法の使い方を例示するために、メモリ・チップの必須の一部分である一例としてのメモリ・セルのアレイが示されている。各々のセルが、ソース１１、ドレイン１２、浮動ゲート１３及び制御ゲート１４を持つ浮動ゲート・トランジスタ１０である。１行のセル１０内にある各々の制御ゲート１４がワード線１５に接続され、各々のワード線１５がワード線復号器１６に接続される。１行のセル１０内にある各々のソース１１がソース線１７に接続される。１列のセル１０内にある各々のドレイン１２がドレイン−列線１８に接続される。各々のソース線１７が列共通線１７ａによって列復号器１９に接続され、各々のドレイン−列線１８が列復号器１９に接続される。
【００１１】
読取モードでは、ワード線復号器１６が、線２０ｒ上のワード線アドレス信号並びに読取／書込み／消去制御回路２１（又はマイクロプロセッサ２１）からの信号に応答して、選ばれたワード線１５に予め選ばれた正の電圧Ｖｃｃ（約＋５Ｖ）を印加すると共に、選ばれなかったワード線１５に低電圧（アース又はＶSUB ）を印加する。列復号器１９は、少なくとも選ばれたドレイン−列線１８に予め選ばれた正の電圧ＶSEN （約＋１Ｖ）を印加すると共に、低電圧（０Ｖ）をソース線１７に印加するように作用する。列復号器１９は、アドレス線２０ｄの信号に応答して、選ばれたセル１０の選ばれたドレイン−列線１８をデータ入力／出力端子に接続するようにも作用する。選ばれたドレイン−列線１８及び選ばれたワード線１５に接続されたセルの導電又は非導電状態が、データ入力／出力端子２２に接続されたセンスアンプ（図面に示してない）によって検出される。
【００１２】
フラッシュ消去モードの間、列復号器１９は、全てのドレイン−列線１８を浮動状態（オフ状態にバイアスされた電界効果トランジスタのような高インピーダンスに接続された状態）に残すように作用しうる。ワード線復号器１６は、全てのワード線１５を基準電位ＶSUB に接続するように作用する。この電位はアースであって良い。列復号器１９は、消去しようとするセル（アレイ全体又はサブアレイのセル）のソース線１７に一連の高い正の電圧ＶEE（約＋１０Ｖないし＋１５Ｖ）パルスを印加するようにも作用する。これらの消去パルスが、浮動ゲート１３からの電荷をソース１１に移転するファウラー・ノルドハイム・トンネル電流を発生するくらいの電界強度をゲート酸化物領域にわたって作り出し、メモリ・セル１０を消去する。消去手順について更に詳しいことは、後で説明する。
【００１３】
書込み又はプログラム・モードでは、ワード線復号器１６が、線２０ｒ上のワード線アドレス信号並びに読取／書込み／消去制御回路２１（又はマイクロプロセッサ２１）からの信号に応答して、選ばれた制御ゲート１４を含む選ばれたワード線１５に予め選ばれた第１のプログラミング電圧ＶP1（約＋１２Ｖ）を印加するように作用し得る。列復号器１９も、選ばれたドレイン−列線１８、従って選ばれたセル１０のドレイン１２に第２のプログラミング電圧ＶP2（約＋５ないし＋１０Ｖ）を加えるように作用する。ソース線１７が基準電位ＶSUB に接続されるが、この電位はアースであって良い。全ての選ばれなかったドレイン−列線１８が基準電位ＶSUB に接続されるか、あるいは浮動になる。これらのプログラミング電圧が、選ばれたメモリ・セル１０のチャンネルに大電流（ドレイン１２からソース１１へ）状態を作り、その結果、ドレイン−チャンネル接合の近くに、チャンネルの熱い電子及びなだれ降伏電子を発生し、それらの電子がチャンネル酸化物を介して、選ばれたセル１０の浮動ゲート１３に注入される。プログラミング時間は、チャンネル領域に対し（ＶP1が０Ｖの状態で）約−２Ｖないし−６Ｖの負のプログラム電荷を浮動ゲート１３にプログラムするのに十分な長さに選ばれる。この実施例に従って作られたメモリ・セル１０では、制御ゲート１４／ワード線１５及び浮動ゲート１３の間の結合係数は約０．６である。従って、例えば、選ばれた制御ゲート１４を含めて、選ばれたワード線１５に１２Ｖのプログラミング電圧ＶP1があると、選ばれた浮動ゲート１３に約＋７．２Ｖの電圧が加えられる。浮動ゲート１３（約＋７．２Ｖにある）とアースされた（約０Ｖ）ソース線１７の間の電圧の差は、選ばれた又は選ばれなかったセル１０の浮動ゲート１３を充電するファウラー・ノルドハイム・トンネル電流をソース１１及び浮動ゲート１３の間のゲート酸化物を横切って生じさせるには不十分である。選ばれたセル１０の浮動ゲート１３は、プログラミングの間に注入された熱い電子で充電され、これらの電子が、制御ゲート１４に正の読取電圧がある状態で、選ばれたセル１０の浮動ゲート１３の下にあるソース‐ドレイン通路を非導電にし、これが‘０’ビットとして読取られる状態である。選ばれなかったセル１０の浮動ゲート１３の下にあるソース‐ドレイン通路は導電状態のままであり、これらのセル１０は‘１’ビットとして読取られる。
【００１４】
図２について説明すると、この発明のフラッシュＥＰＲＯＭ又はフラッシュ・アレイＡＲは非揮発性メモリ・セル１０を有する。各々のセル１０は単一トランジスタで形成されており、この単一トランジスタは分割制御ゲート１４なしに形成される。セル１０が基板２３の上に形成される。チャンネル２４が拡散されたソース１１を拡散されたドレイン１２から隔てている。ゲート絶縁体２５がチャンネル２４並びに基板２３を浮動ゲート１３から分離している。レベル間絶縁体２６が浮動ゲート１３を制御ゲート１４から分離している。この形式のメモリ・アレイＡＲは、フラッシュ消去の後、再びプログラミングする前に、閾値電圧ＶT の比較的狭い分布を必要とする。すなわち、閾値電圧ＶT は狭い範囲に分布しているべきであり、その範囲は、小さな正の値である下限から、読取電圧Ｖｃｃより低い一層大きな正の値である上限までに及ぶ。読取電圧Ｖｃｃ（大体約＋５Ｖ）が、アレイＡＲの読取動作中、セル１０の制御ゲート１４に印加される電圧である。前に述べたように、読取電圧がメモり・セル１０の制御ゲート１４に印加されると、ソース‐ドレイン通路の導電度が測定される。消去されたセル１０のソース‐ドレイン通路又はチャンネル２４は、読取電圧が印加された状態で導電するが、プログラムされたセル１０のソース‐ドレイン通路２４は導電しない。ここで説明している形式のメモリでは、消去されたセル１０の浮動ゲート１３は、中立の充電状態、あるいは場合によって若干正に充電された状態であるのが普通である。プログラムされたセル１０の浮動ゲート１３は負に充電される。
【００１５】
あるフラッシュ・メモリＡＲは、フラッシュ消去の後の閾値電圧ＶT が幅広く分布している。この幅広い分布は、例えば、フラッシュ・メモリＡＲのセル１０の間の酸化物の厚さの違いによって起こることがある。消去が最も遅いメモリ・セル１０（最高の消去閾値電圧ＶT を持つメモリ・セル１０）は、メモリ・セル１０並びにそれに並列接続された任意のメモリ・セル１０を正しく読取ろうとすれば、最終的な閾値電圧ＶT が読取電圧より低くならなければならない。消去が最も速いメモリ・セル１０（最低の消去閾値電圧ＶT を持つメモリ・セル１０）は、メモリ・セル１０をターンオフすることができないように、（負の値を含めて）あまり低い閾値電圧ＶT まで消去してはならない。この場合も、過消去（又は空乏状態）のメモリ・セル１０は、アレイＡＲ内の並列接続されたメモリ・セル１０の列全体を正しく読取るのを妨げる。図３は、遅いメモリ・セル１０（曲線Ａ）及び速いメモリ・セル（曲線Ｂ）に対する消去閾値電圧ＶT 対時間の関係を示す。
【００１６】
初期の従来技術では、非揮発性アレイＡＲの全てのメモリ・セル１０が同時に消去されている。同時に消去すると、過大な数のメモリ・セル１０の過消去を招き、この結果、従来技術も、その後期ではアレイＡＲ全体の別々に消去しうるサブアレイを使うようになった。
【００１７】
図１に戻って説明すると、非揮発性メモリ・セル１０の例として示したアレイＡＲは、少なくとも第１のサブアレイＳ１及び第２のサブアレイＳ２に分割されている。第１の消去入力Ｉ１が第１のサブアレイＳ１に接続され、第２の消去入力Ｉ２が第２のサブアレイＳ２に接続される。第１及び第２のサブアレイＳ１及びＳ２の各々は、夫々の消去入力Ｉ１又はＩ２に一連の消去パルスを印加することにより、別々にフラッシュ消去が可能である。典型的なアレイＡＲは、例えばこのような１６個のサブアレイＳ１、Ｓ２等で構成することができ、これらのサブアレイが１６個の消去入力Ｉ１、Ｉ２等に接続されている。
【００１８】
アドレスＡ０‐Ａ６は列アドレスである。各々の列アドレスＡ０‐Ａ６が、第１及び第２のサブアレイＳ１及びＳ２の中をのびる列をアドレスする。すなわち、第１のサブアレイＳ１にある列のセル１０のドレイン１２が第２のサブアレイＳ２にある列のセル１０のドレイン１２に接続される。
【００１９】
従来、圧縮と呼ばれる方法を使って、空乏状態のメモリ・セル１０の閾値電圧ＶT を高めている。メモリ・セルの閾値電圧を圧縮する１つの手順が、１９９２年６月１６日にジョバンニ・サンティンに付与され、テキサス・インストゥルメンツ・インコーポレーテッド社に譲渡された米国特許第５，１２２，９８５号に記載されている。アレイＡＲが一層小さい部分（サブアレイＳ１、Ｓ２等）に分割される。１つのサブアレイにある少なくとも１つの対応するメモリ・セル１０が消去されるまで、個別の消去パルスが全てのサブアレイに最初に同時に印加される。少なくとも１つのセルが消去された時点で、消去検証試験に合格しなかった任意のサブアレイ（場合によってＳ１又はＳ２）だけに、個別の消去パルスが印加される。この方法を使うと、一番遅いメモリ・セル１０及び一番速いメモリ・セル１０の両方が同じサブアレイＳ１又はＳ２内で発生して、空乏状態を招く確率が低くなる。消去検証試験に合格しなかったサブアレイＳ１又はＳ２が更に消去された場合にだけ、小さい方のサブアレイＳ１及びＳ２が全体的な消去分布を改善する。この消去手順が図４に示されており、「従来の消去手順のフローチャート」と記されている。従来の後期に生まれたこの方式は、単独の遅いメモリ・セル１０を持つメモリ・アレイＡＲに対してよく作用する。
【００２０】
しかし、閾値電圧ＶT の消去分布が非常に大幅になるような多数の遅いメモリ・セル１０を持つアレイＡＲを消去するのに、この従来の後期の手順を使うことにより、問題が起こる。従来のこの後期の手順を使うと、全ての消去検証試験が、サブアレイＳ１、Ｓ２等の各行に逐次的にかつ同時に実施される。行の各組の中で、消去検証試験は、一度に１列又は１つのアドレスで実施される。最初の消去検証試験によって、消去の必要が分かった場合、全てのサブアレイＳ１、Ｓ２にある全てのメモリ・セル１０が少なくとも１つの同時の消去パルスを受け取る。消去検証試験が再び行われ、場合によってメモリ・セル１０のある群内のあるメモリ・セル１０が消去の必要を示す場合、消去されていないセル１０を持つ個別のサブアレイＳ１、Ｓ２だけに、消去パルスが印加される。すなわち、この従来の後期の手順では、ある列内の（全てのサブアレイＳ１、Ｓ２等を含む）セルは、アレイとしてではなく、サブアレイとして消去される。各々のサブアレイの列が消去された後、そのサブアレイの列内にあるセルが、消去されたかどうか又は過消去されたか検証され、その後、過消去されていれば圧縮される。この過程が、アレイＡＲ内の全てのセル１０が消去され、検証され、もし過消去であれば圧縮されるまで、又は消去／圧縮工程の数があるカウントを越えるまで、この過程が各々の行に対して列ごとに繰り返される。
表Ｉの例は、例えば、図１の２つのサブアレイＳ１及びＳ２の各々の第１行にあるメモ・セル１０を消去するのに必要な個別に印加される多数の個別の消去パルスの必要な数を示している。
【００２１】
【表１】
しかし、表Ｉの例並びに図１のアレイに従来の後期の手順を適用することは、別の問題の例示になる。従来の後期の手順は、全般的に図４のフローチャートに示されている。前に述べたように、図１のアレイＡＲが第１及び第２のサブアレイＳ１及びＳ２に分割され、第１のサブアレイＳ１が第１の消去入力Ｉ１に接続され、第２のサブアレイＳ２が第２の消去入力Ｉ２に接続される。（図４及び図５の手順では、Ｉ／Ｏという符号は図１の入力Ｉ１及び入力Ｉ２に対応する。）消去入力Ｉ１に印加された消去パルスは、第１のサブアレイＳ１にあることごとくのセル１０をフラッシュ消去する傾向を持つ。同様に、消去入力Ｉ２に印加された消去パルスは、第２のサブアレイＳ２にあることごとくのセル１０をフラッシュ消去する傾向を持つ。消去入力Ｉ１及びＩ２に印加される各々の消去パルスは、アレイＡＲにある最も速いセルを過消去しないくらいに短い。各々のサブアレイＳ１及びＳ２は、アドレス入力Ａ０‐Ａ６に接続された共通の７列を持っている。従来の後期の手順を使うと、短い消去パルスがサブアレイＳ１にあるセル１０に印加される。この列のうち、第１のサブアレイＳ１のアドレスＡ０に対応する部分が、この後、列のこの部分にあるセル１０が消去されたかどうかを調べるために検査される。消去されていなければ、第２の消去パルスが印加され、検査が繰り返される。
【００２２】
従来の初期の手順が使われ、従って、第１の消去入力Ｉ１及び第２の消去入力Ｉ２の両方に消去パルスが同時に印加された場合、２０個のパルスしか必要としないことに注意されたい。しかし、その後、第２の消去入力Ｉ２が不必要な５個の消去パルスを受け取り、こういうパルスは、サブアレイＳ１又はＳ２にある他のメモリ・セル１０の内の１つ又は更に多くを空乏状態に駆動することがある。
【００２３】
表Ｉの例並びに図４に示した従来の手順を使うと、第１のサブアレイＳ１の列Ａ０の部分にある第１行のセルを消去するために、相次ぐ２０個の消去パルスが第１の消去入力Ｉ１に印加される。アドレスＡ０に対応する同じ列にあるが、第２のサブアレイＳ２にある第１行のメモリ・セル１０を消去するために、２つの相次ぐ消去パルスが第２の消去入力Ｉ２に印加される。第１の消去入力Ｉ１に２０個の消去パルスを、そして第２の消去入力Ｉ２に２つの相次ぐ消去パルスを印加した後、消去検証試験によって、アドレスＡ０によって定められた列にあるサブアレイの第１行のセルが首尾良く消去されたことが示される。その後、消去検証試験はアドレスＡ１にインクレメントし、その後アドレスＡ２へというようにインクレメントする。アドレスＡ１及びＡ３は、第１又は第２の消去入力が、第１及び第２の消去入力Ｉ１及びＩ２に前に印加された消去パルスの数以下の数の消去パルスを印加することしか必要としないので、アドレスＡ１及びＡ３は、余分の消去パルスの印加を必要としない。アドレスＡ３は、第１の消去入力Ｉ１に対する消去パルスの印加を必要としない。しかし、アドレスＡ３は、第２の消去入力Ｉ２に別の１３個の消去パルスを印加することを必要とする。残りのアドレスＡ４‐Ａ６は余分の消去パルスを必要としない。この方法で、サブアレイＳ１及びＳ２の最初の行を消去するのに必要な消去パルスの累算数は３３（２０及び１３の和）である。
【００２４】
サブアレイの行を並列に試験し、サブアレイに消去パルスを個別に印加する過程は、全てのサブアレイＳ１、Ｓ２等の全ての行が検証試験に合格するまで続けられる。
【００２５】
従来の後期の手順の改良が、図４の消去手順を、「改良された消去手順のフローチャート」と記した図５に示す消去手順に変更することによって示されている。図５の手順は、図４の一部分ではないフラグＦＬを含む。フラグＦＬは、最初はクリアされており、どれかの空乏試験が合格しなかった場合にセットされる。この手順の消去パルス・セグメントは、このフラグＦＬ次第である。フラグＦＬがセットされていなければ、全てのサブアレイＳ１、Ｓ２等が並列に消去される。一旦何れかのサブアレイＳ１、Ｓ２等が空乏検査に合格しなくなると、フラグＦＬがセットされる。この後の消去パルスは、消去検証試験に合格しなかった特定のサブアレイＳ１、Ｓ２等にだけ印加される。表Ｉの前に述べた例では、第２の消去入力Ｉ２に印加された２０個のパルスによって、サブアレイＳ１又はＳ２の何れの第１行にあるどのセル１０も空乏状態にならなかった場合、累算的な消去時間は合計で僅かパルス２０個である。しかし、第１の消去入力Ｉ１及び第２の消去入力Ｉ２の両方に印加された１３番目のパルスで、サブアレイＳ１のアドレスＡ１又はＡ２又はサブアレイＳ２のアドレスＡ２‐Ａ６の内のどこかのアドレスにあるセル１０が空乏試験に合格しなかった場合、その時、サブアレイＳ１のアドレスＡ０にあるセル１０を消去するには、更に７個のパルスが入力Ｉ１に必要である。更に、アドレスＡ３にあるセル１０を消去して消去を完了するには、入力Ｉ２に更に２つのパルスが必要である。これによって、サブアレイＳ１及びＳ２の第１行を消去するための合計はパルス２２個になる。この解決策は、過大な過消去なしに、アレイＡＲに対する消去時間を改善する。
【００２６】
表Ｉの例を消去するために図５の手順を使うとき、第１及び第２の両方のサブアレイＳ１及びＳ２に印加された２０個の消去パルスが、アレイＡＲのどのセル１０をも過消去しないことがあり得る。そういう場合、直前の例で述べた２２個の代りに、２０個のパルスしか必要としない。
【００２７】
この発明の手順を使うと、アレイＡＲがサブアレイＳ１、Ｓ２等の群に分割され、過消去状態（空乏状態）が起こるか、あるいは全てのセルが消去されるか、そのどちらかが最初に起こるまで、全てのサブアレイＳ１、Ｓ２等に対して並列に消去動作が実施される。この発明の手順の独特の特徴は、過消去状態が起こった場合、消去動作はサブアレイＳ１、Ｓ２等に対して個別に続けられ、消去検証試験に合格しなかったサブアレイＳ１、Ｓ２等だけが消去パルスを受け取ることになっていることである。
【００２８】
前段では、空乏状態検査工程は、制御ゲート１４に小さい電圧を印加して、空乏状態になったメモリ・セル１０のソース１１及びドレイン１２の間の実質的な電流の導通を検査するのが普通である。希望によっては、空乏状態の検査が、制御ゲート１４に小さい電圧を印加した状態で、空乏状態になったメモリ・セル１０のソース１１及びドレイン１２の間の極く小さい電流の導通を検査することができる。小さい電流の基準を使うことにより、実際の過消去又は空乏状態が防止される。従って、過消去状態を補正するのに必要な時間が節約されるが、別の問題が発生する。
【００２９】
この発明の手順の利点は、過消去の余裕を保ちながら、消去時間が一層短くなることである。
この代りに、メモリ・セルは、過消去の検査をする前に、消去されているかどうかを調べるために検査することができる。この逆の順序の手順の欠点は、過消去されたセルが、並列接続されたセルが消去されているかどうかを試験する能力に悪影響を及ぼすことである。
【００３０】
この発明を実施例について説明したが、この説明はこの発明を制限する意味に解してはならない。以上の説明から、当業者には、実施例の種々の変更並びにこの発明のその他の実施例が容易に考えられよう。従って、特許請求の範囲には、この発明の範囲内に属するこのような全ての変更又は実施例を包括することを承知されたい。
【００３１】
以上の説明に関し、更に以下の項目を開示する。
（１） 少なくとも第１及び第２のサブアレイのメモリ・セルを持ち、該第１のサブアレイのメモリ・セルが別々にフラッシュ消去可能であり、前記第２のサブアレイのメモリ・セルが別々にフラッシュ消去可能であるような非揮発性メモリ・アレイを消去する方法に於いて、
（イ）前記第１のサブアレイ及び第２のサブアレイに少なくともフラッシュ消去パルスを同時に印加し、
（ロ）前記メモリを試験して、該メモリ内の何れかのメモリ・セルの空乏状態を判定し、該空乏状態の試験が、一度にサブアレイあたり１列のメモリ・セルを同時に検査することによって実施され、
（ハ）前記メモリ内の何れかのメモリ・セルが空乏状態であれば、該空乏状態を補正し、
（ニ）前記メモリ内の何れかのメモリ・セルが消去されていないかどうかを判定するために試験し、該試験は一度にサブアレイあたり１つのメモリ・セルを同時に検査することによって実施され、
（ホ）前記第１のサブアレイ内の何れかのメモリ・セルが過消去されて補正されており、前記第１のサブアレイ内の何れかのメモリ・セルが消去されていない場合、前記第１のサブアレイだけに別のフラッシュ消去パルスを印加し、
（ヘ）前記第１のサブアレイ内の何れかのメモリ・セルが空乏状態であって補正されており、前記第２のサブアレイ内の何れかのメモリ・セルが消去されていない場合、前記第２のサブアレイだけに別のフラッシュ消去パルスを印加する工程を含む方法。
【００３２】
（２） （１）記載の方法に於いて、更に、工程（ニ）より後、そして工程（ホ）及び（ヘ）の前に、前記第１のサブアレイ内の何れかのメモリ・セルが空乏状態で補正されていて、前記第１のサブアレイ内の何れかのメモリ・セルが消去されておらず、前記第２のサブアレイ内の何れかのメモリ・セルが消去されていない場合、前記第１及び第２のサブアレイに別のフラッシュ消去パルスを同時に印加する工程を含む方法。
【００３３】
（３） （１）記載の方法に於いて、前記別の消去パルスを印加した後、前記サブアレイ内のメモリ・セルの空乏状態を検査する工程を含む方法。
（４） （１）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内のメモリ・セルの空乏状態を検査し、メモリ・セルが空乏状態にあれば、該空乏状態を補正することを含む方法。
（５） （１）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内のメモリ・セルの空乏状態を検査し、メモリ・セルが空乏状態にあれば、該空乏状態を補正し、更に、前記サブアレイ内の何れかのメモリ・セルが消去されていないかどうかを判定するために検査することを含む方法。
（６） （１）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内のメモリ・セルの空乏状態を検査し、更に、前記サブアレイ内の何れかのメモリ・セルが消去されていないかどうかを判定するために検査することを含む方法。
（７） （１）記載の方法に於いて、前記空乏状態の検査が、メモリ・セルの制御ゲートに小さい電圧を印加した状態で、該メモリ・セルのソース及びドレインの間に極く小さい電流の導通があることであり、この小さい電流は、メモリ・セルに実際に空乏状態がないことを示す方法。
（８） （１）記載の方法に於いて、前記非揮発性メモリ・アレイが、分割制御ゲートを持たない１トランジスタ・メモリ・セルを含む方法。
【００３４】
（９） 別々にフラッシュ消去可能な多数のサブアレイのメモリ・セルを持つフラッシュＥＰＲＯＭを消去する方法に於いて、
（イ）各々のフラッシュ消去可能なサブアレイに少なくともフラッシュ消去パルスを同時に印加し、
（ロ）前記フラッシュＥＰＲＯＭを試験して、該フラッシュＥＰＲＯＭ内の何れかのメモリ・セルが空乏状態であるかどうかを判定し、該空乏状態の試験が、一度にサブアレイあたり１列のメモリ・セルを同時に検査することによって実施され、
（ハ）前記フラッシュＥＰＲＯＭ内の何れかのメモリ・セルが空乏状態であれば、該空乏状態を補正し、
（ニ）前記フラッシュＥＰＲＯＭを試験して、前記フラッシュＥＰＲＯＭ内の何れかのメモリ・セルが消去されていないかどうかを判定し、この試験が一度にサブアレイあたり１つのメモリ・セルを同時に検査することによって実施され、
（ホ）前記フラッシュＥＰＲＯＭ内のメモリ・セルが消去されていない場合、消去されていないメモリ・セルがあるサブアレイだけに別のフラッシュ消去パルスを印加する工程を含む方法。
【００３５】
（１０） （９）記載の方法に於いて、更に、前記別の消去パルスの印加後、前記サブアレイ内の１つ又は更に多くのメモリ・セルが空乏状態かどうかを検査することを含む方法。
（１１） （９）記載の方法に於いて、前記別の消去パルスの印加後、該サブアレイ内の１つ又は更に多くのメモリ・セルが空乏状態かどうかを検査し、メモリ・セルが空乏状態であれば、該空乏状態を補正することを含む方法。
（１２） （９）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内の１つ又は更に多くのメモリ・セルが空乏状態かどうかを検査し、メモリ・セルが空乏状態であれば、該空乏状態を補正し、更に、前記サブアレイ内の何れかのメモリ・セルが消去されていないかどうかを判定するために検査することを含む方法。
（１３） （９）記載の方法に於いて、更に、前記別の消去パルスの印加後、前記サブアレイ内の１つ又は更に多くのメモリ・セルが空乏状態かどうかを検査し、前記サブアレイ内の何れかのメモリ・セルが消去されていないかどうかを判定するために検査することを含む方法。
（１４） （９）記載の方法に於いて、前記空乏状態の検査は、メモリ・セルの制御ゲートに小さい電圧を印加した状態で、該メモリ・セルのソース及びドレインの間の極く小さい電流の導通を検査し、該小さい電流はメモリ・セルが実際に空乏状態ではないことを表す方法。
（１５） （９）記載の方法に於いて、前記非揮発性メモリ・アレイが、分割制御ゲートを持たない１トランジスタ・メモリ・セルを含む方法。
【００３６】
（１６） 別々にフラッシュ消去可能な多数のサブアレイのメモリ・セルを持つフラッシュＥＰＲＯＭを消去する方法に於いて、
（イ）フラッシュ消去可能な各々のサブアレイに少なくともフラッシュ消去パルスを同時に印加し、
（ロ）前記フラッシュＥＰＲＯＭを試験して、該フラッシュＥＰＲＯＭ内の何れかのメモリ・セルが消去されていないかどうかを判定し、該試験は一度にサブアレイあたり１つのメモリ・セルを同時に検査することによって実施され、
（ハ）前記フラッシュＥＰＲＯＭを試験して、該ＥＰＲＯＭ内の何れかのメモリ・セルが過消去されているかどうかを判定し、該試験は一度にサブアレイあたり１列のメモリ・セルを同時に検査することによって実施され、
（ニ）前記フラッシュＥＰＲＯＭ内の何れかのメモリ・セルが過消去されている場合、該過消去状態を補正し、
（ホ）前記フラッシュＥＰＲＯＭ内の何れかのメモリ・セルが消去されていない場合、消去されていないメモリ・セルがあるサブアレイにだけ、別のフラッシュ消去パルスを印加する工程を含む方法。
【００３７】
（１７） （１６）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内の１つ又は更に多くのメモリ・セルの空乏状態を判定するために検査することを含む方法。
（１８） （１６）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内の１つ又は更に多くのメモリ・セルが空乏状態であるかどうかを調べるために検査することを含み、メモリ・セルが空乏状態であれば、該空乏状態を補正することを含む方法。
（１９） （１６）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内の１つ又は更に多くのメモリ・セルが空乏状態かどうかを調べるために検査し、メモリ・セルが空乏状態であれば、該空乏状態を補正し、更に、そのサブアレイ内の何れかのメモリ・セルが消去されていないかどうかを判定するために検査することを含む方法。
（２０） （１６）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内の１つ又は更に多くのメモリ・セルが空乏状態であるかどうかを調べるために検査することを含み、更に、該サブアレイ内の何れかのメモリ・セルが消去されていないかどうかを判定するために検査することを含む方法。
（２１） （１６）記載の方法に於いて、前記非揮発性メモリ・アレイが、分割制御ゲートを持たない１トランジスタ・メモリ・セルを含む方法。
【００３８】
（２２） フラッシュＥＰＲＯＭアレイ（ＡＲ）を消去する手順が、フラッシュＥＰＲＯＭアレイ（ＡＲ）の全てのサブアレイ（Ｓ１、Ｓ２等）に同時に一連の消去パルスを印加することを含む。各々の消去パルスの合間に、各々のサブアレイ（Ｓ１、Ｓ２等）のメモリ・セル１０を一度に１行ずつ、そして一度に１つの列ずつ同時に検査し、任意のセル１０が過消去されているかどうかを調べる。この手順の間の任意のときに、セル１０が過消去されていると分かった場合、過消去状態を補正し、消去手順を続けるが、従来のサブアレイ消去手順と同じように、消去されていないメモリ・セル１０を持つサブアレイ（Ｓ１、Ｓ２等）だけに、消去パルスが印加される。殆どあらゆる場合に、この発明の手順は全体的な消去時間を短縮する。
【図面の簡単な説明】
【図１】非揮発性メモリ・セル・アレイの一部分をブロック図で示した回路図。
【図２】この発明の方法に用いられる形式の非分割ゲート型メモリ・セルの断面図。
【図３】時間に対して電圧閾値を示すグラフであって、消去の速いメモリ・セルの特性並びに消去の遅いメモリ・セルの特性を例示している。
【図４】従来の後期の消去手順を示すフローチャート。
【図５】この発明の消去手順を示すフローチャート。
【符号の説明】
Ｓ１，Ｓ２ サブアレイ
１０ セル
【産業上の利用分野】
この発明は全般的に集積回路の分野、更に具体的に言えば、電気的に消去可能なフラッシュ固定メモリ（フラッシュＥＰＲＯＭ）を消去する改良された手順に関する。この発明が関係する種類のフラッシュＥＰＲＯＭは、単一トランジスタで形成された非揮発性メモリ・セルを持ち、この単一トランジスタは分割制御ゲートなしに形成されている。
【０００２】
従来の初期の手順を使うと、非揮発性フラッシュＥＰＲＯＭアレイの全てのメモリ・セルは同時に消去される。多くの場合、同時に消去すると、過大な数のメモリ・セルの過消去が起こる。過大な数のメモリ・セルの過消去に対する１つの解決策は、アレイ全体のサブアレイを別々に消去する従来のそれより後期の手順である。
【０００３】
この従来の後期の手順では、非揮発性フラッシュＥＰＲＯＭアレイの全てのサブアレイにある全てのセルに消去パルスが同時に印加される。各々の消去パルスを印加した後、各々のサブアレイにある対応するセル、又は対応するセル群を検査して、そのセル又はセル群が消去されているかどうかを調べる。セル又はセル群が消去されていると分かったとき、全てのサブアレイにある全てのセルにこれ以上の消去パルスが同時に自動的に印加されることはない。各々のサブアレイにある対応する個別のセル又はセル群が消去されているかどうかを判断するまで、この試験が続けられる。何れかの対応するセル又はセル群が消去されていないと分かると、消去されていないセルを含むサブアレイだけに、少なくとも１つの消去パルスが印加される。各々の工程で、各々のサブアレイの過消去されたセルを補正し、全てのセルが消去されたが、過消去がされなくなるまで、又はあるカウントを越えるまで、この消去手順が続けられる。
【０００４】
この従来の後期の手順を使って、多数の遅いメモリ・セルを持つ非揮発性フラッシュＥＰＲＯＭを消去するとき、問題が起こる。この場合、従来の後期の手順では、消去動作が完了するまでには長すぎる時間を必要とする。
【０００５】
個別のサブアレイを消去する融通性を持つが、消去動作の完了に必要な時間の長さを短縮し、しかも閾値電圧の分布範囲が狭くなるような改良された消去手順の必要がある。
【０００６】
【課題を解決するための手段及び作用】
この発明では、改良された消去手順を提供する。改良された消去手順は、個別のサブアレイを消去する融通性を持ち、その結果、閾値電圧の分布範囲が狭くなる。ほとんどあらゆる場合に、この発明の手順は全体的な消去時間を短縮する。
【０００７】
改良された消去手順は、フラッシュＥＰＲＯＭアレイの全てのサブアレイに最初に一連の消去パルスを同時に印加することを含む。各々の消去パルスの合間に、各々のサブアレイにあるメモリ・セルを一度に１列ずつ同時に検査して、何れかのセルが過消去されているかどうかを調べる。この手順の間の任意の時に、セルが過消去されたら、この過消去状態を補正し、その後、従来と同じように消去手順を続ける。すなわち、従来のように消去状態が起こるまでという代りに、過消去状態が起こるまで、全てのサブアレイにある全てのセルに消去パルスを同時に印加する。過消去状態が最初に発生した後、明細書のこれまでの部分で述べたように、従来の手順に従う。すなわち、各々のサブアレイにある対応する個別のセル又はセル群が消去されているかどうかを判定するために、試験を続ける。何れかの対応するセル又はセル群が消去されていないと分かった場合、消去されていないセルを含むサブアレイだけに、少なくとも１つの消去パルスを印加する。各々の工程で、各々のサブアレイの過消去セルが補正され、全てのセルが消去されているが、過消去がされていない状態になるまで、又はあるカウントを越えるまで、消去手順が続けられる。前と同じく、各々の消去パルスの後、各々の個別のサブアレイのセルを検査して、そのサブアレイのセルが過消去されているかどうかを調べる。各々の工程で、各々のサブアレイの過消去されたセルを補正し、全てのセルが消去されているが、過消去はされていない状態になるまで、又はあるカウントを越えるまで、消去手順を続ける。
【０００８】
ここに説明した方法の技術的な利点は、従来の手順で必要とする時間の１／３という短い時間内に、消去閾値電圧が狭い範囲に達することである。
【０００９】
【実施例】
この発明の好ましい実施例およびその利点は、図１ないし５を参照すれば最もよく理解される。図面全体にわたり、対応する部分には同じ参照数字を用いている。しかし、この発明は広く応用しうる発明概念を持ち、これは種々の特定の場合に実施することができることを承知されたい。特定の実施例は、この発明の範囲を制限することなく、この発明の構成の仕方並びに使い方を具体的に例示するものである。
【００１０】
図１について説明すると、この発明の方法の使い方を例示するために、メモリ・チップの必須の一部分である一例としてのメモリ・セルのアレイが示されている。各々のセルが、ソース１１、ドレイン１２、浮動ゲート１３及び制御ゲート１４を持つ浮動ゲート・トランジスタ１０である。１行のセル１０内にある各々の制御ゲート１４がワード線１５に接続され、各々のワード線１５がワード線復号器１６に接続される。１行のセル１０内にある各々のソース１１がソース線１７に接続される。１列のセル１０内にある各々のドレイン１２がドレイン−列線１８に接続される。各々のソース線１７が列共通線１７ａによって列復号器１９に接続され、各々のドレイン−列線１８が列復号器１９に接続される。
【００１１】
読取モードでは、ワード線復号器１６が、線２０ｒ上のワード線アドレス信号並びに読取／書込み／消去制御回路２１（又はマイクロプロセッサ２１）からの信号に応答して、選ばれたワード線１５に予め選ばれた正の電圧Ｖｃｃ（約＋５Ｖ）を印加すると共に、選ばれなかったワード線１５に低電圧（アース又はＶSUB ）を印加する。列復号器１９は、少なくとも選ばれたドレイン−列線１８に予め選ばれた正の電圧ＶSEN （約＋１Ｖ）を印加すると共に、低電圧（０Ｖ）をソース線１７に印加するように作用する。列復号器１９は、アドレス線２０ｄの信号に応答して、選ばれたセル１０の選ばれたドレイン−列線１８をデータ入力／出力端子に接続するようにも作用する。選ばれたドレイン−列線１８及び選ばれたワード線１５に接続されたセルの導電又は非導電状態が、データ入力／出力端子２２に接続されたセンスアンプ（図面に示してない）によって検出される。
【００１２】
フラッシュ消去モードの間、列復号器１９は、全てのドレイン−列線１８を浮動状態（オフ状態にバイアスされた電界効果トランジスタのような高インピーダンスに接続された状態）に残すように作用しうる。ワード線復号器１６は、全てのワード線１５を基準電位ＶSUB に接続するように作用する。この電位はアースであって良い。列復号器１９は、消去しようとするセル（アレイ全体又はサブアレイのセル）のソース線１７に一連の高い正の電圧ＶEE（約＋１０Ｖないし＋１５Ｖ）パルスを印加するようにも作用する。これらの消去パルスが、浮動ゲート１３からの電荷をソース１１に移転するファウラー・ノルドハイム・トンネル電流を発生するくらいの電界強度をゲート酸化物領域にわたって作り出し、メモリ・セル１０を消去する。消去手順について更に詳しいことは、後で説明する。
【００１３】
書込み又はプログラム・モードでは、ワード線復号器１６が、線２０ｒ上のワード線アドレス信号並びに読取／書込み／消去制御回路２１（又はマイクロプロセッサ２１）からの信号に応答して、選ばれた制御ゲート１４を含む選ばれたワード線１５に予め選ばれた第１のプログラミング電圧ＶP1（約＋１２Ｖ）を印加するように作用し得る。列復号器１９も、選ばれたドレイン−列線１８、従って選ばれたセル１０のドレイン１２に第２のプログラミング電圧ＶP2（約＋５ないし＋１０Ｖ）を加えるように作用する。ソース線１７が基準電位ＶSUB に接続されるが、この電位はアースであって良い。全ての選ばれなかったドレイン−列線１８が基準電位ＶSUB に接続されるか、あるいは浮動になる。これらのプログラミング電圧が、選ばれたメモリ・セル１０のチャンネルに大電流（ドレイン１２からソース１１へ）状態を作り、その結果、ドレイン−チャンネル接合の近くに、チャンネルの熱い電子及びなだれ降伏電子を発生し、それらの電子がチャンネル酸化物を介して、選ばれたセル１０の浮動ゲート１３に注入される。プログラミング時間は、チャンネル領域に対し（ＶP1が０Ｖの状態で）約−２Ｖないし−６Ｖの負のプログラム電荷を浮動ゲート１３にプログラムするのに十分な長さに選ばれる。この実施例に従って作られたメモリ・セル１０では、制御ゲート１４／ワード線１５及び浮動ゲート１３の間の結合係数は約０．６である。従って、例えば、選ばれた制御ゲート１４を含めて、選ばれたワード線１５に１２Ｖのプログラミング電圧ＶP1があると、選ばれた浮動ゲート１３に約＋７．２Ｖの電圧が加えられる。浮動ゲート１３（約＋７．２Ｖにある）とアースされた（約０Ｖ）ソース線１７の間の電圧の差は、選ばれた又は選ばれなかったセル１０の浮動ゲート１３を充電するファウラー・ノルドハイム・トンネル電流をソース１１及び浮動ゲート１３の間のゲート酸化物を横切って生じさせるには不十分である。選ばれたセル１０の浮動ゲート１３は、プログラミングの間に注入された熱い電子で充電され、これらの電子が、制御ゲート１４に正の読取電圧がある状態で、選ばれたセル１０の浮動ゲート１３の下にあるソース‐ドレイン通路を非導電にし、これが‘０’ビットとして読取られる状態である。選ばれなかったセル１０の浮動ゲート１３の下にあるソース‐ドレイン通路は導電状態のままであり、これらのセル１０は‘１’ビットとして読取られる。
【００１４】
図２について説明すると、この発明のフラッシュＥＰＲＯＭ又はフラッシュ・アレイＡＲは非揮発性メモリ・セル１０を有する。各々のセル１０は単一トランジスタで形成されており、この単一トランジスタは分割制御ゲート１４なしに形成される。セル１０が基板２３の上に形成される。チャンネル２４が拡散されたソース１１を拡散されたドレイン１２から隔てている。ゲート絶縁体２５がチャンネル２４並びに基板２３を浮動ゲート１３から分離している。レベル間絶縁体２６が浮動ゲート１３を制御ゲート１４から分離している。この形式のメモリ・アレイＡＲは、フラッシュ消去の後、再びプログラミングする前に、閾値電圧ＶT の比較的狭い分布を必要とする。すなわち、閾値電圧ＶT は狭い範囲に分布しているべきであり、その範囲は、小さな正の値である下限から、読取電圧Ｖｃｃより低い一層大きな正の値である上限までに及ぶ。読取電圧Ｖｃｃ（大体約＋５Ｖ）が、アレイＡＲの読取動作中、セル１０の制御ゲート１４に印加される電圧である。前に述べたように、読取電圧がメモり・セル１０の制御ゲート１４に印加されると、ソース‐ドレイン通路の導電度が測定される。消去されたセル１０のソース‐ドレイン通路又はチャンネル２４は、読取電圧が印加された状態で導電するが、プログラムされたセル１０のソース‐ドレイン通路２４は導電しない。ここで説明している形式のメモリでは、消去されたセル１０の浮動ゲート１３は、中立の充電状態、あるいは場合によって若干正に充電された状態であるのが普通である。プログラムされたセル１０の浮動ゲート１３は負に充電される。
【００１５】
あるフラッシュ・メモリＡＲは、フラッシュ消去の後の閾値電圧ＶT が幅広く分布している。この幅広い分布は、例えば、フラッシュ・メモリＡＲのセル１０の間の酸化物の厚さの違いによって起こることがある。消去が最も遅いメモリ・セル１０（最高の消去閾値電圧ＶT を持つメモリ・セル１０）は、メモリ・セル１０並びにそれに並列接続された任意のメモリ・セル１０を正しく読取ろうとすれば、最終的な閾値電圧ＶT が読取電圧より低くならなければならない。消去が最も速いメモリ・セル１０（最低の消去閾値電圧ＶT を持つメモリ・セル１０）は、メモリ・セル１０をターンオフすることができないように、（負の値を含めて）あまり低い閾値電圧ＶT まで消去してはならない。この場合も、過消去（又は空乏状態）のメモリ・セル１０は、アレイＡＲ内の並列接続されたメモリ・セル１０の列全体を正しく読取るのを妨げる。図３は、遅いメモリ・セル１０（曲線Ａ）及び速いメモリ・セル（曲線Ｂ）に対する消去閾値電圧ＶT 対時間の関係を示す。
【００１６】
初期の従来技術では、非揮発性アレイＡＲの全てのメモリ・セル１０が同時に消去されている。同時に消去すると、過大な数のメモリ・セル１０の過消去を招き、この結果、従来技術も、その後期ではアレイＡＲ全体の別々に消去しうるサブアレイを使うようになった。
【００１７】
図１に戻って説明すると、非揮発性メモリ・セル１０の例として示したアレイＡＲは、少なくとも第１のサブアレイＳ１及び第２のサブアレイＳ２に分割されている。第１の消去入力Ｉ１が第１のサブアレイＳ１に接続され、第２の消去入力Ｉ２が第２のサブアレイＳ２に接続される。第１及び第２のサブアレイＳ１及びＳ２の各々は、夫々の消去入力Ｉ１又はＩ２に一連の消去パルスを印加することにより、別々にフラッシュ消去が可能である。典型的なアレイＡＲは、例えばこのような１６個のサブアレイＳ１、Ｓ２等で構成することができ、これらのサブアレイが１６個の消去入力Ｉ１、Ｉ２等に接続されている。
【００１８】
アドレスＡ０‐Ａ６は列アドレスである。各々の列アドレスＡ０‐Ａ６が、第１及び第２のサブアレイＳ１及びＳ２の中をのびる列をアドレスする。すなわち、第１のサブアレイＳ１にある列のセル１０のドレイン１２が第２のサブアレイＳ２にある列のセル１０のドレイン１２に接続される。
【００１９】
従来、圧縮と呼ばれる方法を使って、空乏状態のメモリ・セル１０の閾値電圧ＶT を高めている。メモリ・セルの閾値電圧を圧縮する１つの手順が、１９９２年６月１６日にジョバンニ・サンティンに付与され、テキサス・インストゥルメンツ・インコーポレーテッド社に譲渡された米国特許第５，１２２，９８５号に記載されている。アレイＡＲが一層小さい部分（サブアレイＳ１、Ｓ２等）に分割される。１つのサブアレイにある少なくとも１つの対応するメモリ・セル１０が消去されるまで、個別の消去パルスが全てのサブアレイに最初に同時に印加される。少なくとも１つのセルが消去された時点で、消去検証試験に合格しなかった任意のサブアレイ（場合によってＳ１又はＳ２）だけに、個別の消去パルスが印加される。この方法を使うと、一番遅いメモリ・セル１０及び一番速いメモリ・セル１０の両方が同じサブアレイＳ１又はＳ２内で発生して、空乏状態を招く確率が低くなる。消去検証試験に合格しなかったサブアレイＳ１又はＳ２が更に消去された場合にだけ、小さい方のサブアレイＳ１及びＳ２が全体的な消去分布を改善する。この消去手順が図４に示されており、「従来の消去手順のフローチャート」と記されている。従来の後期に生まれたこの方式は、単独の遅いメモリ・セル１０を持つメモリ・アレイＡＲに対してよく作用する。
【００２０】
しかし、閾値電圧ＶT の消去分布が非常に大幅になるような多数の遅いメモリ・セル１０を持つアレイＡＲを消去するのに、この従来の後期の手順を使うことにより、問題が起こる。従来のこの後期の手順を使うと、全ての消去検証試験が、サブアレイＳ１、Ｓ２等の各行に逐次的にかつ同時に実施される。行の各組の中で、消去検証試験は、一度に１列又は１つのアドレスで実施される。最初の消去検証試験によって、消去の必要が分かった場合、全てのサブアレイＳ１、Ｓ２にある全てのメモリ・セル１０が少なくとも１つの同時の消去パルスを受け取る。消去検証試験が再び行われ、場合によってメモリ・セル１０のある群内のあるメモリ・セル１０が消去の必要を示す場合、消去されていないセル１０を持つ個別のサブアレイＳ１、Ｓ２だけに、消去パルスが印加される。すなわち、この従来の後期の手順では、ある列内の（全てのサブアレイＳ１、Ｓ２等を含む）セルは、アレイとしてではなく、サブアレイとして消去される。各々のサブアレイの列が消去された後、そのサブアレイの列内にあるセルが、消去されたかどうか又は過消去されたか検証され、その後、過消去されていれば圧縮される。この過程が、アレイＡＲ内の全てのセル１０が消去され、検証され、もし過消去であれば圧縮されるまで、又は消去／圧縮工程の数があるカウントを越えるまで、この過程が各々の行に対して列ごとに繰り返される。
表Ｉの例は、例えば、図１の２つのサブアレイＳ１及びＳ２の各々の第１行にあるメモ・セル１０を消去するのに必要な個別に印加される多数の個別の消去パルスの必要な数を示している。
【００２１】
【表１】
【００２２】
従来の初期の手順が使われ、従って、第１の消去入力Ｉ１及び第２の消去入力Ｉ２の両方に消去パルスが同時に印加された場合、２０個のパルスしか必要としないことに注意されたい。しかし、その後、第２の消去入力Ｉ２が不必要な５個の消去パルスを受け取り、こういうパルスは、サブアレイＳ１又はＳ２にある他のメモリ・セル１０の内の１つ又は更に多くを空乏状態に駆動することがある。
【００２３】
表Ｉの例並びに図４に示した従来の手順を使うと、第１のサブアレイＳ１の列Ａ０の部分にある第１行のセルを消去するために、相次ぐ２０個の消去パルスが第１の消去入力Ｉ１に印加される。アドレスＡ０に対応する同じ列にあるが、第２のサブアレイＳ２にある第１行のメモリ・セル１０を消去するために、２つの相次ぐ消去パルスが第２の消去入力Ｉ２に印加される。第１の消去入力Ｉ１に２０個の消去パルスを、そして第２の消去入力Ｉ２に２つの相次ぐ消去パルスを印加した後、消去検証試験によって、アドレスＡ０によって定められた列にあるサブアレイの第１行のセルが首尾良く消去されたことが示される。その後、消去検証試験はアドレスＡ１にインクレメントし、その後アドレスＡ２へというようにインクレメントする。アドレスＡ１及びＡ３は、第１又は第２の消去入力が、第１及び第２の消去入力Ｉ１及びＩ２に前に印加された消去パルスの数以下の数の消去パルスを印加することしか必要としないので、アドレスＡ１及びＡ３は、余分の消去パルスの印加を必要としない。アドレスＡ３は、第１の消去入力Ｉ１に対する消去パルスの印加を必要としない。しかし、アドレスＡ３は、第２の消去入力Ｉ２に別の１３個の消去パルスを印加することを必要とする。残りのアドレスＡ４‐Ａ６は余分の消去パルスを必要としない。この方法で、サブアレイＳ１及びＳ２の最初の行を消去するのに必要な消去パルスの累算数は３３（２０及び１３の和）である。
【００２４】
サブアレイの行を並列に試験し、サブアレイに消去パルスを個別に印加する過程は、全てのサブアレイＳ１、Ｓ２等の全ての行が検証試験に合格するまで続けられる。
【００２５】
従来の後期の手順の改良が、図４の消去手順を、「改良された消去手順のフローチャート」と記した図５に示す消去手順に変更することによって示されている。図５の手順は、図４の一部分ではないフラグＦＬを含む。フラグＦＬは、最初はクリアされており、どれかの空乏試験が合格しなかった場合にセットされる。この手順の消去パルス・セグメントは、このフラグＦＬ次第である。フラグＦＬがセットされていなければ、全てのサブアレイＳ１、Ｓ２等が並列に消去される。一旦何れかのサブアレイＳ１、Ｓ２等が空乏検査に合格しなくなると、フラグＦＬがセットされる。この後の消去パルスは、消去検証試験に合格しなかった特定のサブアレイＳ１、Ｓ２等にだけ印加される。表Ｉの前に述べた例では、第２の消去入力Ｉ２に印加された２０個のパルスによって、サブアレイＳ１又はＳ２の何れの第１行にあるどのセル１０も空乏状態にならなかった場合、累算的な消去時間は合計で僅かパルス２０個である。しかし、第１の消去入力Ｉ１及び第２の消去入力Ｉ２の両方に印加された１３番目のパルスで、サブアレイＳ１のアドレスＡ１又はＡ２又はサブアレイＳ２のアドレスＡ２‐Ａ６の内のどこかのアドレスにあるセル１０が空乏試験に合格しなかった場合、その時、サブアレイＳ１のアドレスＡ０にあるセル１０を消去するには、更に７個のパルスが入力Ｉ１に必要である。更に、アドレスＡ３にあるセル１０を消去して消去を完了するには、入力Ｉ２に更に２つのパルスが必要である。これによって、サブアレイＳ１及びＳ２の第１行を消去するための合計はパルス２２個になる。この解決策は、過大な過消去なしに、アレイＡＲに対する消去時間を改善する。
【００２６】
表Ｉの例を消去するために図５の手順を使うとき、第１及び第２の両方のサブアレイＳ１及びＳ２に印加された２０個の消去パルスが、アレイＡＲのどのセル１０をも過消去しないことがあり得る。そういう場合、直前の例で述べた２２個の代りに、２０個のパルスしか必要としない。
【００２７】
この発明の手順を使うと、アレイＡＲがサブアレイＳ１、Ｓ２等の群に分割され、過消去状態（空乏状態）が起こるか、あるいは全てのセルが消去されるか、そのどちらかが最初に起こるまで、全てのサブアレイＳ１、Ｓ２等に対して並列に消去動作が実施される。この発明の手順の独特の特徴は、過消去状態が起こった場合、消去動作はサブアレイＳ１、Ｓ２等に対して個別に続けられ、消去検証試験に合格しなかったサブアレイＳ１、Ｓ２等だけが消去パルスを受け取ることになっていることである。
【００２８】
前段では、空乏状態検査工程は、制御ゲート１４に小さい電圧を印加して、空乏状態になったメモリ・セル１０のソース１１及びドレイン１２の間の実質的な電流の導通を検査するのが普通である。希望によっては、空乏状態の検査が、制御ゲート１４に小さい電圧を印加した状態で、空乏状態になったメモリ・セル１０のソース１１及びドレイン１２の間の極く小さい電流の導通を検査することができる。小さい電流の基準を使うことにより、実際の過消去又は空乏状態が防止される。従って、過消去状態を補正するのに必要な時間が節約されるが、別の問題が発生する。
【００２９】
この発明の手順の利点は、過消去の余裕を保ちながら、消去時間が一層短くなることである。
この代りに、メモリ・セルは、過消去の検査をする前に、消去されているかどうかを調べるために検査することができる。この逆の順序の手順の欠点は、過消去されたセルが、並列接続されたセルが消去されているかどうかを試験する能力に悪影響を及ぼすことである。
【００３０】
この発明を実施例について説明したが、この説明はこの発明を制限する意味に解してはならない。以上の説明から、当業者には、実施例の種々の変更並びにこの発明のその他の実施例が容易に考えられよう。従って、特許請求の範囲には、この発明の範囲内に属するこのような全ての変更又は実施例を包括することを承知されたい。
【００３１】
以上の説明に関し、更に以下の項目を開示する。
（１） 少なくとも第１及び第２のサブアレイのメモリ・セルを持ち、該第１のサブアレイのメモリ・セルが別々にフラッシュ消去可能であり、前記第２のサブアレイのメモリ・セルが別々にフラッシュ消去可能であるような非揮発性メモリ・アレイを消去する方法に於いて、
（イ）前記第１のサブアレイ及び第２のサブアレイに少なくともフラッシュ消去パルスを同時に印加し、
（ロ）前記メモリを試験して、該メモリ内の何れかのメモリ・セルの空乏状態を判定し、該空乏状態の試験が、一度にサブアレイあたり１列のメモリ・セルを同時に検査することによって実施され、
（ハ）前記メモリ内の何れかのメモリ・セルが空乏状態であれば、該空乏状態を補正し、
（ニ）前記メモリ内の何れかのメモリ・セルが消去されていないかどうかを判定するために試験し、該試験は一度にサブアレイあたり１つのメモリ・セルを同時に検査することによって実施され、
（ホ）前記第１のサブアレイ内の何れかのメモリ・セルが過消去されて補正されており、前記第１のサブアレイ内の何れかのメモリ・セルが消去されていない場合、前記第１のサブアレイだけに別のフラッシュ消去パルスを印加し、
（ヘ）前記第１のサブアレイ内の何れかのメモリ・セルが空乏状態であって補正されており、前記第２のサブアレイ内の何れかのメモリ・セルが消去されていない場合、前記第２のサブアレイだけに別のフラッシュ消去パルスを印加する工程を含む方法。
【００３２】
（２） （１）記載の方法に於いて、更に、工程（ニ）より後、そして工程（ホ）及び（ヘ）の前に、前記第１のサブアレイ内の何れかのメモリ・セルが空乏状態で補正されていて、前記第１のサブアレイ内の何れかのメモリ・セルが消去されておらず、前記第２のサブアレイ内の何れかのメモリ・セルが消去されていない場合、前記第１及び第２のサブアレイに別のフラッシュ消去パルスを同時に印加する工程を含む方法。
【００３３】
（３） （１）記載の方法に於いて、前記別の消去パルスを印加した後、前記サブアレイ内のメモリ・セルの空乏状態を検査する工程を含む方法。
（４） （１）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内のメモリ・セルの空乏状態を検査し、メモリ・セルが空乏状態にあれば、該空乏状態を補正することを含む方法。
（５） （１）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内のメモリ・セルの空乏状態を検査し、メモリ・セルが空乏状態にあれば、該空乏状態を補正し、更に、前記サブアレイ内の何れかのメモリ・セルが消去されていないかどうかを判定するために検査することを含む方法。
（６） （１）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内のメモリ・セルの空乏状態を検査し、更に、前記サブアレイ内の何れかのメモリ・セルが消去されていないかどうかを判定するために検査することを含む方法。
（７） （１）記載の方法に於いて、前記空乏状態の検査が、メモリ・セルの制御ゲートに小さい電圧を印加した状態で、該メモリ・セルのソース及びドレインの間に極く小さい電流の導通があることであり、この小さい電流は、メモリ・セルに実際に空乏状態がないことを示す方法。
（８） （１）記載の方法に於いて、前記非揮発性メモリ・アレイが、分割制御ゲートを持たない１トランジスタ・メモリ・セルを含む方法。
【００３４】
（９） 別々にフラッシュ消去可能な多数のサブアレイのメモリ・セルを持つフラッシュＥＰＲＯＭを消去する方法に於いて、
（イ）各々のフラッシュ消去可能なサブアレイに少なくともフラッシュ消去パルスを同時に印加し、
（ロ）前記フラッシュＥＰＲＯＭを試験して、該フラッシュＥＰＲＯＭ内の何れかのメモリ・セルが空乏状態であるかどうかを判定し、該空乏状態の試験が、一度にサブアレイあたり１列のメモリ・セルを同時に検査することによって実施され、
（ハ）前記フラッシュＥＰＲＯＭ内の何れかのメモリ・セルが空乏状態であれば、該空乏状態を補正し、
（ニ）前記フラッシュＥＰＲＯＭを試験して、前記フラッシュＥＰＲＯＭ内の何れかのメモリ・セルが消去されていないかどうかを判定し、この試験が一度にサブアレイあたり１つのメモリ・セルを同時に検査することによって実施され、
（ホ）前記フラッシュＥＰＲＯＭ内のメモリ・セルが消去されていない場合、消去されていないメモリ・セルがあるサブアレイだけに別のフラッシュ消去パルスを印加する工程を含む方法。
【００３５】
（１０） （９）記載の方法に於いて、更に、前記別の消去パルスの印加後、前記サブアレイ内の１つ又は更に多くのメモリ・セルが空乏状態かどうかを検査することを含む方法。
（１１） （９）記載の方法に於いて、前記別の消去パルスの印加後、該サブアレイ内の１つ又は更に多くのメモリ・セルが空乏状態かどうかを検査し、メモリ・セルが空乏状態であれば、該空乏状態を補正することを含む方法。
（１２） （９）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内の１つ又は更に多くのメモリ・セルが空乏状態かどうかを検査し、メモリ・セルが空乏状態であれば、該空乏状態を補正し、更に、前記サブアレイ内の何れかのメモリ・セルが消去されていないかどうかを判定するために検査することを含む方法。
（１３） （９）記載の方法に於いて、更に、前記別の消去パルスの印加後、前記サブアレイ内の１つ又は更に多くのメモリ・セルが空乏状態かどうかを検査し、前記サブアレイ内の何れかのメモリ・セルが消去されていないかどうかを判定するために検査することを含む方法。
（１４） （９）記載の方法に於いて、前記空乏状態の検査は、メモリ・セルの制御ゲートに小さい電圧を印加した状態で、該メモリ・セルのソース及びドレインの間の極く小さい電流の導通を検査し、該小さい電流はメモリ・セルが実際に空乏状態ではないことを表す方法。
（１５） （９）記載の方法に於いて、前記非揮発性メモリ・アレイが、分割制御ゲートを持たない１トランジスタ・メモリ・セルを含む方法。
【００３６】
（１６） 別々にフラッシュ消去可能な多数のサブアレイのメモリ・セルを持つフラッシュＥＰＲＯＭを消去する方法に於いて、
（イ）フラッシュ消去可能な各々のサブアレイに少なくともフラッシュ消去パルスを同時に印加し、
（ロ）前記フラッシュＥＰＲＯＭを試験して、該フラッシュＥＰＲＯＭ内の何れかのメモリ・セルが消去されていないかどうかを判定し、該試験は一度にサブアレイあたり１つのメモリ・セルを同時に検査することによって実施され、
（ハ）前記フラッシュＥＰＲＯＭを試験して、該ＥＰＲＯＭ内の何れかのメモリ・セルが過消去されているかどうかを判定し、該試験は一度にサブアレイあたり１列のメモリ・セルを同時に検査することによって実施され、
（ニ）前記フラッシュＥＰＲＯＭ内の何れかのメモリ・セルが過消去されている場合、該過消去状態を補正し、
（ホ）前記フラッシュＥＰＲＯＭ内の何れかのメモリ・セルが消去されていない場合、消去されていないメモリ・セルがあるサブアレイにだけ、別のフラッシュ消去パルスを印加する工程を含む方法。
【００３７】
（１７） （１６）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内の１つ又は更に多くのメモリ・セルの空乏状態を判定するために検査することを含む方法。
（１８） （１６）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内の１つ又は更に多くのメモリ・セルが空乏状態であるかどうかを調べるために検査することを含み、メモリ・セルが空乏状態であれば、該空乏状態を補正することを含む方法。
（１９） （１６）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内の１つ又は更に多くのメモリ・セルが空乏状態かどうかを調べるために検査し、メモリ・セルが空乏状態であれば、該空乏状態を補正し、更に、そのサブアレイ内の何れかのメモリ・セルが消去されていないかどうかを判定するために検査することを含む方法。
（２０） （１６）記載の方法に於いて、前記別の消去パルスの印加後、前記サブアレイ内の１つ又は更に多くのメモリ・セルが空乏状態であるかどうかを調べるために検査することを含み、更に、該サブアレイ内の何れかのメモリ・セルが消去されていないかどうかを判定するために検査することを含む方法。
（２１） （１６）記載の方法に於いて、前記非揮発性メモリ・アレイが、分割制御ゲートを持たない１トランジスタ・メモリ・セルを含む方法。
【００３８】
（２２） フラッシュＥＰＲＯＭアレイ（ＡＲ）を消去する手順が、フラッシュＥＰＲＯＭアレイ（ＡＲ）の全てのサブアレイ（Ｓ１、Ｓ２等）に同時に一連の消去パルスを印加することを含む。各々の消去パルスの合間に、各々のサブアレイ（Ｓ１、Ｓ２等）のメモリ・セル１０を一度に１行ずつ、そして一度に１つの列ずつ同時に検査し、任意のセル１０が過消去されているかどうかを調べる。この手順の間の任意のときに、セル１０が過消去されていると分かった場合、過消去状態を補正し、消去手順を続けるが、従来のサブアレイ消去手順と同じように、消去されていないメモリ・セル１０を持つサブアレイ（Ｓ１、Ｓ２等）だけに、消去パルスが印加される。殆どあらゆる場合に、この発明の手順は全体的な消去時間を短縮する。
【図面の簡単な説明】
【図１】非揮発性メモリ・セル・アレイの一部分をブロック図で示した回路図。
【図２】この発明の方法に用いられる形式の非分割ゲート型メモリ・セルの断面図。
【図３】時間に対して電圧閾値を示すグラフであって、消去の速いメモリ・セルの特性並びに消去の遅いメモリ・セルの特性を例示している。
【図４】従来の後期の消去手順を示すフローチャート。
【図５】この発明の消去手順を示すフローチャート。
【符号の説明】
Ｓ１，Ｓ２ サブアレイ
１０ セル
Claims (1)
- 少なくとも第１及び第２のサブアレイのメモリ・セルを持ち、該第１のサブアレイのメモリ・セルが別々にフラッシュ消去可能であり、前記第２のサブアレイのメモリ・セルが別々にフラッシュ消去可能であるような非揮発性メモリ・アレイを消去する方法に於いて、
（イ）前記第１のサブアレイ及び第２のサブアレイに少なくともフラッシュ消去パルスを同時に印加し、
（ロ）前記メモリを試験して、該メモリ内の何れかのメモリ・セルの空乏状態を判定し、該空乏状態の試験が、一度にサブアレイあたり１列のメモリ・セルを同時に検査することによって実施され、
（ハ）前記メモリ内の何れかのメモリ・セルが空乏状態であれば、該空乏状態を補正し、
（ニ）前記メモリ内の何れかのメモリ・セルが消去されていないかどうかを判定するために試験し、該試験は一度にサブアレイあたり１つのメモリ・セルを同時に検査することによって実施され、
（ホ）前記第１のサブアレイ内の何れかのメモリ・セルが過消去されて補正されており、前記第１のサブアレイ内の何れかのメモリ・セルが消去されていない場合、前記第１のサブアレイだけに別のフラッシュ消去パルスを印加し、
（ヘ）前記第１のサブアレイ内の何れかのメモリ・セルが空乏状態であって補正されており、前記第２のサブアレイ内の何れかのメモリ・セルが消去されていない場合、前記第２のサブアレイだけに別のフラッシュ消去パルスを印加する工程を含む方法。
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