JPH1055685A - 非揮発性メモリ・アレイを消去する方法 - Google Patents
非揮発性メモリ・アレイを消去する方法Info
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- JPH1055685A JPH1055685A JP15548297A JP15548297A JPH1055685A JP H1055685 A JPH1055685 A JP H1055685A JP 15548297 A JP15548297 A JP 15548297A JP 15548297 A JP15548297 A JP 15548297A JP H1055685 A JPH1055685 A JP H1055685A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
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- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 非揮発性メモリの記憶内容を短時間で消去す
る。 【解決手段】 フラッシュＥＰＲＯＭアレイ（ＡＲ）を
消去する手順が、フラッシュＥＰＲＯＭアレイ（ＡＲ）
の全てのサブアレイ（Ｓ１、Ｓ２等）に同時に一連の消
去パルスを印加することを含む。各々の消去パルスの合
間に、各々のサブアレイ（Ｓ１、Ｓ２等）のメモリ・セ
ル（１０）を一度に１行ずつ、そして一度に１つの列ず
つ同時に検査し、任意のセル（１０）が過消去されてい
るかどうかを調べる。この手順の間の任意のときに、セ
ル（１０）が過消去されていると分かった場合、過消去
状態を補正し、消去手順を続けるが、従来のサブアレイ
消去手順と同じように、消去されていないメモリ・セル
（１０）を持つサブアレイ（Ｓ１、Ｓ２等）だけに、消
去パルスが印加される。殆どあらゆる場合に、この発明
の手順は全体的な消去時間を短縮する。
る。 【解決手段】 フラッシュＥＰＲＯＭアレイ（ＡＲ）を
消去する手順が、フラッシュＥＰＲＯＭアレイ（ＡＲ）
の全てのサブアレイ（Ｓ１、Ｓ２等）に同時に一連の消
去パルスを印加することを含む。各々の消去パルスの合
間に、各々のサブアレイ（Ｓ１、Ｓ２等）のメモリ・セ
ル（１０）を一度に１行ずつ、そして一度に１つの列ず
つ同時に検査し、任意のセル（１０）が過消去されてい
るかどうかを調べる。この手順の間の任意のときに、セ
ル（１０）が過消去されていると分かった場合、過消去
状態を補正し、消去手順を続けるが、従来のサブアレイ
消去手順と同じように、消去されていないメモリ・セル
（１０）を持つサブアレイ（Ｓ１、Ｓ２等）だけに、消
去パルスが印加される。殆どあらゆる場合に、この発明
の手順は全体的な消去時間を短縮する。
Description
【０００１】
【産業上の利用分野】この発明は全般的に集積回路の分
野、更に具体的に言えば、電気的に消去可能なフラッシ
ュ固定メモリ（フラッシュＥＰＲＯＭ）を消去する改良
された手順に関する。この発明が関係する種類のフラッ
シュＥＰＲＯＭは、単一トランジスタで形成された非揮
発性メモリ・セルを持ち、この単一トランジスタは分割
制御ゲートなしに形成されている。
野、更に具体的に言えば、電気的に消去可能なフラッシ
ュ固定メモリ（フラッシュＥＰＲＯＭ）を消去する改良
された手順に関する。この発明が関係する種類のフラッ
シュＥＰＲＯＭは、単一トランジスタで形成された非揮
発性メモリ・セルを持ち、この単一トランジスタは分割
制御ゲートなしに形成されている。
【０００２】従来の初期の手順を使うと、非揮発性フラ
ッシュＥＰＲＯＭアレイの全てのメモリ・セルは同時に
消去される。多くの場合、同時に消去すると、過大な数
のメモリ・セルの過消去が起こる。過大な数のメモリ・
セルの過消去に対する１つの解決策は、アレイ全体のサ
ブアレイを別々に消去する従来のそれより後期の手順で
ある。
ッシュＥＰＲＯＭアレイの全てのメモリ・セルは同時に
消去される。多くの場合、同時に消去すると、過大な数
のメモリ・セルの過消去が起こる。過大な数のメモリ・
セルの過消去に対する１つの解決策は、アレイ全体のサ
ブアレイを別々に消去する従来のそれより後期の手順で
ある。
【０００３】この従来の後期の手順では、非揮発性フラ
ッシュＥＰＲＯＭアレイの全てのサブアレイにある全て
のセルに消去パルスが同時に印加される。各々の消去パ
ルスを印加した後、各々のサブアレイにある対応するセ
ル、又は対応するセル群を検査して、そのセル又はセル
群が消去されているかどうかを調べる。セル又はセル群
が消去されていると分かったとき、全てのサブアレイに
ある全てのセルにこれ以上の消去パルスが同時に自動的
に印加されることはない。各々のサブアレイにある対応
する個別のセル又はセル群が消去されているかどうかを
判断するまで、この試験が続けられる。何れかの対応す
るセル又はセル群が消去されていないと分かると、消去
されていないセルを含むサブアレイだけに、少なくとも
１つの消去パルスが印加される。各々の工程で、各々の
サブアレイの過消去されたセルを補正し、全てのセルが
消去されたが、過消去がされなくなるまで、又はあるカ
ウントを越えるまで、この消去手順が続けられる。
ッシュＥＰＲＯＭアレイの全てのサブアレイにある全て
のセルに消去パルスが同時に印加される。各々の消去パ
ルスを印加した後、各々のサブアレイにある対応するセ
ル、又は対応するセル群を検査して、そのセル又はセル
群が消去されているかどうかを調べる。セル又はセル群
が消去されていると分かったとき、全てのサブアレイに
ある全てのセルにこれ以上の消去パルスが同時に自動的
に印加されることはない。各々のサブアレイにある対応
する個別のセル又はセル群が消去されているかどうかを
判断するまで、この試験が続けられる。何れかの対応す
るセル又はセル群が消去されていないと分かると、消去
されていないセルを含むサブアレイだけに、少なくとも
１つの消去パルスが印加される。各々の工程で、各々の
サブアレイの過消去されたセルを補正し、全てのセルが
消去されたが、過消去がされなくなるまで、又はあるカ
ウントを越えるまで、この消去手順が続けられる。
【０００４】この従来の後期の手順を使って、多数の遅
いメモリ・セルを持つ非揮発性フラッシュＥＰＲＯＭを
消去するとき、問題が起こる。この場合、従来の後期の
手順では、消去動作が完了するまでには長すぎる時間を
必要とする。
いメモリ・セルを持つ非揮発性フラッシュＥＰＲＯＭを
消去するとき、問題が起こる。この場合、従来の後期の
手順では、消去動作が完了するまでには長すぎる時間を
必要とする。
【０００５】個別のサブアレイを消去する融通性を持つ
が、消去動作の完了に必要な時間の長さを短縮し、しか
も閾値電圧の分布範囲が狭くなるような改良された消去
手順の必要がある。
が、消去動作の完了に必要な時間の長さを短縮し、しか
も閾値電圧の分布範囲が狭くなるような改良された消去
手順の必要がある。
【０００６】
【課題を解決するための手段及び作用】この発明では、
改良された消去手順を提供する。改良された消去手順
は、個別のサブアレイを消去する融通性を持ち、その結
果、閾値電圧の分布範囲が狭くなる。ほとんどあらゆる
場合に、この発明の手順は全体的な消去時間を短縮す
る。
改良された消去手順を提供する。改良された消去手順
は、個別のサブアレイを消去する融通性を持ち、その結
果、閾値電圧の分布範囲が狭くなる。ほとんどあらゆる
場合に、この発明の手順は全体的な消去時間を短縮す
る。
【０００７】改良された消去手順は、フラッシュＥＰＲ
ＯＭアレイの全てのサブアレイに最初に一連の消去パル
スを同時に印加することを含む。各々の消去パルスの合
間に、各々のサブアレイにあるメモリ・セルを一度に１
列ずつ同時に検査して、何れかのセルが過消去されてい
るかどうかを調べる。この手順の間の任意の時に、セル
が過消去されたら、この過消去状態を補正し、その後、
従来と同じように消去手順を続ける。すなわち、従来の
ように消去状態が起こるまでという代りに、過消去状態
が起こるまで、全てのサブアレイにある全てのセルに消
去パルスを同時に印加する。過消去状態が最初に発生し
た後、明細書のこれまでの部分で述べたように、従来の
手順に従う。すなわち、各々のサブアレイにある対応す
る個別のセル又はセル群が消去されているかどうかを判
定するために、試験を続ける。何れかの対応するセル又
はセル群が消去されていないと分かった場合、消去され
ていないセルを含むサブアレイだけに、少なくとも１つ
の消去パルスを印加する。各々の工程で、各々のサブア
レイの過消去セルが補正され、全てのセルが消去されて
いるが、過消去がされていない状態になるまで、又はあ
るカウントを越えるまで、消去手順が続けられる。前と
同じく、各々の消去パルスの後、各々の個別のサブアレ
イのセルを検査して、そのサブアレイのセルが過消去さ
れているかどうかを調べる。各々の工程で、各々のサブ
アレイの過消去されたセルを補正し、全てのセルが消去
されているが、過消去はされていない状態になるまで、
又はあるカウントを越えるまで、消去手順を続ける。
ＯＭアレイの全てのサブアレイに最初に一連の消去パル
スを同時に印加することを含む。各々の消去パルスの合
間に、各々のサブアレイにあるメモリ・セルを一度に１
列ずつ同時に検査して、何れかのセルが過消去されてい
るかどうかを調べる。この手順の間の任意の時に、セル
が過消去されたら、この過消去状態を補正し、その後、
従来と同じように消去手順を続ける。すなわち、従来の
ように消去状態が起こるまでという代りに、過消去状態
が起こるまで、全てのサブアレイにある全てのセルに消
去パルスを同時に印加する。過消去状態が最初に発生し
た後、明細書のこれまでの部分で述べたように、従来の
手順に従う。すなわち、各々のサブアレイにある対応す
る個別のセル又はセル群が消去されているかどうかを判
定するために、試験を続ける。何れかの対応するセル又
はセル群が消去されていないと分かった場合、消去され
ていないセルを含むサブアレイだけに、少なくとも１つ
の消去パルスを印加する。各々の工程で、各々のサブア
レイの過消去セルが補正され、全てのセルが消去されて
いるが、過消去がされていない状態になるまで、又はあ
るカウントを越えるまで、消去手順が続けられる。前と
同じく、各々の消去パルスの後、各々の個別のサブアレ
イのセルを検査して、そのサブアレイのセルが過消去さ
れているかどうかを調べる。各々の工程で、各々のサブ
アレイの過消去されたセルを補正し、全てのセルが消去
されているが、過消去はされていない状態になるまで、
又はあるカウントを越えるまで、消去手順を続ける。
【０００８】ここに説明した方法の技術的な利点は、従
来の手順で必要とする時間の１／３という短い時間内
に、消去閾値電圧が狭い範囲に達することである。
来の手順で必要とする時間の１／３という短い時間内
に、消去閾値電圧が狭い範囲に達することである。
【０００９】
【実施例】この発明の好ましい実施例およびその利点
は、図１ないし５を参照すれば最もよく理解される。図
面全体にわたり、対応する部分には同じ参照数字を用い
ている。しかし、この発明は広く応用しうる発明概念を
持ち、これは種々の特定の場合に実施することができる
ことを承知されたい。特定の実施例は、この発明の範囲
を制限することなく、この発明の構成の仕方並びに使い
方を具体的に例示するものである。
は、図１ないし５を参照すれば最もよく理解される。図
面全体にわたり、対応する部分には同じ参照数字を用い
ている。しかし、この発明は広く応用しうる発明概念を
持ち、これは種々の特定の場合に実施することができる
ことを承知されたい。特定の実施例は、この発明の範囲
を制限することなく、この発明の構成の仕方並びに使い
方を具体的に例示するものである。
【００１０】図１について説明すると、この発明の方法
の使い方を例示するために、メモリ・チップの必須の一
部分である一例としてのメモリ・セルのアレイが示され
ている。各々のセルが、ソース１１、ドレイン１２、浮
動ゲート１３及び制御ゲート１４を持つ浮動ゲート・ト
ランジスタ１０である。１行のセル１０内にある各々の
制御ゲート１４がワード線１５に接続され、各々のワー
ド線１５がワード線復号器１６に接続される。１行のセ
ル１０内にある各々のソース１１がソース線１７に接続
される。１列のセル１０内にある各々のドレイン１２が
ドレイン−列線１８に接続される。各々のソース線１７
が列共通線１７ａによって列復号器１９に接続され、各
々のドレイン−列線１８が列復号器１９に接続される。
の使い方を例示するために、メモリ・チップの必須の一
部分である一例としてのメモリ・セルのアレイが示され
ている。各々のセルが、ソース１１、ドレイン１２、浮
動ゲート１３及び制御ゲート１４を持つ浮動ゲート・ト
ランジスタ１０である。１行のセル１０内にある各々の
制御ゲート１４がワード線１５に接続され、各々のワー
ド線１５がワード線復号器１６に接続される。１行のセ
ル１０内にある各々のソース１１がソース線１７に接続
される。１列のセル１０内にある各々のドレイン１２が
ドレイン−列線１８に接続される。各々のソース線１７
が列共通線１７ａによって列復号器１９に接続され、各
々のドレイン−列線１８が列復号器１９に接続される。
【００１１】読取モードでは、ワード線復号器１６が、
線２０ｒ上のワード線アドレス信号並びに読取／書込み
／消去制御回路２１（又はマイクロプロセッサ２１）か
らの信号に応答して、選ばれたワード線１５に予め選ば
れた正の電圧Ｖｃｃ（約＋５Ｖ）を印加すると共に、選
ばれなかったワード線１５に低電圧（アース又は
ＶSU B ）を印加する。列復号器１９は、少なくとも選ば
れたドレイン−列線１８に予め選ばれた正の電圧ＶSEN
（約＋１Ｖ）を印加すると共に、低電圧（０Ｖ）をソー
ス線１７に印加するように作用する。列復号器１９は、
アドレス線２０ｄの信号に応答して、選ばれたセル１０
の選ばれたドレイン−列線１８をデータ入力／出力端子
に接続するようにも作用する。選ばれたドレイン−列線
１８及び選ばれたワード線１５に接続されたセルの導電
又は非導電状態が、データ入力／出力端子２２に接続さ
れたセンスアンプ（図面に示してない）によって検出さ
れる。
線２０ｒ上のワード線アドレス信号並びに読取／書込み
／消去制御回路２１（又はマイクロプロセッサ２１）か
らの信号に応答して、選ばれたワード線１５に予め選ば
れた正の電圧Ｖｃｃ（約＋５Ｖ）を印加すると共に、選
ばれなかったワード線１５に低電圧（アース又は
ＶSU B ）を印加する。列復号器１９は、少なくとも選ば
れたドレイン−列線１８に予め選ばれた正の電圧ＶSEN
（約＋１Ｖ）を印加すると共に、低電圧（０Ｖ）をソー
ス線１７に印加するように作用する。列復号器１９は、
アドレス線２０ｄの信号に応答して、選ばれたセル１０
の選ばれたドレイン−列線１８をデータ入力／出力端子
に接続するようにも作用する。選ばれたドレイン−列線
１８及び選ばれたワード線１５に接続されたセルの導電
又は非導電状態が、データ入力／出力端子２２に接続さ
れたセンスアンプ（図面に示してない）によって検出さ
れる。
【００１２】フラッシュ消去モードの間、列復号器１９
は、全てのドレイン−列線１８を浮動状態（オフ状態に
バイアスされた電界効果トランジスタのような高インピ
ーダンスに接続された状態）に残すように作用しうる。
ワード線復号器１６は、全てのワード線１５を基準電位
ＶSUB に接続するように作用する。この電位はアースで
あって良い。列復号器１９は、消去しようとするセル
（アレイ全体又はサブアレイのセル）のソース線１７に
一連の高い正の電圧ＶEE（約＋１０Ｖないし＋１５Ｖ）
パルスを印加するようにも作用する。これらの消去パル
スが、浮動ゲート１３からの電荷をソース１１に移転す
るファウラー・ノルドハイム・トンネル電流を発生する
くらいの電界強度をゲート酸化物領域にわたって作り出
し、メモリ・セル１０を消去する。消去手順について更
に詳しいことは、後で説明する。
は、全てのドレイン−列線１８を浮動状態（オフ状態に
バイアスされた電界効果トランジスタのような高インピ
ーダンスに接続された状態）に残すように作用しうる。
ワード線復号器１６は、全てのワード線１５を基準電位
ＶSUB に接続するように作用する。この電位はアースで
あって良い。列復号器１９は、消去しようとするセル
（アレイ全体又はサブアレイのセル）のソース線１７に
一連の高い正の電圧ＶEE（約＋１０Ｖないし＋１５Ｖ）
パルスを印加するようにも作用する。これらの消去パル
スが、浮動ゲート１３からの電荷をソース１１に移転す
るファウラー・ノルドハイム・トンネル電流を発生する
くらいの電界強度をゲート酸化物領域にわたって作り出
し、メモリ・セル１０を消去する。消去手順について更
に詳しいことは、後で説明する。
【００１３】書込み又はプログラム・モードでは、ワー
ド線復号器１６が、線２０ｒ上のワード線アドレス信号
並びに読取／書込み／消去制御回路２１（又はマイクロ
プロセッサ２１）からの信号に応答して、選ばれた制御
ゲート１４を含む選ばれたワード線１５に予め選ばれた
第１のプログラミング電圧ＶP1（約＋１２Ｖ）を印加す
るように作用し得る。列復号器１９も、選ばれたドレイ
ン−列線１８、従って選ばれたセル１０のドレイン１２
に第２のプログラミング電圧ＶP2（約＋５ないし＋１０
Ｖ）を加えるように作用する。ソース線１７が基準電位
ＶSUB に接続されるが、この電位はアースであって良
い。全ての選ばれなかったドレイン−列線１８が基準電
位ＶSUB に接続されるか、あるいは浮動になる。これら
のプログラミング電圧が、選ばれたメモリ・セル１０の
チャンネルに大電流（ドレイン１２からソース１１へ）
状態を作り、その結果、ドレイン−チャンネル接合の近
くに、チャンネルの熱い電子及びなだれ降伏電子を発生
し、それらの電子がチャンネル酸化物を介して、選ばれ
たセル１０の浮動ゲート１３に注入される。プログラミ
ング時間は、チャンネル領域に対し（ＶP1が０Ｖの状態
で）約−２Ｖないし−６Ｖの負のプログラム電荷を浮動
ゲート１３にプログラムするのに十分な長さに選ばれ
る。この実施例に従って作られたメモリ・セル１０で
は、制御ゲート１４／ワード線１５及び浮動ゲート１３
の間の結合係数は約０．６である。従って、例えば、選
ばれた制御ゲート１４を含めて、選ばれたワード線１５
に１２Ｖのプログラミング電圧ＶP1があると、選ばれた
浮動ゲート１３に約＋７．２Ｖの電圧が加えられる。浮
動ゲート１３（約＋７．２Ｖにある）とアースされた
（約０Ｖ）ソース線１７の間の電圧の差は、選ばれた又
は選ばれなかったセル１０の浮動ゲート１３を充電する
ファウラー・ノルドハイム・トンネル電流をソース１１
及び浮動ゲート１３の間のゲート酸化物を横切って生じ
させるには不十分である。選ばれたセル１０の浮動ゲー
ト１３は、プログラミングの間に注入された熱い電子で
充電され、これらの電子が、制御ゲート１４に正の読取
電圧がある状態で、選ばれたセル１０の浮動ゲート１３
の下にあるソース‐ドレイン通路を非導電にし、これが
‘０’ビットとして読取られる状態である。選ばれなか
ったセル１０の浮動ゲート１３の下にあるソース‐ドレ
イン通路は導電状態のままであり、これらのセル１０は
‘１’ビットとして読取られる。
ド線復号器１６が、線２０ｒ上のワード線アドレス信号
並びに読取／書込み／消去制御回路２１（又はマイクロ
プロセッサ２１）からの信号に応答して、選ばれた制御
ゲート１４を含む選ばれたワード線１５に予め選ばれた
第１のプログラミング電圧ＶP1（約＋１２Ｖ）を印加す
るように作用し得る。列復号器１９も、選ばれたドレイ
ン−列線１８、従って選ばれたセル１０のドレイン１２
に第２のプログラミング電圧ＶP2（約＋５ないし＋１０
Ｖ）を加えるように作用する。ソース線１７が基準電位
ＶSUB に接続されるが、この電位はアースであって良
い。全ての選ばれなかったドレイン−列線１８が基準電
位ＶSUB に接続されるか、あるいは浮動になる。これら
のプログラミング電圧が、選ばれたメモリ・セル１０の
チャンネルに大電流（ドレイン１２からソース１１へ）
状態を作り、その結果、ドレイン−チャンネル接合の近
くに、チャンネルの熱い電子及びなだれ降伏電子を発生
し、それらの電子がチャンネル酸化物を介して、選ばれ
たセル１０の浮動ゲート１３に注入される。プログラミ
ング時間は、チャンネル領域に対し（ＶP1が０Ｖの状態
で）約−２Ｖないし−６Ｖの負のプログラム電荷を浮動
ゲート１３にプログラムするのに十分な長さに選ばれ
る。この実施例に従って作られたメモリ・セル１０で
は、制御ゲート１４／ワード線１５及び浮動ゲート１３
の間の結合係数は約０．６である。従って、例えば、選
ばれた制御ゲート１４を含めて、選ばれたワード線１５
に１２Ｖのプログラミング電圧ＶP1があると、選ばれた
浮動ゲート１３に約＋７．２Ｖの電圧が加えられる。浮
動ゲート１３（約＋７．２Ｖにある）とアースされた
（約０Ｖ）ソース線１７の間の電圧の差は、選ばれた又
は選ばれなかったセル１０の浮動ゲート１３を充電する
ファウラー・ノルドハイム・トンネル電流をソース１１
及び浮動ゲート１３の間のゲート酸化物を横切って生じ
させるには不十分である。選ばれたセル１０の浮動ゲー
ト１３は、プログラミングの間に注入された熱い電子で
充電され、これらの電子が、制御ゲート１４に正の読取
電圧がある状態で、選ばれたセル１０の浮動ゲート１３
の下にあるソース‐ドレイン通路を非導電にし、これが
‘０’ビットとして読取られる状態である。選ばれなか
ったセル１０の浮動ゲート１３の下にあるソース‐ドレ
イン通路は導電状態のままであり、これらのセル１０は
‘１’ビットとして読取られる。
【００１４】図２について説明すると、この発明のフラ
ッシュＥＰＲＯＭ又はフラッシュ・アレイＡＲは非揮発
性メモリ・セル１０を有する。各々のセル１０は単一ト
ランジスタで形成されており、この単一トランジスタは
分割制御ゲート１４なしに形成される。セル１０が基板
２３の上に形成される。チャンネル２４が拡散されたソ
ース１１を拡散されたドレイン１２から隔てている。ゲ
ート絶縁体２５がチャンネル２４並びに基板２３を浮動
ゲート１３から分離している。レベル間絶縁体２６が浮
動ゲート１３を制御ゲート１４から分離している。この
形式のメモリ・アレイＡＲは、フラッシュ消去の後、再
びプログラミングする前に、閾値電圧Ｖ T の比較的狭い
分布を必要とする。すなわち、閾値電圧ＶT は狭い範囲
に分布しているべきであり、その範囲は、小さな正の値
である下限から、読取電圧Ｖｃｃより低い一層大きな正
の値である上限までに及ぶ。読取電圧Ｖｃｃ（大体約＋
５Ｖ）が、アレイＡＲの読取動作中、セル１０の制御ゲ
ート１４に印加される電圧である。前に述べたように、
読取電圧がメモり・セル１０の制御ゲート１４に印加さ
れると、ソース‐ドレイン通路の導電度が測定される。
消去されたセル１０のソース‐ドレイン通路又はチャン
ネル２４は、読取電圧が印加された状態で導電するが、
プログラムされたセル１０のソース‐ドレイン通路２４
は導電しない。ここで説明している形式のメモリでは、
消去されたセル１０の浮動ゲート１３は、中立の充電状
態、あるいは場合によって若干正に充電された状態であ
るのが普通である。プログラムされたセル１０の浮動ゲ
ート１３は負に充電される。
ッシュＥＰＲＯＭ又はフラッシュ・アレイＡＲは非揮発
性メモリ・セル１０を有する。各々のセル１０は単一ト
ランジスタで形成されており、この単一トランジスタは
分割制御ゲート１４なしに形成される。セル１０が基板
２３の上に形成される。チャンネル２４が拡散されたソ
ース１１を拡散されたドレイン１２から隔てている。ゲ
ート絶縁体２５がチャンネル２４並びに基板２３を浮動
ゲート１３から分離している。レベル間絶縁体２６が浮
動ゲート１３を制御ゲート１４から分離している。この
形式のメモリ・アレイＡＲは、フラッシュ消去の後、再
びプログラミングする前に、閾値電圧Ｖ T の比較的狭い
分布を必要とする。すなわち、閾値電圧ＶT は狭い範囲
に分布しているべきであり、その範囲は、小さな正の値
である下限から、読取電圧Ｖｃｃより低い一層大きな正
の値である上限までに及ぶ。読取電圧Ｖｃｃ（大体約＋
５Ｖ）が、アレイＡＲの読取動作中、セル１０の制御ゲ
ート１４に印加される電圧である。前に述べたように、
読取電圧がメモり・セル１０の制御ゲート１４に印加さ
れると、ソース‐ドレイン通路の導電度が測定される。
消去されたセル１０のソース‐ドレイン通路又はチャン
ネル２４は、読取電圧が印加された状態で導電するが、
プログラムされたセル１０のソース‐ドレイン通路２４
は導電しない。ここで説明している形式のメモリでは、
消去されたセル１０の浮動ゲート１３は、中立の充電状
態、あるいは場合によって若干正に充電された状態であ
るのが普通である。プログラムされたセル１０の浮動ゲ
ート１３は負に充電される。
【００１５】あるフラッシュ・メモリＡＲは、フラッシ
ュ消去の後の閾値電圧ＶT が幅広く分布している。この
幅広い分布は、例えば、フラッシュ・メモリＡＲのセル
１０の間の酸化物の厚さの違いによって起こることがあ
る。消去が最も遅いメモリ・セル１０（最高の消去閾値
電圧ＶT を持つメモリ・セル１０）は、メモリ・セル１
０並びにそれに並列接続された任意のメモリ・セル１０
を正しく読取ろうとすれば、最終的な閾値電圧ＶT が読
取電圧より低くならなければならない。消去が最も速い
メモリ・セル１０（最低の消去閾値電圧ＶT を持つメモ
リ・セル１０）は、メモリ・セル１０をターンオフする
ことができないように、（負の値を含めて）あまり低い
閾値電圧ＶT まで消去してはならない。この場合も、過
消去（又は空乏状態）のメモリ・セル１０は、アレイＡ
Ｒ内の並列接続されたメモリ・セル１０の列全体を正し
く読取るのを妨げる。図３は、遅いメモリ・セル１０
（曲線Ａ）及び速いメモリ・セル（曲線Ｂ）に対する消
去閾値電圧ＶT 対時間の関係を示す。
ュ消去の後の閾値電圧ＶT が幅広く分布している。この
幅広い分布は、例えば、フラッシュ・メモリＡＲのセル
１０の間の酸化物の厚さの違いによって起こることがあ
る。消去が最も遅いメモリ・セル１０（最高の消去閾値
電圧ＶT を持つメモリ・セル１０）は、メモリ・セル１
０並びにそれに並列接続された任意のメモリ・セル１０
を正しく読取ろうとすれば、最終的な閾値電圧ＶT が読
取電圧より低くならなければならない。消去が最も速い
メモリ・セル１０（最低の消去閾値電圧ＶT を持つメモ
リ・セル１０）は、メモリ・セル１０をターンオフする
ことができないように、（負の値を含めて）あまり低い
閾値電圧ＶT まで消去してはならない。この場合も、過
消去（又は空乏状態）のメモリ・セル１０は、アレイＡ
Ｒ内の並列接続されたメモリ・セル１０の列全体を正し
く読取るのを妨げる。図３は、遅いメモリ・セル１０
（曲線Ａ）及び速いメモリ・セル（曲線Ｂ）に対する消
去閾値電圧ＶT 対時間の関係を示す。
【００１６】初期の従来技術では、非揮発性アレイＡＲ
の全てのメモリ・セル１０が同時に消去されている。同
時に消去すると、過大な数のメモリ・セル１０の過消去
を招き、この結果、従来技術も、その後期ではアレイＡ
Ｒ全体の別々に消去しうるサブアレイを使うようになっ
た。
の全てのメモリ・セル１０が同時に消去されている。同
時に消去すると、過大な数のメモリ・セル１０の過消去
を招き、この結果、従来技術も、その後期ではアレイＡ
Ｒ全体の別々に消去しうるサブアレイを使うようになっ
た。
【００１７】図１に戻って説明すると、非揮発性メモリ
・セル１０の例として示したアレイＡＲは、少なくとも
第１のサブアレイＳ１及び第２のサブアレイＳ２に分割
されている。第１の消去入力Ｉ１が第１のサブアレイＳ
１に接続され、第２の消去入力Ｉ２が第２のサブアレイ
Ｓ２に接続される。第１及び第２のサブアレイＳ１及び
Ｓ２の各々は、夫々の消去入力Ｉ１又はＩ２に一連の消
去パルスを印加することにより、別々にフラッシュ消去
が可能である。典型的なアレイＡＲは、例えばこのよう
な１６個のサブアレイＳ１、Ｓ２等で構成することがで
き、これらのサブアレイが１６個の消去入力Ｉ１、Ｉ２
等に接続されている。
・セル１０の例として示したアレイＡＲは、少なくとも
第１のサブアレイＳ１及び第２のサブアレイＳ２に分割
されている。第１の消去入力Ｉ１が第１のサブアレイＳ
１に接続され、第２の消去入力Ｉ２が第２のサブアレイ
Ｓ２に接続される。第１及び第２のサブアレイＳ１及び
Ｓ２の各々は、夫々の消去入力Ｉ１又はＩ２に一連の消
去パルスを印加することにより、別々にフラッシュ消去
が可能である。典型的なアレイＡＲは、例えばこのよう
な１６個のサブアレイＳ１、Ｓ２等で構成することがで
き、これらのサブアレイが１６個の消去入力Ｉ１、Ｉ２
等に接続されている。
【００１８】アドレスＡ０‐Ａ６は列アドレスである。
各々の列アドレスＡ０‐Ａ６が、第１及び第２のサブア
レイＳ１及びＳ２の中をのびる列をアドレスする。すな
わち、第１のサブアレイＳ１にある列のセル１０のドレ
イン１２が第２のサブアレイＳ２にある列のセル１０の
ドレイン１２に接続される。
各々の列アドレスＡ０‐Ａ６が、第１及び第２のサブア
レイＳ１及びＳ２の中をのびる列をアドレスする。すな
わち、第１のサブアレイＳ１にある列のセル１０のドレ
イン１２が第２のサブアレイＳ２にある列のセル１０の
ドレイン１２に接続される。
【００１９】従来、圧縮と呼ばれる方法を使って、空乏
状態のメモリ・セル１０の閾値電圧ＶT を高めている。
メモリ・セルの閾値電圧を圧縮する１つの手順が、１９
９２年６月１６日にジョバンニ・サンティンに付与さ
れ、テキサス・インストゥルメンツ・インコーポレーテ
ッド社に譲渡された米国特許第５，１２２，９８５号に
記載されている。アレイＡＲが一層小さい部分（サブア
レイＳ１、Ｓ２等）に分割される。１つのサブアレイに
ある少なくとも１つの対応するメモリ・セル１０が消去
されるまで、個別の消去パルスが全てのサブアレイに最
初に同時に印加される。少なくとも１つのセルが消去さ
れた時点で、消去検証試験に合格しなかった任意のサブ
アレイ（場合によってＳ１又はＳ２）だけに、個別の消
去パルスが印加される。この方法を使うと、一番遅いメ
モリ・セル１０及び一番速いメモリ・セル１０の両方が
同じサブアレイＳ１又はＳ２内で発生して、空乏状態を
招く確率が低くなる。消去検証試験に合格しなかったサ
ブアレイＳ１又はＳ２が更に消去された場合にだけ、小
さい方のサブアレイＳ１及びＳ２が全体的な消去分布を
改善する。この消去手順が図４に示されており、「従来
の消去手順のフローチャート」と記されている。従来の
後期に生まれたこの方式は、単独の遅いメモリ・セル１
０を持つメモリ・アレイＡＲに対してよく作用する。
状態のメモリ・セル１０の閾値電圧ＶT を高めている。
メモリ・セルの閾値電圧を圧縮する１つの手順が、１９
９２年６月１６日にジョバンニ・サンティンに付与さ
れ、テキサス・インストゥルメンツ・インコーポレーテ
ッド社に譲渡された米国特許第５，１２２，９８５号に
記載されている。アレイＡＲが一層小さい部分（サブア
レイＳ１、Ｓ２等）に分割される。１つのサブアレイに
ある少なくとも１つの対応するメモリ・セル１０が消去
されるまで、個別の消去パルスが全てのサブアレイに最
初に同時に印加される。少なくとも１つのセルが消去さ
れた時点で、消去検証試験に合格しなかった任意のサブ
アレイ（場合によってＳ１又はＳ２）だけに、個別の消
去パルスが印加される。この方法を使うと、一番遅いメ
モリ・セル１０及び一番速いメモリ・セル１０の両方が
同じサブアレイＳ１又はＳ２内で発生して、空乏状態を
招く確率が低くなる。消去検証試験に合格しなかったサ
ブアレイＳ１又はＳ２が更に消去された場合にだけ、小
さい方のサブアレイＳ１及びＳ２が全体的な消去分布を
改善する。この消去手順が図４に示されており、「従来
の消去手順のフローチャート」と記されている。従来の
後期に生まれたこの方式は、単独の遅いメモリ・セル１
０を持つメモリ・アレイＡＲに対してよく作用する。
【００２０】しかし、閾値電圧ＶT の消去分布が非常に
大幅になるような多数の遅いメモリ・セル１０を持つア
レイＡＲを消去するのに、この従来の後期の手順を使う
ことにより、問題が起こる。従来のこの後期の手順を使
うと、全ての消去検証試験が、サブアレイＳ１、Ｓ２等
の各行に逐次的にかつ同時に実施される。行の各組の中
で、消去検証試験は、一度に１列又は１つのアドレスで
実施される。最初の消去検証試験によって、消去の必要
が分かった場合、全てのサブアレイＳ１、Ｓ２にある全
てのメモリ・セル１０が少なくとも１つの同時の消去パ
ルスを受け取る。消去検証試験が再び行われ、場合によ
ってメモリ・セル１０のある群内のあるメモリ・セル１
０が消去の必要を示す場合、消去されていないセル１０
を持つ個別のサブアレイＳ１、Ｓ２だけに、消去パルス
が印加される。すなわち、この従来の後期の手順では、
ある列内の（全てのサブアレイＳ１、Ｓ２等を含む）セ
ルは、アレイとしてではなく、サブアレイとして消去さ
れる。各々のサブアレイの列が消去された後、そのサブ
アレイの列内にあるセルが、消去されたかどうか又は過
消去されたか検証され、その後、過消去されていれば圧
縮される。この過程が、アレイＡＲ内の全てのセル１０
が消去され、検証され、もし過消去であれば圧縮される
まで、又は消去／圧縮工程の数があるカウントを越える
まで、この過程が各々の行に対して列ごとに繰り返され
る。表Ｉの例は、例えば、図１の２つのサブアレイＳ１
及びＳ２の各々の第１行にあるメモ・セル１０を消去す
るのに必要な個別に印加される多数の個別の消去パルス
の必要な数を示している。
大幅になるような多数の遅いメモリ・セル１０を持つア
レイＡＲを消去するのに、この従来の後期の手順を使う
ことにより、問題が起こる。従来のこの後期の手順を使
うと、全ての消去検証試験が、サブアレイＳ１、Ｓ２等
の各行に逐次的にかつ同時に実施される。行の各組の中
で、消去検証試験は、一度に１列又は１つのアドレスで
実施される。最初の消去検証試験によって、消去の必要
が分かった場合、全てのサブアレイＳ１、Ｓ２にある全
てのメモリ・セル１０が少なくとも１つの同時の消去パ
ルスを受け取る。消去検証試験が再び行われ、場合によ
ってメモリ・セル１０のある群内のあるメモリ・セル１
０が消去の必要を示す場合、消去されていないセル１０
を持つ個別のサブアレイＳ１、Ｓ２だけに、消去パルス
が印加される。すなわち、この従来の後期の手順では、
ある列内の（全てのサブアレイＳ１、Ｓ２等を含む）セ
ルは、アレイとしてではなく、サブアレイとして消去さ
れる。各々のサブアレイの列が消去された後、そのサブ
アレイの列内にあるセルが、消去されたかどうか又は過
消去されたか検証され、その後、過消去されていれば圧
縮される。この過程が、アレイＡＲ内の全てのセル１０
が消去され、検証され、もし過消去であれば圧縮される
まで、又は消去／圧縮工程の数があるカウントを越える
まで、この過程が各々の行に対して列ごとに繰り返され
る。表Ｉの例は、例えば、図１の２つのサブアレイＳ１
及びＳ２の各々の第１行にあるメモ・セル１０を消去す
るのに必要な個別に印加される多数の個別の消去パルス
の必要な数を示している。
【００２１】
【表１】 しかし、表Ｉの例並びに図１のアレイに従来の後期の手
順を適用することは、別の問題の例示になる。従来の後
期の手順は、全般的に図４のフローチャートに示されて
いる。前に述べたように、図１のアレイＡＲが第１及び
第２のサブアレイＳ１及びＳ２に分割され、第１のサブ
アレイＳ１が第１の消去入力Ｉ１に接続され、第２のサ
ブアレイＳ２が第２の消去入力Ｉ２に接続される。（図
４及び図５の手順では、Ｉ／Ｏという符号は図１の入力
Ｉ１及び入力Ｉ２に対応する。）消去入力Ｉ１に印加さ
れた消去パルスは、第１のサブアレイＳ１にあることご
とくのセル１０をフラッシュ消去する傾向を持つ。同様
に、消去入力Ｉ２に印加された消去パルスは、第２のサ
ブアレイＳ２にあることごとくのセル１０をフラッシュ
消去する傾向を持つ。消去入力Ｉ１及びＩ２に印加され
る各々の消去パルスは、アレイＡＲにある最も速いセル
を過消去しないくらいに短い。各々のサブアレイＳ１及
びＳ２は、アドレス入力Ａ０‐Ａ６に接続された共通の
７列を持っている。従来の後期の手順を使うと、短い消
去パルスがサブアレイＳ１にあるセル１０に印加され
る。この列のうち、第１のサブアレイＳ１のアドレスＡ
０に対応する部分が、この後、列のこの部分にあるセル
１０が消去されたかどうかを調べるために検査される。
消去されていなければ、第２の消去パルスが印加され、
検査が繰り返される。
順を適用することは、別の問題の例示になる。従来の後
期の手順は、全般的に図４のフローチャートに示されて
いる。前に述べたように、図１のアレイＡＲが第１及び
第２のサブアレイＳ１及びＳ２に分割され、第１のサブ
アレイＳ１が第１の消去入力Ｉ１に接続され、第２のサ
ブアレイＳ２が第２の消去入力Ｉ２に接続される。（図
４及び図５の手順では、Ｉ／Ｏという符号は図１の入力
Ｉ１及び入力Ｉ２に対応する。）消去入力Ｉ１に印加さ
れた消去パルスは、第１のサブアレイＳ１にあることご
とくのセル１０をフラッシュ消去する傾向を持つ。同様
に、消去入力Ｉ２に印加された消去パルスは、第２のサ
ブアレイＳ２にあることごとくのセル１０をフラッシュ
消去する傾向を持つ。消去入力Ｉ１及びＩ２に印加され
る各々の消去パルスは、アレイＡＲにある最も速いセル
を過消去しないくらいに短い。各々のサブアレイＳ１及
びＳ２は、アドレス入力Ａ０‐Ａ６に接続された共通の
７列を持っている。従来の後期の手順を使うと、短い消
去パルスがサブアレイＳ１にあるセル１０に印加され
る。この列のうち、第１のサブアレイＳ１のアドレスＡ
０に対応する部分が、この後、列のこの部分にあるセル
１０が消去されたかどうかを調べるために検査される。
消去されていなければ、第２の消去パルスが印加され、
検査が繰り返される。
【００２２】従来の初期の手順が使われ、従って、第１
の消去入力Ｉ１及び第２の消去入力Ｉ２の両方に消去パ
ルスが同時に印加された場合、２０個のパルスしか必要
としないことに注意されたい。しかし、その後、第２の
消去入力Ｉ２が不必要な５個の消去パルスを受け取り、
こういうパルスは、サブアレイＳ１又はＳ２にある他の
メモリ・セル１０の内の１つ又は更に多くを空乏状態に
駆動することがある。
の消去入力Ｉ１及び第２の消去入力Ｉ２の両方に消去パ
ルスが同時に印加された場合、２０個のパルスしか必要
としないことに注意されたい。しかし、その後、第２の
消去入力Ｉ２が不必要な５個の消去パルスを受け取り、
こういうパルスは、サブアレイＳ１又はＳ２にある他の
メモリ・セル１０の内の１つ又は更に多くを空乏状態に
駆動することがある。
【００２３】表Ｉの例並びに図４に示した従来の手順を
使うと、第１のサブアレイＳ１の列Ａ０の部分にある第
１行のセルを消去するために、相次ぐ２０個の消去パル
スが第１の消去入力Ｉ１に印加される。アドレスＡ０に
対応する同じ列にあるが、第２のサブアレイＳ２にある
第１行のメモリ・セル１０を消去するために、２つの相
次ぐ消去パルスが第２の消去入力Ｉ２に印加される。第
１の消去入力Ｉ１に２０個の消去パルスを、そして第２
の消去入力Ｉ２に２つの相次ぐ消去パルスを印加した
後、消去検証試験によって、アドレスＡ０によって定め
られた列にあるサブアレイの第１行のセルが首尾良く消
去されたことが示される。その後、消去検証試験はアド
レスＡ１にインクレメントし、その後アドレスＡ２へと
いうようにインクレメントする。アドレスＡ１及びＡ３
は、第１又は第２の消去入力が、第１及び第２の消去入
力Ｉ１及びＩ２に前に印加された消去パルスの数以下の
数の消去パルスを印加することしか必要としないので、
アドレスＡ１及びＡ３は、余分の消去パルスの印加を必
要としない。アドレスＡ３は、第１の消去入力Ｉ１に対
する消去パルスの印加を必要としない。しかし、アドレ
スＡ３は、第２の消去入力Ｉ２に別の１３個の消去パル
スを印加することを必要とする。残りのアドレスＡ４‐
Ａ６は余分の消去パルスを必要としない。この方法で、
サブアレイＳ１及びＳ２の最初の行を消去するのに必要
な消去パルスの累算数は３３（２０及び１３の和）であ
る。
使うと、第１のサブアレイＳ１の列Ａ０の部分にある第
１行のセルを消去するために、相次ぐ２０個の消去パル
スが第１の消去入力Ｉ１に印加される。アドレスＡ０に
対応する同じ列にあるが、第２のサブアレイＳ２にある
第１行のメモリ・セル１０を消去するために、２つの相
次ぐ消去パルスが第２の消去入力Ｉ２に印加される。第
１の消去入力Ｉ１に２０個の消去パルスを、そして第２
の消去入力Ｉ２に２つの相次ぐ消去パルスを印加した
後、消去検証試験によって、アドレスＡ０によって定め
られた列にあるサブアレイの第１行のセルが首尾良く消
去されたことが示される。その後、消去検証試験はアド
レスＡ１にインクレメントし、その後アドレスＡ２へと
いうようにインクレメントする。アドレスＡ１及びＡ３
は、第１又は第２の消去入力が、第１及び第２の消去入
力Ｉ１及びＩ２に前に印加された消去パルスの数以下の
数の消去パルスを印加することしか必要としないので、
アドレスＡ１及びＡ３は、余分の消去パルスの印加を必
要としない。アドレスＡ３は、第１の消去入力Ｉ１に対
する消去パルスの印加を必要としない。しかし、アドレ
スＡ３は、第２の消去入力Ｉ２に別の１３個の消去パル
スを印加することを必要とする。残りのアドレスＡ４‐
Ａ６は余分の消去パルスを必要としない。この方法で、
サブアレイＳ１及びＳ２の最初の行を消去するのに必要
な消去パルスの累算数は３３（２０及び１３の和）であ
る。
【００２４】サブアレイの行を並列に試験し、サブアレ
イに消去パルスを個別に印加する過程は、全てのサブア
レイＳ１、Ｓ２等の全ての行が検証試験に合格するまで
続けられる。
イに消去パルスを個別に印加する過程は、全てのサブア
レイＳ１、Ｓ２等の全ての行が検証試験に合格するまで
続けられる。
【００２５】従来の後期の手順の改良が、図４の消去手
順を、「改良された消去手順のフローチャート」と記し
た図５に示す消去手順に変更することによって示されて
いる。図５の手順は、図４の一部分ではないフラグＦＬ
を含む。フラグＦＬは、最初はクリアされており、どれ
かの空乏試験が合格しなかった場合にセットされる。こ
の手順の消去パルス・セグメントは、このフラグＦＬ次
第である。フラグＦＬがセットされていなければ、全て
のサブアレイＳ１、Ｓ２等が並列に消去される。一旦何
れかのサブアレイＳ１、Ｓ２等が空乏検査に合格しなく
なると、フラグＦＬがセットされる。この後の消去パル
スは、消去検証試験に合格しなかった特定のサブアレイ
Ｓ１、Ｓ２等にだけ印加される。表Ｉの前に述べた例で
は、第２の消去入力Ｉ２に印加された２０個のパルスに
よって、サブアレイＳ１又はＳ２の何れの第１行にある
どのセル１０も空乏状態にならなかった場合、累算的な
消去時間は合計で僅かパルス２０個である。しかし、第
１の消去入力Ｉ１及び第２の消去入力Ｉ２の両方に印加
された１３番目のパルスで、サブアレイＳ１のアドレス
Ａ１又はＡ２又はサブアレイＳ２のアドレスＡ２‐Ａ６
の内のどこかのアドレスにあるセル１０が空乏試験に合
格しなかった場合、その時、サブアレイＳ１のアドレス
Ａ０にあるセル１０を消去するには、更に７個のパルス
が入力Ｉ１に必要である。更に、アドレスＡ３にあるセ
ル１０を消去して消去を完了するには、入力Ｉ２に更に
２つのパルスが必要である。これによって、サブアレイ
Ｓ１及びＳ２の第１行を消去するための合計はパルス２
２個になる。この解決策は、過大な過消去なしに、アレ
イＡＲに対する消去時間を改善する。
順を、「改良された消去手順のフローチャート」と記し
た図５に示す消去手順に変更することによって示されて
いる。図５の手順は、図４の一部分ではないフラグＦＬ
を含む。フラグＦＬは、最初はクリアされており、どれ
かの空乏試験が合格しなかった場合にセットされる。こ
の手順の消去パルス・セグメントは、このフラグＦＬ次
第である。フラグＦＬがセットされていなければ、全て
のサブアレイＳ１、Ｓ２等が並列に消去される。一旦何
れかのサブアレイＳ１、Ｓ２等が空乏検査に合格しなく
なると、フラグＦＬがセットされる。この後の消去パル
スは、消去検証試験に合格しなかった特定のサブアレイ
Ｓ１、Ｓ２等にだけ印加される。表Ｉの前に述べた例で
は、第２の消去入力Ｉ２に印加された２０個のパルスに
よって、サブアレイＳ１又はＳ２の何れの第１行にある
どのセル１０も空乏状態にならなかった場合、累算的な
消去時間は合計で僅かパルス２０個である。しかし、第
１の消去入力Ｉ１及び第２の消去入力Ｉ２の両方に印加
された１３番目のパルスで、サブアレイＳ１のアドレス
Ａ１又はＡ２又はサブアレイＳ２のアドレスＡ２‐Ａ６
の内のどこかのアドレスにあるセル１０が空乏試験に合
格しなかった場合、その時、サブアレイＳ１のアドレス
Ａ０にあるセル１０を消去するには、更に７個のパルス
が入力Ｉ１に必要である。更に、アドレスＡ３にあるセ
ル１０を消去して消去を完了するには、入力Ｉ２に更に
２つのパルスが必要である。これによって、サブアレイ
Ｓ１及びＳ２の第１行を消去するための合計はパルス２
２個になる。この解決策は、過大な過消去なしに、アレ
イＡＲに対する消去時間を改善する。
【００２６】表Ｉの例を消去するために図５の手順を使
うとき、第１及び第２の両方のサブアレイＳ１及びＳ２
に印加された２０個の消去パルスが、アレイＡＲのどの
セル１０をも過消去しないことがあり得る。そういう場
合、直前の例で述べた２２個の代りに、２０個のパルス
しか必要としない。
うとき、第１及び第２の両方のサブアレイＳ１及びＳ２
に印加された２０個の消去パルスが、アレイＡＲのどの
セル１０をも過消去しないことがあり得る。そういう場
合、直前の例で述べた２２個の代りに、２０個のパルス
しか必要としない。
【００２７】この発明の手順を使うと、アレイＡＲがサ
ブアレイＳ１、Ｓ２等の群に分割され、過消去状態（空
乏状態）が起こるか、あるいは全てのセルが消去される
か、そのどちらかが最初に起こるまで、全てのサブアレ
イＳ１、Ｓ２等に対して並列に消去動作が実施される。
この発明の手順の独特の特徴は、過消去状態が起こった
場合、消去動作はサブアレイＳ１、Ｓ２等に対して個別
に続けられ、消去検証試験に合格しなかったサブアレイ
Ｓ１、Ｓ２等だけが消去パルスを受け取ることになって
いることである。
ブアレイＳ１、Ｓ２等の群に分割され、過消去状態（空
乏状態）が起こるか、あるいは全てのセルが消去される
か、そのどちらかが最初に起こるまで、全てのサブアレ
イＳ１、Ｓ２等に対して並列に消去動作が実施される。
この発明の手順の独特の特徴は、過消去状態が起こった
場合、消去動作はサブアレイＳ１、Ｓ２等に対して個別
に続けられ、消去検証試験に合格しなかったサブアレイ
Ｓ１、Ｓ２等だけが消去パルスを受け取ることになって
いることである。
【００２８】前段では、空乏状態検査工程は、制御ゲー
ト１４に小さい電圧を印加して、空乏状態になったメモ
リ・セル１０のソース１１及びドレイン１２の間の実質
的な電流の導通を検査するのが普通である。希望によっ
ては、空乏状態の検査が、制御ゲート１４に小さい電圧
を印加した状態で、空乏状態になったメモリ・セル１０
のソース１１及びドレイン１２の間の極く小さい電流の
導通を検査することができる。小さい電流の基準を使う
ことにより、実際の過消去又は空乏状態が防止される。
従って、過消去状態を補正するのに必要な時間が節約さ
れるが、別の問題が発生する。
ト１４に小さい電圧を印加して、空乏状態になったメモ
リ・セル１０のソース１１及びドレイン１２の間の実質
的な電流の導通を検査するのが普通である。希望によっ
ては、空乏状態の検査が、制御ゲート１４に小さい電圧
を印加した状態で、空乏状態になったメモリ・セル１０
のソース１１及びドレイン１２の間の極く小さい電流の
導通を検査することができる。小さい電流の基準を使う
ことにより、実際の過消去又は空乏状態が防止される。
従って、過消去状態を補正するのに必要な時間が節約さ
れるが、別の問題が発生する。
【００２９】この発明の手順の利点は、過消去の余裕を
保ちながら、消去時間が一層短くなることである。この
代りに、メモリ・セルは、過消去の検査をする前に、消
去されているかどうかを調べるために検査することがで
きる。この逆の順序の手順の欠点は、過消去されたセル
が、並列接続されたセルが消去されているかどうかを試
験する能力に悪影響を及ぼすことである。
保ちながら、消去時間が一層短くなることである。この
代りに、メモリ・セルは、過消去の検査をする前に、消
去されているかどうかを調べるために検査することがで
きる。この逆の順序の手順の欠点は、過消去されたセル
が、並列接続されたセルが消去されているかどうかを試
験する能力に悪影響を及ぼすことである。
【００３０】この発明を実施例について説明したが、こ
の説明はこの発明を制限する意味に解してはならない。
以上の説明から、当業者には、実施例の種々の変更並び
にこの発明のその他の実施例が容易に考えられよう。従
って、特許請求の範囲には、この発明の範囲内に属する
このような全ての変更又は実施例を包括することを承知
されたい。
の説明はこの発明を制限する意味に解してはならない。
以上の説明から、当業者には、実施例の種々の変更並び
にこの発明のその他の実施例が容易に考えられよう。従
って、特許請求の範囲には、この発明の範囲内に属する
このような全ての変更又は実施例を包括することを承知
されたい。
【００３１】以上の説明に関し、更に以下の項目を開示
する。 （１） 少なくとも第１及び第２のサブアレイのメモリ
・セルを持ち、該第１のサブアレイのメモリ・セルが別
々にフラッシュ消去可能であり、前記第２のサブアレイ
のメモリ・セルが別々にフラッシュ消去可能であるよう
な非揮発性メモリ・アレイを消去する方法に於いて、
（イ）前記第１のサブアレイ及び第２のサブアレイに少
なくともフラッシュ消去パルスを同時に印加し、（ロ）
前記メモリを試験して、該メモリ内の何れかのメモリ・
セルの空乏状態を判定し、該空乏状態の試験が、一度に
サブアレイあたり１列のメモリ・セルを同時に検査する
ことによって実施され、（ハ）前記メモリ内の何れかの
メモリ・セルが空乏状態であれば、該空乏状態を補正
し、（ニ）前記メモリ内の何れかのメモリ・セルが消去
されていないかどうかを判定するために試験し、該試験
は一度にサブアレイあたり１つのメモリ・セルを同時に
検査することによって実施され、（ホ）前記第１のサブ
アレイ内の何れかのメモリ・セルが過消去されて補正さ
れており、前記第１のサブアレイ内の何れかのメモリ・
セルが消去されていない場合、前記第１のサブアレイだ
けに別のフラッシュ消去パルスを印加し、（ヘ）前記第
１のサブアレイ内の何れかのメモリ・セルが空乏状態で
あって補正されており、前記第２のサブアレイ内の何れ
かのメモリ・セルが消去されていない場合、前記第２の
サブアレイだけに別のフラッシュ消去パルスを印加する
工程を含む方法。
する。 （１） 少なくとも第１及び第２のサブアレイのメモリ
・セルを持ち、該第１のサブアレイのメモリ・セルが別
々にフラッシュ消去可能であり、前記第２のサブアレイ
のメモリ・セルが別々にフラッシュ消去可能であるよう
な非揮発性メモリ・アレイを消去する方法に於いて、
（イ）前記第１のサブアレイ及び第２のサブアレイに少
なくともフラッシュ消去パルスを同時に印加し、（ロ）
前記メモリを試験して、該メモリ内の何れかのメモリ・
セルの空乏状態を判定し、該空乏状態の試験が、一度に
サブアレイあたり１列のメモリ・セルを同時に検査する
ことによって実施され、（ハ）前記メモリ内の何れかの
メモリ・セルが空乏状態であれば、該空乏状態を補正
し、（ニ）前記メモリ内の何れかのメモリ・セルが消去
されていないかどうかを判定するために試験し、該試験
は一度にサブアレイあたり１つのメモリ・セルを同時に
検査することによって実施され、（ホ）前記第１のサブ
アレイ内の何れかのメモリ・セルが過消去されて補正さ
れており、前記第１のサブアレイ内の何れかのメモリ・
セルが消去されていない場合、前記第１のサブアレイだ
けに別のフラッシュ消去パルスを印加し、（ヘ）前記第
１のサブアレイ内の何れかのメモリ・セルが空乏状態で
あって補正されており、前記第２のサブアレイ内の何れ
かのメモリ・セルが消去されていない場合、前記第２の
サブアレイだけに別のフラッシュ消去パルスを印加する
工程を含む方法。
【００３２】（２） （１）記載の方法に於いて、更
に、工程（ニ）より後、そして工程（ホ）及び（ヘ）の
前に、前記第１のサブアレイ内の何れかのメモリ・セル
が空乏状態で補正されていて、前記第１のサブアレイ内
の何れかのメモリ・セルが消去されておらず、前記第２
のサブアレイ内の何れかのメモリ・セルが消去されてい
ない場合、前記第１及び第２のサブアレイに別のフラッ
シュ消去パルスを同時に印加する工程を含む方法。
に、工程（ニ）より後、そして工程（ホ）及び（ヘ）の
前に、前記第１のサブアレイ内の何れかのメモリ・セル
が空乏状態で補正されていて、前記第１のサブアレイ内
の何れかのメモリ・セルが消去されておらず、前記第２
のサブアレイ内の何れかのメモリ・セルが消去されてい
ない場合、前記第１及び第２のサブアレイに別のフラッ
シュ消去パルスを同時に印加する工程を含む方法。
【００３３】（３） （１）記載の方法に於いて、前記
別の消去パルスを印加した後、前記サブアレイ内のメモ
リ・セルの空乏状態を検査する工程を含む方法。 （４） （１）記載の方法に於いて、前記別の消去パル
スの印加後、前記サブアレイ内のメモリ・セルの空乏状
態を検査し、メモリ・セルが空乏状態にあれば、該空乏
状態を補正することを含む方法。 （５） （１）記載の方法に於いて、前記別の消去パル
スの印加後、前記サブアレイ内のメモリ・セルの空乏状
態を検査し、メモリ・セルが空乏状態にあれば、該空乏
状態を補正し、更に、前記サブアレイ内の何れかのメモ
リ・セルが消去されていないかどうかを判定するために
検査することを含む方法。 （６） （１）記載の方法に於いて、前記別の消去パル
スの印加後、前記サブアレイ内のメモリ・セルの空乏状
態を検査し、更に、前記サブアレイ内の何れかのメモリ
・セルが消去されていないかどうかを判定するために検
査することを含む方法。 （７） （１）記載の方法に於いて、前記空乏状態の検
査が、メモリ・セルの制御ゲートに小さい電圧を印加し
た状態で、該メモリ・セルのソース及びドレインの間に
極く小さい電流の導通があることであり、この小さい電
流は、メモリ・セルに実際に空乏状態がないことを示す
方法。 （８） （１）記載の方法に於いて、前記非揮発性メモ
リ・アレイが、分割制御ゲートを持たない１トランジス
タ・メモリ・セルを含む方法。
別の消去パルスを印加した後、前記サブアレイ内のメモ
リ・セルの空乏状態を検査する工程を含む方法。 （４） （１）記載の方法に於いて、前記別の消去パル
スの印加後、前記サブアレイ内のメモリ・セルの空乏状
態を検査し、メモリ・セルが空乏状態にあれば、該空乏
状態を補正することを含む方法。 （５） （１）記載の方法に於いて、前記別の消去パル
スの印加後、前記サブアレイ内のメモリ・セルの空乏状
態を検査し、メモリ・セルが空乏状態にあれば、該空乏
状態を補正し、更に、前記サブアレイ内の何れかのメモ
リ・セルが消去されていないかどうかを判定するために
検査することを含む方法。 （６） （１）記載の方法に於いて、前記別の消去パル
スの印加後、前記サブアレイ内のメモリ・セルの空乏状
態を検査し、更に、前記サブアレイ内の何れかのメモリ
・セルが消去されていないかどうかを判定するために検
査することを含む方法。 （７） （１）記載の方法に於いて、前記空乏状態の検
査が、メモリ・セルの制御ゲートに小さい電圧を印加し
た状態で、該メモリ・セルのソース及びドレインの間に
極く小さい電流の導通があることであり、この小さい電
流は、メモリ・セルに実際に空乏状態がないことを示す
方法。 （８） （１）記載の方法に於いて、前記非揮発性メモ
リ・アレイが、分割制御ゲートを持たない１トランジス
タ・メモリ・セルを含む方法。
【００３４】（９） 別々にフラッシュ消去可能な多数
のサブアレイのメモリ・セルを持つフラッシュＥＰＲＯ
Ｍを消去する方法に於いて、（イ）各々のフラッシュ消
去可能なサブアレイに少なくともフラッシュ消去パルス
を同時に印加し、（ロ）前記フラッシュＥＰＲＯＭを試
験して、該フラッシュＥＰＲＯＭ内の何れかのメモリ・
セルが空乏状態であるかどうかを判定し、該空乏状態の
試験が、一度にサブアレイあたり１列のメモリ・セルを
同時に検査することによって実施され、（ハ）前記フラ
ッシュＥＰＲＯＭ内の何れかのメモリ・セルが空乏状態
であれば、該空乏状態を補正し、（ニ）前記フラッシュ
ＥＰＲＯＭを試験して、前記フラッシュＥＰＲＯＭ内の
何れかのメモリ・セルが消去されていないかどうかを判
定し、この試験が一度にサブアレイあたり１つのメモリ
・セルを同時に検査することによって実施され、（ホ）
前記フラッシュＥＰＲＯＭ内のメモリ・セルが消去され
ていない場合、消去されていないメモリ・セルがあるサ
ブアレイだけに別のフラッシュ消去パルスを印加する工
程を含む方法。
のサブアレイのメモリ・セルを持つフラッシュＥＰＲＯ
Ｍを消去する方法に於いて、（イ）各々のフラッシュ消
去可能なサブアレイに少なくともフラッシュ消去パルス
を同時に印加し、（ロ）前記フラッシュＥＰＲＯＭを試
験して、該フラッシュＥＰＲＯＭ内の何れかのメモリ・
セルが空乏状態であるかどうかを判定し、該空乏状態の
試験が、一度にサブアレイあたり１列のメモリ・セルを
同時に検査することによって実施され、（ハ）前記フラ
ッシュＥＰＲＯＭ内の何れかのメモリ・セルが空乏状態
であれば、該空乏状態を補正し、（ニ）前記フラッシュ
ＥＰＲＯＭを試験して、前記フラッシュＥＰＲＯＭ内の
何れかのメモリ・セルが消去されていないかどうかを判
定し、この試験が一度にサブアレイあたり１つのメモリ
・セルを同時に検査することによって実施され、（ホ）
前記フラッシュＥＰＲＯＭ内のメモリ・セルが消去され
ていない場合、消去されていないメモリ・セルがあるサ
ブアレイだけに別のフラッシュ消去パルスを印加する工
程を含む方法。
【００３５】（１０） （９）記載の方法に於いて、更
に、前記別の消去パルスの印加後、前記サブアレイ内の
１つ又は更に多くのメモリ・セルが空乏状態かどうかを
検査することを含む方法。 （１１） （９）記載の方法に於いて、前記別の消去パ
ルスの印加後、該サブアレイ内の１つ又は更に多くのメ
モリ・セルが空乏状態かどうかを検査し、メモリ・セル
が空乏状態であれば、該空乏状態を補正することを含む
方法。 （１２） （９）記載の方法に於いて、前記別の消去パ
ルスの印加後、前記サブアレイ内の１つ又は更に多くの
メモリ・セルが空乏状態かどうかを検査し、メモリ・セ
ルが空乏状態であれば、該空乏状態を補正し、更に、前
記サブアレイ内の何れかのメモリ・セルが消去されてい
ないかどうかを判定するために検査することを含む方
法。 （１３） （９）記載の方法に於いて、更に、前記別の
消去パルスの印加後、前記サブアレイ内の１つ又は更に
多くのメモリ・セルが空乏状態かどうかを検査し、前記
サブアレイ内の何れかのメモリ・セルが消去されていな
いかどうかを判定するために検査することを含む方法。 （１４） （９）記載の方法に於いて、前記空乏状態の
検査は、メモリ・セルの制御ゲートに小さい電圧を印加
した状態で、該メモリ・セルのソース及びドレインの間
の極く小さい電流の導通を検査し、該小さい電流はメモ
リ・セルが実際に空乏状態ではないことを表す方法。 （１５） （９）記載の方法に於いて、前記非揮発性メ
モリ・アレイが、分割制御ゲートを持たない１トランジ
スタ・メモリ・セルを含む方法。
に、前記別の消去パルスの印加後、前記サブアレイ内の
１つ又は更に多くのメモリ・セルが空乏状態かどうかを
検査することを含む方法。 （１１） （９）記載の方法に於いて、前記別の消去パ
ルスの印加後、該サブアレイ内の１つ又は更に多くのメ
モリ・セルが空乏状態かどうかを検査し、メモリ・セル
が空乏状態であれば、該空乏状態を補正することを含む
方法。 （１２） （９）記載の方法に於いて、前記別の消去パ
ルスの印加後、前記サブアレイ内の１つ又は更に多くの
メモリ・セルが空乏状態かどうかを検査し、メモリ・セ
ルが空乏状態であれば、該空乏状態を補正し、更に、前
記サブアレイ内の何れかのメモリ・セルが消去されてい
ないかどうかを判定するために検査することを含む方
法。 （１３） （９）記載の方法に於いて、更に、前記別の
消去パルスの印加後、前記サブアレイ内の１つ又は更に
多くのメモリ・セルが空乏状態かどうかを検査し、前記
サブアレイ内の何れかのメモリ・セルが消去されていな
いかどうかを判定するために検査することを含む方法。 （１４） （９）記載の方法に於いて、前記空乏状態の
検査は、メモリ・セルの制御ゲートに小さい電圧を印加
した状態で、該メモリ・セルのソース及びドレインの間
の極く小さい電流の導通を検査し、該小さい電流はメモ
リ・セルが実際に空乏状態ではないことを表す方法。 （１５） （９）記載の方法に於いて、前記非揮発性メ
モリ・アレイが、分割制御ゲートを持たない１トランジ
スタ・メモリ・セルを含む方法。
【００３６】（１６） 別々にフラッシュ消去可能な多
数のサブアレイのメモリ・セルを持つフラッシュＥＰＲ
ＯＭを消去する方法に於いて、（イ）フラッシュ消去可
能な各々のサブアレイに少なくともフラッシュ消去パル
スを同時に印加し、（ロ）前記フラッシュＥＰＲＯＭを
試験して、該フラッシュＥＰＲＯＭ内の何れかのメモリ
・セルが消去されていないかどうかを判定し、該試験は
一度にサブアレイあたり１つのメモリ・セルを同時に検
査することによって実施され、（ハ）前記フラッシュＥ
ＰＲＯＭを試験して、該ＥＰＲＯＭ内の何れかのメモリ
・セルが過消去されているかどうかを判定し、該試験は
一度にサブアレイあたり１列のメモリ・セルを同時に検
査することによって実施され、（ニ）前記フラッシュＥ
ＰＲＯＭ内の何れかのメモリ・セルが過消去されている
場合、該過消去状態を補正し、（ホ）前記フラッシュＥ
ＰＲＯＭ内の何れかのメモリ・セルが消去されていない
場合、消去されていないメモリ・セルがあるサブアレイ
にだけ、別のフラッシュ消去パルスを印加する工程を含
む方法。
数のサブアレイのメモリ・セルを持つフラッシュＥＰＲ
ＯＭを消去する方法に於いて、（イ）フラッシュ消去可
能な各々のサブアレイに少なくともフラッシュ消去パル
スを同時に印加し、（ロ）前記フラッシュＥＰＲＯＭを
試験して、該フラッシュＥＰＲＯＭ内の何れかのメモリ
・セルが消去されていないかどうかを判定し、該試験は
一度にサブアレイあたり１つのメモリ・セルを同時に検
査することによって実施され、（ハ）前記フラッシュＥ
ＰＲＯＭを試験して、該ＥＰＲＯＭ内の何れかのメモリ
・セルが過消去されているかどうかを判定し、該試験は
一度にサブアレイあたり１列のメモリ・セルを同時に検
査することによって実施され、（ニ）前記フラッシュＥ
ＰＲＯＭ内の何れかのメモリ・セルが過消去されている
場合、該過消去状態を補正し、（ホ）前記フラッシュＥ
ＰＲＯＭ内の何れかのメモリ・セルが消去されていない
場合、消去されていないメモリ・セルがあるサブアレイ
にだけ、別のフラッシュ消去パルスを印加する工程を含
む方法。
【００３７】（１７） （１６）記載の方法に於いて、
前記別の消去パルスの印加後、前記サブアレイ内の１つ
又は更に多くのメモリ・セルの空乏状態を判定するため
に検査することを含む方法。 （１８） （１６）記載の方法に於いて、前記別の消去
パルスの印加後、前記サブアレイ内の１つ又は更に多く
のメモリ・セルが空乏状態であるかどうかを調べるため
に検査することを含み、メモリ・セルが空乏状態であれ
ば、該空乏状態を補正することを含む方法。 （１９） （１６）記載の方法に於いて、前記別の消去
パルスの印加後、前記サブアレイ内の１つ又は更に多く
のメモリ・セルが空乏状態かどうかを調べるために検査
し、メモリ・セルが空乏状態であれば、該空乏状態を補
正し、更に、そのサブアレイ内の何れかのメモリ・セル
が消去されていないかどうかを判定するために検査する
ことを含む方法。 （２０） （１６）記載の方法に於いて、前記別の消去
パルスの印加後、前記サブアレイ内の１つ又は更に多く
のメモリ・セルが空乏状態であるかどうかを調べるため
に検査することを含み、更に、該サブアレイ内の何れか
のメモリ・セルが消去されていないかどうかを判定する
ために検査することを含む方法。 （２１） （１６）記載の方法に於いて、前記非揮発性
メモリ・アレイが、分割制御ゲートを持たない１トラン
ジスタ・メモリ・セルを含む方法。
前記別の消去パルスの印加後、前記サブアレイ内の１つ
又は更に多くのメモリ・セルの空乏状態を判定するため
に検査することを含む方法。 （１８） （１６）記載の方法に於いて、前記別の消去
パルスの印加後、前記サブアレイ内の１つ又は更に多く
のメモリ・セルが空乏状態であるかどうかを調べるため
に検査することを含み、メモリ・セルが空乏状態であれ
ば、該空乏状態を補正することを含む方法。 （１９） （１６）記載の方法に於いて、前記別の消去
パルスの印加後、前記サブアレイ内の１つ又は更に多く
のメモリ・セルが空乏状態かどうかを調べるために検査
し、メモリ・セルが空乏状態であれば、該空乏状態を補
正し、更に、そのサブアレイ内の何れかのメモリ・セル
が消去されていないかどうかを判定するために検査する
ことを含む方法。 （２０） （１６）記載の方法に於いて、前記別の消去
パルスの印加後、前記サブアレイ内の１つ又は更に多く
のメモリ・セルが空乏状態であるかどうかを調べるため
に検査することを含み、更に、該サブアレイ内の何れか
のメモリ・セルが消去されていないかどうかを判定する
ために検査することを含む方法。 （２１） （１６）記載の方法に於いて、前記非揮発性
メモリ・アレイが、分割制御ゲートを持たない１トラン
ジスタ・メモリ・セルを含む方法。
【００３８】（２２） フラッシュＥＰＲＯＭアレイ
（ＡＲ）を消去する手順が、フラッシュＥＰＲＯＭアレ
イ（ＡＲ）の全てのサブアレイ（Ｓ１、Ｓ２等）に同時
に一連の消去パルスを印加することを含む。各々の消去
パルスの合間に、各々のサブアレイ（Ｓ１、Ｓ２等）の
メモリ・セル１０を一度に１行ずつ、そして一度に１つ
の列ずつ同時に検査し、任意のセル１０が過消去されて
いるかどうかを調べる。この手順の間の任意のときに、
セル１０が過消去されていると分かった場合、過消去状
態を補正し、消去手順を続けるが、従来のサブアレイ消
去手順と同じように、消去されていないメモリ・セル１
０を持つサブアレイ（Ｓ１、Ｓ２等）だけに、消去パル
スが印加される。殆どあらゆる場合に、この発明の手順
は全体的な消去時間を短縮する。
（ＡＲ）を消去する手順が、フラッシュＥＰＲＯＭアレ
イ（ＡＲ）の全てのサブアレイ（Ｓ１、Ｓ２等）に同時
に一連の消去パルスを印加することを含む。各々の消去
パルスの合間に、各々のサブアレイ（Ｓ１、Ｓ２等）の
メモリ・セル１０を一度に１行ずつ、そして一度に１つ
の列ずつ同時に検査し、任意のセル１０が過消去されて
いるかどうかを調べる。この手順の間の任意のときに、
セル１０が過消去されていると分かった場合、過消去状
態を補正し、消去手順を続けるが、従来のサブアレイ消
去手順と同じように、消去されていないメモリ・セル１
０を持つサブアレイ（Ｓ１、Ｓ２等）だけに、消去パル
スが印加される。殆どあらゆる場合に、この発明の手順
は全体的な消去時間を短縮する。
【図１】非揮発性メモリ・セル・アレイの一部分をブロ
ック図で示した回路図。
ック図で示した回路図。
【図２】この発明の方法に用いられる形式の非分割ゲー
ト型メモリ・セルの断面図。
ト型メモリ・セルの断面図。
【図３】時間に対して電圧閾値を示すグラフであって、
消去の速いメモリ・セルの特性並びに消去の遅いメモリ
・セルの特性を例示している。
消去の速いメモリ・セルの特性並びに消去の遅いメモリ
・セルの特性を例示している。
【図４】従来の後期の消去手順を示すフローチャート。
【図５】この発明の消去手順を示すフローチャート。
Ｓ１，Ｓ２ サブアレイ １０ セル
フロントページの続き (72)発明者 ファト シー．トルオング アメリカ合衆国テキサス州ヒューストン, バル ビスタ 15815
Claims (1)
- 【請求項１】 少なくとも第１及び第２のサブアレイの
メモリ・セルを持ち、該第１のサブアレイのメモリ・セ
ルが別々にフラッシュ消去可能であり、前記第２のサブ
アレイのメモリ・セルが別々にフラッシュ消去可能であ
るような非揮発性メモリ・アレイを消去する方法に於い
て、（イ）前記第１のサブアレイ及び第２のサブアレイ
に少なくともフラッシュ消去パルスを同時に印加し、
（ロ）前記メモリを試験して、該メモリ内の何れかのメ
モリ・セルの空乏状態を判定し、該空乏状態の試験が、
一度にサブアレイあたり１列のメモリ・セルを同時に検
査することによって実施され、（ハ）前記メモリ内の何
れかのメモリ・セルが空乏状態であれば、該空乏状態を
補正し、（ニ）前記メモリ内の何れかのメモリ・セルが
消去されていないかどうかを判定するために試験し、該
試験は一度にサブアレイあたり１つのメモリ・セルを同
時に検査することによって実施され、（ホ）前記第１の
サブアレイ内の何れかのメモリ・セルが過消去されて補
正されており、前記第１のサブアレイ内の何れかのメモ
リ・セルが消去されていない場合、前記第１のサブアレ
イだけに別のフラッシュ消去パルスを印加し、（ヘ）前
記第１のサブアレイ内の何れかのメモリ・セルが空乏状
態であって補正されており、前記第２のサブアレイ内の
何れかのメモリ・セルが消去されていない場合、前記第
２のサブアレイだけに別のフラッシュ消去パルスを印加
する工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/664,013 US5636162A (en) | 1996-06-12 | 1996-06-12 | Erase procedure |
| US664013 | 1996-06-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1055685A true JPH1055685A (ja) | 1998-02-24 |
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Family
ID=24664148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15548297A Expired - Lifetime JP3845495B2 (ja) | 1996-06-12 | 1997-06-12 | 非揮発性メモリ・アレイを消去する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5636162A (ja) |
| EP (1) | EP0813209B1 (ja) |
| JP (1) | JP3845495B2 (ja) |
| KR (1) | KR980005032A (ja) |
| DE (1) | DE69731255T2 (ja) |
| TW (1) | TW338163B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10134579A (ja) * | 1996-10-31 | 1998-05-22 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ |
| US5787039A (en) * | 1997-03-06 | 1998-07-28 | Macronix International Co., Ltd. | Low current floating gate programming with bit-by-bit verification |
| US5801994A (en) * | 1997-08-15 | 1998-09-01 | Programmable Microelectronics Corporation | Non-volatile memory array architecture |
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