JPH0793983A - メモリ・セルを消去する方法と不揮発性メモリ・アレイ - Google Patents

メモリ・セルを消去する方法と不揮発性メモリ・アレイ

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JPH0793983A
JPH0793983A JP8244191A JP8244191A JPH0793983A JP H0793983 A JPH0793983 A JP H0793983A JP 8244191 A JP8244191 A JP 8244191A JP 8244191 A JP8244191 A JP 8244191A JP H0793983 A JPH0793983 A JP H0793983A
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Abstract

(57)【要約】 （修正有） 【目的】 ＥＥＰＲＯＭアレイのセルにフラッシュ消去
パルスを印加し、その後フラッシュ・プログラミング・
パルスを印加することによって、過剰消去されたセルが
原因で起こる読取の誤りを除去する。 【構成】 フラッシュ消去パルスＶｅｅはセル１０を過
剰消去する位に十分な強さである。制御ゲート１４に印
加されるフラッシュ・プログラミング・パルスＶｐｐ
は、個々のセル１０をプログラムするのに使われるのと
同じ電圧を有する。浮動ゲート１３に隣接したプログラ
ム用電界パルスの強さが、セルのソース／ドレイン領域
１１／１２の一方にバイアス電圧Ｖｂｂを印加すること
によって制御される。バイアス電圧Ｖｂｂがプログラム
用電界パルスのエネルギ・レベルを制御して、セル１０
の閾値電圧が、予定のワード線選択電圧Ｖｃｃ未満の正
の値を持つ様にするのに十分な電荷だけが浮動ゲート１
３に移転する様に制御する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は単一トランジスタ形の
電気的に消去可能で電気的にプログラム可能な固定メモ
リ（ＥＥＰＲＯＭ）の様な不揮発性メモリ・アレイ、並
びに過剰消去セルを持つＥＥＰＲＯＭセル・アレイの読
取で起こる誤りを除去することに関する。
【０００２】特にこの発明は、不揮発性メモリ・アレイ
の浮動（遊）ゲート導体の過剰消去によって起こる読取
の誤りを避け又は除去することに関する。消去動作の間
に、その浮動ゲートから過剰な数の電子が取去られた
時、ＥＥＰＲＯＭセルは過剰消去される。過剰消去され
たＥＥＰＲＯＭセルのソース−ドレイン通路は、制御ゲ
ートとソースまたはドレインが同じ電位にある状態で導
電する。
【０００３】
【従来の技術及び課題】ＥＥＰＲＯＭアレイは行及び列
に分けて配置された浮動ゲート・メモリ・セルを有す
る。プログラムされたメモリ・セルの浮動ゲートは電子
で帯電しており、これらの電子が、制御ゲートに選ばれ
たワード線選択電圧が印加された時、帯電した浮動ゲー
トの下にあるソース−ドレイン通路を非導電にする。非
導電状態は「０」ビットとして読取られる。プログラム
されていないセルの浮動ゲートは正に帯電するか、中性
の帯電であるか或いは若干負に帯電されていて、プログ
ラムされていない浮動ゲートの下にあるソース−ドレイ
ン通路が、制御ゲートに同じ選ばれたワード線選択電圧
が印加された時、導電する様になっている。この導電状
態は「１」ビットとして読取られる。
【０００４】ＥＥＰＲＯＭアレイの各々の列及び行は何
千個ものセルを持つことがある。１列にある各々のセル
のソースがビット線（ソース列線）に接続される。１列
にある各々のセルのドレインが別のビット線（ドレイン
列線）に接続される。１行にある各々のセルの制御ゲー
トがワード線に接続される。最初のプログラミングの
前、或いは紫外線による消去の後、浮動ゲートが中性に
帯電している（過剰の電子も電子の不足もない）から、
セルのソース−ドレイン通路は一様な制御ゲート閾値電
圧Ｖｔで導電し始める。最初の一様な閾値電圧Ｖｔは、
例えば制御ゲートとソースの間で＋２．５ボルトであっ
てよい。製造時にセルのチャンネル領域を適当にドープ
することにより、最初の一様な閾値電圧Ｖｔを調節する
ことができる。
【０００５】プログラミングの後、プログラムされたセ
ルのソース−ドレイン通路は、例えば＋６ボルトから＋
９ボルトまでの範囲に亘って分布した制御ゲート閾値電
圧Ｖｔを持つ。個々のセルで閾値電圧Ｖｔの分布が起こ
るのは、トンネル酸化物の厚さ、トンネル領域の面積及
び浮動ゲートに対する制御ゲートの電圧の結合比の変動
並びに個々のセルに印加されたプログラミング電圧の変
動を含めて、処理の変動によって起こる。
【０００６】セルの電気的な消去の後、消去されたセル
の閾値電圧Ｖｔは、例えば＋０．５乃至２．５ボルトの
範囲に亘って分布することがあり、多数のセルの消去閾
値電圧Ｖｔは＋１．５ボルトの近くであるが、その範囲
はトンネル酸化物の厚さ、トンネル領域の面積、ワード
線と浮動ゲートの間の容量結合比、及び消去パルスの強
さの局部的な変動によって変わる。強さの弱い消去パル
スを使うと、この範囲は例えば＋１．５乃至＋３．５ボ
ルトになり、多数のセルの消去閾値電圧Ｖｔは＋２．５
ボルトの近くになる。強さの強い消去パルスを印加する
と、その分布の範囲は例えば−０．５乃至＋１．５ボル
トになり、多数のセルの消去閾値電圧Ｖｔは＋０．５ボ
ルトの近くになる。消去閾値電圧Ｖｔが製造仮定の間に
設定された値未満であるセルは、浮動ゲートに電子の不
足を持つ（又は正味の正の電荷を持つ）。浮動ゲートの
過剰の正の電荷が、このゲートの下にあるチャンネル領
域が電子で強められた状態にする。
【０００７】一般的に、チャンネルのドーピングの範
囲、プログラミング・パルスの強さ、消去パルスの強さ
及びその他の要因は、選ばれたワード線選択電圧を制御
ゲートに印加する時、セルのソース−ドレイン通路が導
電又は非導電になる様に選ばれる。選択電圧は、消去さ
れたセルの最も高い消去閾値電圧の値と、プログラムさ
れたセルの最も低いプログラム閾値電圧の値の中間の値
を持っていなければならない。多くのメモリ・アレイで
は、チャンネルのドーピング、プログラミング／消去電
圧及びその他の要因は、ワード線選択電圧が利用し得る
チップ電源電圧Ｖｃｃに等しくなる様に選ばれており、
この電圧は＋５ボルトであってよい。制御ゲートに＋５
ボルトが印加されると、正しく消去された全てのセルの
ソース−ドレイン通路は、これらのセルの閾値電圧Ｖｔ
が＋５ボルトの選択電圧より低い場合にだけ、導電す
る。同様に、正しくプログラムされた全てのセルのソー
ス−ドレイン通路は、それらのセルの閾値電圧Ｖｔが＋
５ボルトの選択電圧より高い場合にだけ、非導電にな
る。チップ電源電圧Ｖｃｃに雑音があっても、並びにド
レインのビット線電圧にその他の典型的な変動があって
も、セルの正しい状態がかなりの速度で感知できる様に
保証する為には、消去セルの全ての閾値電圧Ｖｔは＋５
ボルトよりかなり低く、大体＋３．５ボルト未満にすべ
きであり、プログラムされたセルの全ての閾値電圧Ｖｔ
は５ボルトよりかなり高く、大体＋６．０ボルトより高
くすべきである。
【０００８】分割ゲートを持たない形式のＥＥＰＲＯＭ
に伴う１つの問題は、若干のセルが過剰消去され、デプ
リーション・モード装置になった後、メモリ・アレイを
読取る時の困難さである。過剰消去されたセルのチャン
ネル領域が１列内にある他のセルの全てのソース−ドレ
イン通路と並列に接続されているから、その列にある記
憶データが過剰消去されたセルによって短絡される場
合、読取動作の間、不正確さが起こることがある。浮動
ゲートの過剰な正の電荷によってチャンネル領域がＰ形
からＮ形に反転する為に、少なくとも若干の過剰消去さ
れたセルが導電することがある。
【０００９】過剰消去の問題は、セルに通過ゲート又は
分割ゲートを設けることによって避けることができる。
この時、ソース及びドレインの間のチャンネルは２つの
直列部分で構成される。１つの部分では制御ゲートがチ
ャンネル領域からゲート誘電体によって隔てられ、２番
目の領域では浮動ゲートがチャンネル領域からゲート誘
電体によって隔てられている。然し、この様なメモリ・
セルは、分割ゲートを持たないセルよりも、シリコン・
チップ上により多くの面積を必要とする。
【００１０】過剰消去の問題は、各々の動作が浮動ゲー
トに印加される消去エネルギを増加する様な何回もの消
去動作を実施することによって最小限に抑えることもで
きる。各々の動作の合間に、全てのセルの閾値電圧Ｖｔ
を検査して、所定の最大閾値電圧Ｖｔを越えていないか
どうかを調べる。然し、この手順は、過剰消去されてい
るセルがあった場合、それに対する補正は行なわない。
【００１１】この代わりに、同様な手順を使って、エネ
ルギが増加した消去パルスの間で検査し、最低の消去閾
値電圧Ｖｔがゼロより大きい或る値未満にならないこと
を判定することができる。然し、これは必ずしも最高の
消去閾値電圧Ｖｔが十分低いことを保証せず、従って若
干のセルはプログラムされたままでいることがある。最
高の消去閾値電圧Ｖｔが、メモリが動作する速度を決定
する。
【００１２】１９８９年６月１９日に出願され、出願人
に譲渡された係属中の米国特許出願通し番号第０７／３
６７，５９７号に記載される回路と方法は、メモリ・ア
レイのセルを普通の様に消去した後、アレイを再びプロ
グラムする前に、比較的エネルギの低い予備条件づけパ
ルスをセルに印加するものである。エネルギの低いパル
スは、閾値電圧を０ボルトとワード線選択電圧との間で
分布させるのにどちらが必要であるかに応じて、セルを
プログラムし、並びに／又は消去する傾向を持つ。やは
り出願人に譲渡された係属中の米国特許出願に記載され
る回路と方法は、比較的エネルギの高いプログラム用及
び消去用パルスを交互に印加した後、エネルギ・レベル
を下げて、交互にプログラム用及び消去用パルスを交互
に印加することにより、メモリ・アレイのセルを消去す
るものである。
【００１３】更にその代わりに、１９８９年１１月１７
日に出願され、出願人に譲渡された係属中の米国特許出
願通し番号第０７／４３７，５５３号に記載される負の
電圧の方法を使って、メモリ・セルの過剰消去の悪影響
を除くことができる。然し、ワード線に印加される負の
電圧を使うには、特別の駆動回路が必要である。
【００１４】過剰消去による誤りを除去する更に別の案
として、１９８９年１１月１６日に出願され、出願人に
譲渡された係属中の米国特許出願通し番号第０７／４３
７，５５３号に記載される様に、ＥＥＰＲＯＭセルのチ
ャンネル領域のドーピングを強め、読取電圧を増加する
ことができる。
【００１５】特別の駆動回路を必要とせずに、ＥＥＰＲ
ＯＭアレイを読取ることができる様にすると同時に、分
割ゲートを持たない最小寸法のメモリ・セルが得られる
様にする別の回路及び手順に対する要望がある。この回
路及び手順は、従来の消去方法では、過剰に高い又は低
い閾値電圧Ｖｔを持つセルによって起こる誤りを除去す
べきである。
【００１６】
【課題を解決する為の手段及び作用】この発明の回路及
び方法は、ＥＥＰＲＯＭアレイの全てのセルの制御ゲー
トとソース／ドレイン領域の間にフラッシュ消去パルス
を印加することによって、過剰消去されたセルの為に起
こる読取の誤りを除去する。フラッシュ消去パルスは、
アレイの全てのセルを過剰消去するのに十分なエネルギ
を持つ。この後、全てのセルの制御ゲートとバイアスさ
れたソース／ドレイン領域との間にフラッシュ・プログ
ラム・パルスを印加する。制御ゲートに印加されるフラ
ッシュ・プログラム・パルスは、個々のセルをプログラ
ムするのに使われるプログラミング・パルスと同じエネ
ルギ・レベルを持つ。然し、セルのソース／ドレイン領
域は、セルの浮動ゲートへの電荷の移転を制限する様な
電圧レベルにバイアスされており、フラッシュ・プログ
ラミング動作の後、セルが読取動作に使われる選択電圧
より低い或る範囲の正の閾値電圧Ｖｔを持つ様にする。
【００１７】この発明の回路及び方法は、消去／プログ
ラム動作の消去順序の間、セルの閾値電圧Ｖｔを監視す
ることを必要としない。
【００１８】この発明の新規な特徴は特許請求の範囲に
記載してあるが、この発明の特徴及び利点は、以下図面
について説明するとおりである。
【００１９】
【実施例】図１には一例としてのメモリ・セルのアレイ
がこの発明の回路の使い方を例示する為に示されてい
る。これはメモリ・チップの一体の一部分である。各々
のセルは、ソース１１、ドレイン１２、浮動ゲート１３
及び制御ゲート１４を持つ浮動ゲート・トランジスタ１
０である。セル１０の１行にある各々の制御ゲート１４
の制御端子がワード線１５に接続され、各々のワード線
１５がワード線復号器１６に接続される。セル１０の１
列にある各々のソース１１のソース端子がソース列線１
７に接続され、各々のソース列線１７が列復号器１８に
接続される。セル１０の１列にある各々のドレイン１２
のドレイン端子がドレイン列線１９に接続され、各々の
ドレイン列線１９が列復号器１８に接続される。
【００２０】書込み又はプログラム・モードでは、ワー
ド線復号器１６は、線２０ｒのワード線アドレス信号並
びに読取／書込み制御回路２１からの信号に応答して、
選ばれた制御ゲート導体１４を含む選ばれたワード線１
５に予め選ばれた第１のプログラミング電圧Ｖｐｐ（約
＋１６乃至＋１８ボルト）を印加する様に作用し得る。
列復号器１８が、線２０ｄの信号及び読取／書込み制御
回路２１からの信号に応答して、選ばれたソース１１の
領域を含む選ばれたソース列線１７に予め選ばれた第２
のプログラミング電圧（基準電位Ｖｓｓ又はアース又は
正でない電圧）をかける様に作用し得る。予め選ばれた
第２のプログラミング電圧Ｖｓｓは第１の予め選ばれた
プログラミングＶｐｐと十分異なっていて、過剰の電子
が、恐らくはファウラ・ノルドハイムのトンネル作用に
より、選ばれた浮動ゲート導体１３へ移動し、その結
果、この選ばれた浮動ゲート導体１３をプログラムする
様になっていなければならない。随意選択により、列復
号器１８は、線２０ｄの信号及び読取／書込み制御回路
２１からの信号に応答して、選択されなかったソース１
１の領域に関連するプログラムされた浮動ゲート導体の
擾乱を防ぐ為に、アレイ内の選ばれなかったソース１１
の領域を含む選ばれなかったソース列線１７に第３の予
め選ばれた電圧Ｖｈｓ（Ｖｓｓより約＋７ボルト高い）
をかけてもよい。随意選択により、ワード線復号器１６
は、線２０ｒのワード線アドレス信号並びに読取／書込
み制御回路２１からの信号に応答して、選ばれなかった
制御ゲート導体１４を含む選ばれなかったワード線１５
に、やはりＶｈｓ（約＋７ボルト）であってよいが、第
４の予め選ばれた電圧をかけることができる。第４の予
め選ばれた電圧は第２のプログラミング電圧に十分接近
する様にして、選ばれなかったワード線１５に関連する
浮動ゲート導体１３がその結果としてプログラムされな
い様にすべきであるが、選ばれなかったワード線１５に
あるセル１０のトンネル窓の前後のストレスが減少する
位に十分高くなる様にして、予めプログラムされたセル
１０のプログラミング解除を避けるべきである。第３及
び第４の予め選ばれた電圧は、第１及び第２の予め選ば
れたプログラミング電圧Ｖｐｐ及びＶｓｓが両方共夫々
の電極に印加される前に、夫々の電極にかけるべきであ
る。第１のプログラミング電圧Ｖｐｐは、選ばれたセル
１０の、電圧によって誘致されたストレスを減少する様
な形で徐々に制御ゲート導体１４にかけることができ
る。ドレイン列線１９は浮動のままにしておいてよい。
選ばれたセル１０の浮動ゲート１３は、プログラミング
の間、電子で帯電し、これらの電子が、選ばれたセル１
０の浮動ゲート１３の下にあるソース−ドレイン通路を
非導電にする。これは‘０’ビットとして読取られる状
態である。選ばれなかったセル１０が浮動ゲート１３の
下のソース−ドレイン通路は導電状態のままであり、こ
れらのセル１０は‘１’ビットとして読取られる。
【００２１】従来のフラッシュ消去モードの間、列復号
器１８は全てのソース列線１７に正の電圧Ｖｃｃ（約＋
５ボルト）を印加する様に作用する。列復号器１８は全
てのドレイン列線１９を浮動状態のままに残す様に作用
する。ワード線復号器１６は全てのワード線１５に高い
負の電圧Ｖｅｅ（約−１１ボルト）を印加する様に作用
する。プログラムされたセル１０の浮動ゲート１３から
過剰の電子が取去られる。Ｖｅｅを大体−５ボルトに変
え、選ばれたワード線１５に対して電圧Ｖｃｃを印加す
ると共に、選ばれなかったワード線１５及び選ばれたソ
ース列線１７に大体＋１０ボルトを印加することによ
り、選択的な消去を行なうことができる。選ばれなかっ
たソース列線１７にはアース又は基準電圧Ｖｓｓが印加
される。この他の印加電圧はフラッシュ消去の例の場合
と同じである。
【００２２】読取モードでは、ワード線復号器１６が、
線２０ｒのワード線アドレス信号と読取／書込み制御回
路２１からの信号に応答して、選ばれたワード線１５
（及び選ばれた制御ゲート１４）に予め選ばれた正の電
圧Ｖｃｃ（約＋３乃至＋５ボルト）を印加すると共に、
選ばれなかったワード線１５に低い電圧（アース又はＶ
ｓｓ）を印加する用に作用する。列復号器１８は、線２
０ｄの列アドレス信号に応答して、選ばれたドレイン列
線１９に予め選ばれた正の電圧Ｖｓｅｎ（約＋１乃至＋
１．５ボルト）を印加する用に作用する。列復号器１８
は全てのソース列線１７をアース（又はＶｓｓ）に接続
する様にも作用する。選ばれたドレイン列線１９及び選
ばれたワード線１５に接続されたセル１０の導電又は非
導電状態が、ＤＡＴＡ ＯＵＴ端子に接続されたセンス
アップ（図面に示してない）によって検出される。
【００２３】周知の様に、メモリ・セル１０のソース１
１の領域及びドレイン１２の領域は、種々の動作モード
で入替わってもよい。例えば、プログラミング並びに／
又は消去の為のファウラ・ノルドハイムのトンネル作用
は、ドレイン１２の領域と浮動ゲート導体１３の間、又
はソース１１の領域と浮動ゲート導体の１３の間で起こ
ってもよい。上に挙げた読取の例でソース１１及びドレ
イン１２の領域に印加される電圧は入替えることができ
る。従って、この明細書で云う「ソース」及び「ドレイ
ン」と云う言葉は、各々の動作モードで互換性があると
考えられる。
【００２４】便宜の為、読取、書込み及び従来の消去電
圧を下記の表１に示す。
【００２５】
【表１】 図１のセル１０は、分割ゲート又は通過ゲートを持たな
い形式であると仮定している。図１のセル１０が、ソー
ス１１の各々の列に対して別々のソース列線１７、及び
ドレイン１２の各々の列に対して別々のドレイン列線１
９に接続した場合を示してあるが、この発明は共通のビ
ット線１７及び／又は１９を持つ列に分けて配置された
セル１０にも同じ様に適用される。
【００２６】１つの列にある各々のセル１０のソース−
ドレイン通路が並列に接続される。この並列接続の為、
１つの列にある導電状態のセル１０がその列にある他の
全てのセル１０を短絡する。特に、１つの列にある１つ
のセル１０が十分に過剰消去されると、そのセル１０の
チャンネル領域は、浮動ゲート１３の正の電荷により、
Ｐ形からＮ形の材料に反転し、セル１０のソース−ドレ
イン通路は導電状態になる。１つ又は更に多くの過剰消
去されたセル１０によって短絡されたセル１０の列は、
通過ゲートを用いないでセル１０を構成した場合、読取
るのが困難であり、殆ど不可能である。
【００２７】選ばれたセル１０にパルス状プログラム電
圧又は電流を印加することにより、ＥＥＰＲＯＭアレイ
の選ばれたメモリ・セル１０の基板と浮動ゲート１３と
の間の絶縁領域にパルス状プログラム電界が発生され
る。この電界は少なくとも浮動ゲート１３の或る区域に
隣接していて、各々の浮動ゲート１３のその区域から遠
ざかる向きである。図２（ａ）の曲線Ａで示す様に、ア
レイのセル１０は、そのセル１０のプログラミングの
前、一般的にかなり一様な初期閾値電圧Ｖｔｓを持って
いる。初期閾値電圧Ｖｔｓは、製造時に、セル１０のチ
ャンネル領域を或る導電形（Ｐ形又はＮ形）、普通はソ
ース１１及びドレイン１２の領域をドープするのに使わ
れるのとは反対の導電形の不純物を用いてドープするこ
とによって設定される。浮動ゲート形メモリ・セル１０
の初期閾値電圧Ｖｔｓは、普通は、読取動作の間に制御
ゲートに印加されるワード線選択電圧Ｖｃｃの半分程度
である。ワード線選択電圧Ｖｃｃはチップ電源電圧であ
る場合が多い。例えば、利用し得るセル１０の初期閾値
電圧Ｖｔが、Ｖｃｃが５ボルトの場合は、＋１．５乃至
＋３．５ボルトの範囲であってよい。
【００２８】図２（ａ）の曲線Ｂで示す様に、パルス状
プログラム電圧／電流を印加した後、選ばれたセル１０
の分布した閾値電圧Ｖｔは最低のプログラムされた閾値
電圧Ｖｔｐより高い。この分布は不規則な処理の変動が
原因で起こる。Ｖｔｐの値は、例えば、ワード線選択電
圧Ｖｃｃより１ボルト上（電源電圧より１ボルト上）で
あってよい。若干のセル１０は、例えば場所によるプロ
セスの結果、局部的に誘電体が一層薄いことがある。他
のセル１０は、例えばマスク寸法の変動の為、チャンネ
ル領域の面積が一層小さいことがある。プログラムされ
た閾値電圧Ｖｔの分布Ｂが、図２（ａ）ではガウス形又
は鐘形分布として示されているが、実際の分布は、処理
の変動の特定の種類に応じて、色々な形を持つ。
【００２９】図２（ｂ）の曲線Ｃは消去閾値電圧Ｖｔの
分布を示しており、公知の手順により、セルは異なるエ
ネルギ・レベルを持つパルス状消去電圧／電流を印加す
る合間に、全てのセル１０が、選択電圧Ｖｃｃ未満であ
る所定の最大閾値電圧Ｖｔｍａｘより低い閾値電圧Ｖｔ
を持つまで、試験される。曲線Ｃの負の閾値電圧Ｖｔで
示す様に、公知の方法の欠点は、若干のセル１０が、最
大閾値電圧Ｖｔｍａｘの制約を達成する為に過剰消去さ
れることがあることである。この様に過剰消去されたセ
ル１０は、接続されたソース列線及びドレイン列線１
７，１９を短絡し、過剰消去されたセル１０がある列を
共有するプログラムされたセルの誤った読取の原因とな
る。
【００３０】図２（ｂ）の曲線Ｄは、全てのセル１０が
所定の最低閾値電圧Ｖｔｍｉｎより高い閾値電圧を持つ
まで、セルが異なるエネルギ・レベルを持つパルス状消
去電圧／電流の印加の合間に試験される場合の或る種の
消去閾値電圧Ｖｔの分布を示す。曲線Ｄで示す様に、こ
の方法の欠点は、若干のセル１０が選択電圧Ｖｃｃを越
える閾値電圧Ｖｔを持つことがあることである。こう云
うセル１０はプログラムされたセルとして読取られる。
【００３１】図２（ｂ）の曲線Ｅは、若干のセル１０が
過剰消去され、若干のセル１０がプログラムされたまま
でいる様な極端な消去閾値電圧Ｖｔの分布の例を示す。
【００３２】この発明では、アレイをフラッシュ消去動
作にかけ、その後フラッシュ・プログラム動作にかける
ことにより、セル１０が個々のプログラミングの為に準
備される。列復号器１８及びワード線復号器１６が、消
去制御回路２２からの信号に応答して、セル１０のフラ
ッシュ消去を行ない、その後フラッシュ・プログラムす
る。消去制御回路２２は、ＥＥＰＲＯＭアレイのメモリ
・セル１０の各々の浮動ゲートの表面の近くにパルス状
電界を発生させる。この電界は各々の浮動ゲートの表面
に向く方向又はそれから遠ざかる方向である。最初、消
去制御回路２２は各々の浮動ゲート１３に隣接して、比
較的高いエネルギ・レベルの消去用パルス状電界を発生
させる。その後、消去制御回路２２は、各々の浮動ゲー
ト１３に隣接して、比較的低いエネルギのプログラム用
パルス状電界を発生させる。セル１０の制御ゲート１４
に印加されるパルス状電圧は、個々のセル１０をプログ
ラムするのに使われるのと同じプログラミング電圧Ｖｐ
ｐに等しい。然し、消去制御回路２２は、セル１０のソ
ース１１又はドレイン１２に、バイアス電圧Ｖｂｂを印
加する。電圧Ｖｂｂが、浮動ゲート１３とソース１１／
ドレイン１２の間の電圧を下げ、こうしてパルス状フラ
ッシュ・プログラミング電界のエネルギ・レベルを下
げ、従って、フラッシュ・プログラミング電圧を印加す
る間に、浮動ゲート１３とソース１１／ドレイン１２の
間で移転する電荷量を減少する。Ｖｂｂを正しく選ぶこ
とにより、各々のセル１０は、予定のワード線選択電圧
（これはＶｃｃであってよい）又は読取電圧と同じ極性
を持つと共に、この読取電圧未満である正の閾値電圧Ｖ
ｔを持つ。フラッシュ消去動作後の閾値電圧Ｖｔの分布
例が図２（ｃ）の鐘形曲線Ｆとして示されている。この
後のフラッシュ・プログラミング動作後の閾値電圧Ｖｔ
の分布例が図２（ｃ）に鐘形曲線Ｇとして示されてい
る。実際の分布は必ずしもこの形を持たない。
【００３３】前掲の表１に示す様に１０乃至１５ボルト
の範囲の消去電圧を使って、トンネル消去形メモリ・セ
ル１０をフラッシュ消去するが、過剰消去しない様に設
計した場合、電圧のパルス長が何れの場合も同じである
と仮定すれば、この発明では、セル１０を過剰消去する
為に例えば１６乃至２２ボルトの範囲内の消去パルスを
使うべきである。通常アレイの個々のセル１０のトンネ
ル・プログラムに使われる電気エネルギ・パルスの電圧
が１５乃至２０ボルトの範囲内である場合、バイアス電
圧Ｖｂｂは、やはり電圧のパルス長が何れの場合も同じ
と仮定して、例えば３乃至４ボルトの範囲内であってよ
い。
【００３４】周知の様に、セル１０の各々の制御ゲート
１４と各々のソース１１又はドレイン１２との間に印加
される電気パルス・エネルギの一部分が、浮動ゲート１
３に結合される。
【００３５】消去順序パルスの相対的なエネルギ・レベ
ルは、限流回路により、インパルス長計時回路により、
又は電圧、電流及び時間のエネルギに関係する積を制御
するその他の手段によって、制御することができる。こ
う云う回路は周知である。例えば、消去順序の間、電気
的なプログラム用及び消去用パルスのパルス長が同じで
あれば、電圧及び電流の積は、各々のプログラム／消去
サイクルでパルス・エネルギを減少する様に制御するこ
とができる。同様に、消去順序の間、電気的なプログラ
ム及び消去用パルスの電圧又は電流が同じであれば、電
気パルスの長さを短くして、各々プログラム／消去サイ
クルのパルス・エネルギを減少することができる。実
際、パルス電圧、パルス電流及びパルス長の積を制御し
て、各々のフラッシュ・プログラム／フラッシュ消去サ
イクルのパルス・エネルギを減少することにより、パル
スの相対的なエネルギ・レベルを下げることができる。
【００３６】この発明に従ってセル１０を消去した後、
個々のセル１０をプログラムすることができる。プログ
ラムされたセル１０の閾値電圧Ｖｔは、再び図２（ａ）
の曲線Ｂで示す様な範囲に亘って分布する。
【００３７】以上の説明で示した例は、ファウラ・ノル
ドハイム形トンネル作用をプログラムの為に使うセル１
０の構造の場合であるが、チャンネル熱電子又は同様な
種類のプログラミングを使うセル１０の構造に対して
も、この考えは同じ様に有効である。事実、この発明の
考えは、電界パルスを用いてプログラム可能並びに消去
可能である浮動ゲート・セル１０を持つ全ての公知の不
揮発性メモリ・アレイに適用することができる。
【００３８】この発明の回路及び手順の使い方は簡単で
ある。セル構造の種類及び浮動ゲートに対する充電／放
電構造を選ばなければならない。浮動ゲートの表面を他
の導電面から隔離する為の酸化物又はその他の種類の絶
縁体を選ばなければならない。浮動ゲートの充電並びに
／放電にトンネル形構造を使う場合、トンネルの前後に
十分な電圧を印加して、酸化物又はその他の絶縁体の絶
縁降伏を起こさなければならない。トンネルの前後の電
圧は、制御電極とソース／ドレイン通路の間に印加され
る電圧の端数であってよい。パルスの初めの時のこの端
数は、静電容量比から決定することができる。絶縁降伏
は、電界強度が最高の所で起こる。制御電極に印加され
る電圧と最高電界の間の関係は、時にはハンドブックか
ら計算又は導出すことができ、時には文献に見出される
ことがあり（例えば、酸化物の生地面）、時には試験構
造から導出されることがある。ホット・キャリア・プロ
グラミング及び／又は消去を使う場合、構造及び回路の
設計には同じ様な手順が適用される。トンネル作用、ホ
ット・キャリア又はその他の任意の方法のどれを使うに
せよ、プログラミング及び消去回路の最終的な設計の前
に、集積回路の上に試験セル構造を形成し、プローブを
使って、このチップ上のセル構造を試験して、動作に必
要なプログラム及び消去電圧を決定する。その後、回路
は製造されるメモリ・アレイに対してこう云う電圧を供
給する様に設計される。
【００３９】例として、ソース１１側にトンネル窓を持
つ９個の浮動ゲート形メモリ・セル１０を製造した所、
閾値電圧は１．０１ボルトから１．０７ボルトまでの範
囲であることが分かった。９個のセル１０は試験基板上
にあり、プローブを使って、−８．３０ボルトの同じ閾
値電圧Ｖｔを持つ様に過剰消去した。その後、セル１０
はソース１１を４ボルトにバイアスしてプログラムし、
その結果、閾値電圧Ｖｔは、３．０ボルトの読取電圧よ
り十分に低い０．７６ボルト乃至１．３９ボルトの範囲
であった。この後、バイアス電圧なしでセル１０をプロ
グラムし、その結果、閾値電圧は、３．０ボルトの読取
電圧より十分高い３．９４ボルト乃至５．０３ボルトの
範囲になった。
【００４０】周知の様に、プログラム及び消去パルス
は、浮動ゲートの絶縁物の損傷を最小限に抑える為、傾
斜形にすることができる。
【００４１】この発明を実施例について説明したが、こ
の説明はこの発明を制約するものと解してはならない。
この説明を読めば、この実施例の種々の変更並びにこの
発明のその他の実施例が当業者には容易に考えられよ
う。特許請求の範囲の記載は、この発明の範囲内に属す
るこの様な変更又は実施例を包括するものであることを
承知されたい。
【００４２】以上の説明に関連して更に下記の項を開示
する。 （１） 少なくとも１つの制御端子、浮動ゲート、ソー
ス端子及びドレイン端子を持っていて、前記制御端子
と、前記ソース及びドレイン端子の内の少なくとも一方
との間に電気エネルギを加えて前記浮動ゲートに隣接し
てパルス状電界をプログラムすると共に消去することに
よってプログラム可能であると共に消去可能であり、前
記制御端子と前記ソース端子及びドレイン端子の内の少
なくとも一方との間に印加された予め選ばれた読取電圧
を使って読取可能である様なメモリ・セルを消去する方
法に於て、前記セルの前記浮動ゲートに隣接して比較的
高いエネルギ・レベルを持つ消去用パルス状電界を最初
に発生させ、その後、前記セルの前記浮動ゲートに隣接
して比較的低いエネルギ・レベルを持つプログラム用パ
ルス状電界を発生させる工程を含み、前記消去用パルス
状電界のエネルギ・レベルは前記予め選ばれた読取電圧
に対して反対の極性の閾値電圧をセルに持たせるのに十
分であり、前記プログラム用パルス状電界のエネルギ・
レベルは、前記セルが前記読取電圧と同じ極性である
が、該読取電圧未満の閾値電圧を持つ様になっている方
法。
【００４３】（２）（１）項に記載した方法に於て、プ
ログラム用パルス状電界が浮動ゲートから遠ざかる向き
であり、消去用パルス状電界が浮動ゲートの方を向く向
きである方法。 （３）（１）項に記載した方法に於て、制御端子がワー
ド線に接続され、ソース端子がソース列線に接続され、
ドレイン端子がドレイン列線に接続され、パルス状電界
のエネルギ・レベルが、ワード線と、前記ソース列線及
びドレイン列線の内の少なくとも一方との間に印加され
たパルス状プログラム電圧及びパルス状消去電圧によっ
て発生される方法。 （４）（１）項に記載した方法に於て、制御端子がワー
ド線に接続され、ソース端子がソース列線に接続され、
ドレイン端子がドレイン列線に接続され、パルス状電界
のエネルギ・レベルが、ワード線と、ソース列線及びド
レイン列線の内の少なくとも一方との間に印加されたパ
ルス状プログラム電圧及びパルス状消去電圧によって発
生され、プログラム用パルス状電界のエネルギ・レベル
が、ソース列線又はドレイン列線の内の少なくとも一方
にバイアス電圧を印加することによって制御される方
法。 （５）（１）項に記載した方法に於て、制御端子がワー
ド線に接続され、ソース端子がソース列線に接続され、
ドレイン端子がドレイン列線に接続され、パルス状電界
のエネルギ・レベルが、ワード線と、ソース列線及びド
レイン列線の内の少なくとも一方との間に印加されたパ
ルス状プログラム電流及びパルス状消去電流によって発
生される方法。 （６）（１）項に記載した方法に於て、制御端子がワー
ド線に接続され、ソース端子がソース列線に接続され、
ドレイン端子がドレイン列線に接続され、パルス状電界
のエネルギ・レベルが、ワード線と、ソース列線及びド
レイン列線の内の少なくとも一方との間に印加された電
気的なプログラム用及び消去用パルスの長さに関係して
いる方法。
【００４４】（７） 行及び列に分けて配置されてい
て、各々第１及び第２の端子の間のソース・ドレイン通
路を持つと共に制御ゲート端子も持つメモリ・セルと、
１つの前記列にある各々のメモリ・セルの各々の第１の
端子に接続されたソース列線と、１つの前記列にある各
々のメモリ・セルの各々の第２の端子に接続されたドレ
イン列線と、１つの行にある各々のメモリ・セルの各々
の制御ゲート端子に接続されたワード線とを有し、各々
のメモリ・セルは、前記ソース−ドレイン通路及び前記
制御ゲートから絶縁された浮動ゲート導体を持ち、該浮
動ゲート導体は、交互に前記浮動ゲート導体に向かう向
き及びそれから遠ざかる向きのパルス状電界をプログラ
ム並びに消去することによってプログラム可能並びに消
去可能であり、更に、前記ソース列線及びドレイン列線
に接続された列復号器と、前記ワード線に接続されてい
て該ワード線並びに前記ソース列線及びドレイン列線の
内の少なくとも一方を介して、前記メモリ・セルに前記
プログラム用及び消去用パルス状電界を供給するワード
線復号器と、前記列復号器及び前記ワード線復号器に、
前記ワード線及び前記ソース列線並びにドレイン列線の
内の少なくとも一方を介して、前記メモリ・セルにプロ
グラム用及び消去用パルス状電界を供給させる消去制御
回路とを有し、該制御回路は前記浮動ゲートを最初は過
剰消去させるのに十分な位に高いエネルギ・レベルを消
去用パルスが持つ様にし、その後前記制御回路は前記列
復号器及び前記ワード線復号器にって、前記ワード線及
び前記ソース列線並びにドレイン列線の内の少なくとも
一方を介して、前記セルに前記プログラム用パルスを供
給させる様になっている不揮発性メモリ・アレイ。 （８）（７）項に記載した不揮発性メモリ・アレイに於
て、プログラム用及び消去用パルス電界のエネルギ・レ
ベルが、ワード線と、ソース列線及びドレイン列線の少
なくとも一方との間に印加された電圧を変えることによ
って制御される不揮発性メモリ・アレイ。 （９）（７）項に記載した不揮発性メモリ・アレイに於
て、列復号器がソース列線及びドレイン列線の内の少な
くとも一方に予定のバイアス電圧をも供給し、消去制御
回路は前記バイアス電圧をソース列線及びドレイン列線
の内の少なくとも一方に印加させ、前記予定のバイアス
電圧は、セルが、予定の正のワード線選択電圧未満の正
の閾値電圧を持つ様にする値を有する不揮発性メモリ・
アレイ。 （１０）（７）項に記載した不揮発性メモリ・アレイに
於て、前記プログラム用及び消去用パルス状電界のエネ
ルギ・レベルが、ワード線とソース列線及びドレイン列
線の内の少なくとも一方との間に印加される電流を変え
ることによって制御される不揮発性メモリ・アレイ。 （１１）（７）項に記載した不揮発性メモリ・アレイに
於て、プログラム用及び消去用パルス状電界のエネルギ
・レベルが、ワード線及びソース列線並びにドレイン列
線の内の少なくとも一方に印加される電気的なパルスの
長さを変えることによって制御される不揮発性メモリ・
アレイ。
【００４５】（１２） 各々のメモリ・セルが浮動ゲー
トを持つ様なメモリ・セル・アレイを該アレイをプログ
ラムする前に消去する方法に於て、最初に前記メモリ・
セル・アレイの浮動ゲートに隣接して消去用パルス状電
界を発生させ、該パルス状電界は最初は前記アレイの各
々のメモリ・セルが負の閾値電圧を持つ様にするのに十
分な位高いエネルギ・レベルを持ち、その後前記メモリ
・セル・アレイの浮動ゲートに隣接してプログラム用パ
ルス状電界を発生させ、該プログラム用パルス状電界
は、前記アレイの各々のセルが、閾値電圧の予定の範囲
内の閾値電圧を持つ様にするエネルギ・レベルを持って
いる方法。 （１３）（１２）項に記載した方法に於て、アレイが複
数個のワード線、ソース列線及びドレイン列線を持ち、
各々のメモリ・セルはワード線に接続された端子、ソー
ス列線に接続された端子及びドレイン列線に接続された
端子を持ち、パルス状プログラム及び消去電圧が前記メ
モリ・アレイのワード線と、前記メモリ・アレイのソー
ス列線及びドレイン列線の内の少なくとも一方との間に
印加され、前記パルス状電界のエネルギ・レベルが、前
記パルス状プログラム及び消去電圧によって発生される
方法。 （１４）（１２）項に記載した方法に於て、前記アレイ
が複数個のワード線、ソース列線及びドレイン列線を持
ち、各々のメモリ・セルはワード線に接続された端子、
ソース列線に接続された端子及びドレイン列線に接続さ
れた端子を持ち、パルス状プログラム及び消去電圧が前
記メモリ・アレイのワード線と、前記メモリ・アレイの
ソース列線及びドレイン列線の内の少なくとも一方との
間に印加され、前記パルス状電界のエネルギ・レベル
が、前記パルス状プログラム及び消去電流によって発生
される方法。 （１５）（１２）項に記載した方法に於て、前記アレイ
が複数個のワード線、ソース列線及びドレイン列線を持
ち、各々のメモリ・セルはワード線に接続された端子、
ソース列線に接続された端子及びドレイン列線に接続さ
れた端子を持ち、プログラム用及び消去用電圧パルスが
前記メモリ・アレイのワード線と、前記メモリ・アレイ
のソース列線及びドレイン列線の内の少なくとも一方と
の間に印加され、前記パルス状電界のエネルギ・レベル
が、前記プログラム用及び消去用電気パルスの長さに関
係している方法。 （１６）（１２）項に記載下方法に於て、前記パルス状
消去用電界が浮動ゲートの方を向いており、パルス状プ
ログラム用電界が浮動ゲートから遠ざかる向きを向いて
いる方法。
【００４６】（１７） この発明の装置及び方法は、Ｅ
ＥＰＲＯＭアレイのセルにフラッシュ消去パルス（Ｖｅ
ｅ）を印加し、その後フラッシュ・プログラミング・パ
ルス（Ｖｐｐ）を印加することによって、過剰消去され
たセル１０が原因で起こる読取の誤りを除去する。フラ
ッシュ消去パルス（Ｖｅｅ）はセル１０を過剰消去する
位に十分な強さである。制御ゲート１４に印加されるフ
ラッシュ・プログラミング・パルス（Ｖｐｐ）は、個々
のセル１０をプログラムするのに使われるのと同じ電圧
を有する。浮動ゲート１３に隣接したプログラム用電界
パルスの強さが、セルのソース／ドレイン領域１１／１
２の一方にバイアス電圧（Ｖｂｂ）を印加することによ
って制御される。バイアス電圧（Ｖｂｂ）がプログラム
用電界パルスのエネルギ・レベルを制御して、セル１０
の閾値電圧が、予定のワード線選択電圧（Ｖｃｃ）未満
の正の値を持つ様にするのに十分な電荷だけが浮動ゲー
ト１３に移転する様に制御する。
【図面の簡単な説明】
【図１】この発明によるメモリ・セルのアレイ及び関連
する回路の回路図。
【図２】閾値電圧の分布例を示す図。 （ａ）： 製造後又は紫外線形の消去の後、そしてプロ
グラミングを行なう前のメモリ・セルのアレイの閾値電
圧の分布例で、プログラミング後の閾値電圧の分布例を
示す図。 （ｂ）： 消去後のメモリ・セルのアレイ閾値電圧の分
布を示す図。 （ｃ）： 比較的高いエネルギ・レベルでのフラッシュ
消去動作によって消去しかつ比較的低いエネルギ・レベ
ルでのフラッシュ・プログラミング動作後のこの発明の
メモリ・セルのアレイの閾値電圧の分布例を示す図。
【符号の説明】
１０ セル １１，１２ ソース、ドレイン １３ 浮動ゲート １４ 制御ゲート １５ ワード線 １６ ワード線復号器 １７ ソース列線 １８ 列復号器 １９ ドレイン復号器 ２２ 消去制御回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの制御端子、浮動ゲー
    ト、ソース端子及びドレイン端子を持っていて、前記制
    御端子と、前記ソース及びドレイン端子の内の少なくと
    も一方との間に電気エネルギを加えて前記浮動ゲートに
    隣接してパルス状電界をプログラムすると共に消去する
    ことによってプログラム可能であると共に消去可能であ
    り、前記制御端子と前記ソース端子及びドレイン端子の
    内の少なくとも一方との間に印加された予め選ばれた読
    取電圧を使って読取可能である様なメモリ・セルを消去
    する方法に於て、前記セルの前記浮動ゲートに隣接して
    比較的高いエネルギ・レベルを持つ消去用パルス状電界
    を最初に発生させ、その後、前記セルの前記浮動ゲート
    に隣接して比較的低いエネルギ・レベルを持つプログラ
    ム用パルス状電界を発生させる工程を含み、前記消去用
    パルス状電界のエネルギ・レベルは前記予め選ばれた読
    取電圧に対して反対の極性の閾値電圧をセルに持たせる
    のに十分であり、前記プログラム用パルス状電界のエネ
    ルギ・レベルは、前記セルが前記読取電圧と同じ極性で
    あるが、該読取電圧未満の閾値電圧を持つ様になってい
    る方法。
  2. 【請求項２】 行及び列に分けて配置されていて、各々
    第１及び第２の端子の間のソース・ドレイン通路を持つ
    と共に制御ゲート端子も持つメモリ・セルと、１つの前
    記列にある各々のメモリ・セルの各々の第１の端子に接
    続されたソース列線と、１つの前記列にある各々のメモ
    リ・セルの各々の第２の端子に接続されたドレイン列線
    と、１つの行にある各々のメモリ・セルの各々の制御ゲ
    ート端子に接続されたワード線とを有し、各々のメモリ
    ・セルは、前記ソース−ドレイン通路及び前記制御ゲー
    トから絶縁された浮動ゲート導体を持ち、該浮動ゲート
    導体は、交互に前記浮動ゲート導体に向かう向き及びそ
    れから遠ざかる向きのパルス状電界をプログラム並びに
    消去することによってプログラム可能並びに消去可能で
    あり、更に、前記ソース列線及びドレイン列線に接続さ
    れた列復号器と、前記ワード線に接続されていて該ワー
    ド線並びに前記ソース列線及びドレイン列線の内の少な
    くとも一方を介して、前記メモリ・セルに前記プログラ
    ム用及び消去用パルス状電界を供給するワード線復号器
    と、前記列復号器及び前記ワード線復号器に、前記ワー
    ド線及び前記ソース列線並びにドレイン列線の内の少な
    くとも一方を介して、前記メモリ・セルにプログラム用
    及び消去用パルス状電界を供給させる消去制御回路とを
    有し、該制御回路は前記浮動ゲートを最初は過剰消去さ
    せるのに十分な位に高いエネルギ・レベルを消去用パル
    スが持つ様にし、その後前記制御回路は前記列復号器及
    び前記ワード線復号器によって、前記ワード線及び前記
    ソース列線並びにドレイン列線の内の少なくとも一方を
    介して、前記セルに前記プログラム用パルスを供給させ
    る様になっている不揮発性メモリ・アレイ。
  3. 【請求項３】 各々のメモリ・セルが浮動ゲートを持つ
    様なメモリ・セル・アレイを該アレイをプログラムする
    前に消去する方法に於て、最初に前記メモリ・セル・ア
    レイの浮動ゲートに隣接して消去用パルス状電界を発生
    させ、該パルス状電界は最初は前記アレイの各々のメモ
    リ・セルが負の閾値電圧を持つ様にするのに十分な位高
    いエネルギ・レベルを持ち、その後前記メモリ・セル・
    アレイの浮動ゲートに隣接してプログラム用パルス状電
    界を発生させ、該プログラム用パルス状電界は、前記ア
    レイの各々のセルが、閾値電圧の予定の範囲内の閾値電
    圧を持つ様にするエネルギ・レベルを持っている方法。
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