JPH025297A

JPH025297A - 電気的に消去可能で電気的にプログラム可能なリード・オンリ・メモリ

Info

Publication number: JPH025297A
Application number: JP1005859A
Authority: JP
Inventors: Owen W Jungroth; オウエン・ダブリユ・ユングロス
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1988-01-12
Filing date: 1989-01-12
Publication date: 1990-01-10
Also published as: GB2214379A; US4875188A; GB2214379B; GB8819691D0

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、フローティング・ゲートを有するリード・オ
ンリ・メモリ（ＥＥＰＲＯＭ）　　を電気的に消去可能
で電気的にプログラム可能な金属−酸化膜一半導体（Ｍ
ＯＳ）に関し、かつ電気的にプログラム可能なリード・
オンリ・メモリ（ＥＰＲＯＭ）に関する。

〔発明の背景〕

最も一般に使用されているＥＰＲＯＭセルは、シリコン
基板に形成されたソースおよびドレイン間に通常配置さ
れかつ絶縁物により完全に囲まれた電気的フローティン
グ・ゲートを有している。初期のセルでは、米国特許第
３．６６０，８１９号におけるデイバイスのように、ア
バランシェ注入により、絶縁物を通して電荷を注入り、
ていた。後のｌＰＲＯＭでは、米国特許第４．１４２，
９２６号、第４，１１４，２５５号。

第４，４１２，３１０号に示すように、チャネル注入に
よシフローティング・ゲートをチャージしていた。

なお、これらＥＰＲＯＭは、プレイを紫外線に露出する
ことにより消去される。

電気的に消去可能なＥＰＲＯＭ（ＥＥＰＲＯＭ）は市販
されている。いくつかの例では、基板に形成された薄い
酸化膜領域を電荷にトンネルさせることにより、電荷を
フローティング・ゲートに供給したりフローティング・
ゲートから除去したシしている（米国特許第４．２０３
．１５８号参照）。また、別の例では、上方の電極によ
り電荷を除去している（米国特許第４，０９９，１９６
号参照）。

最近、“フラシュＥＰＲＯＭ　ｔたはＥＥＰＲＯＭ　”
と呼称される新しい種類の電気的に消去可能なＥＰＲＯ
Ｍが現われている。これらメモリでは、全プレイが同時
に電気的に消去される。セル自身は、セル当り１つだけ
デイバイスを使用しており、このようなセルは、１９８
６年８月４日出願された、米国特許願第８９２，４４６
号、発明の名称「低電圧ＥＥＰＲＯＭセル」において示
されている。なお、本発明は、これらセルに関している
。

消去およびプログラムするため、　ＥＰＲＯＭメモリを
これらのプリント回路板から摩りはずすことがよくある
。セルをプログラムするのに、特別のプログラミング・
デイバイスが使用される。このデイバイスは、“５ボル
ト”メモリに対してｖｃｃ電位を約６．２５ボルトまで
上げることによシ、セルが適切にプログラムされ九こと
を検証（マｅｒｉｆｙ）する。６．２５　ボルトで１ゼ
ロ”を読み出せる場合には、５．５ボルトのｖｃｃで、
メモリの寿命にわたって、ゼロを読み出すことができる
と考えられる（これは、５ボルトの安定化を源とともに
適切に使用した場合メモリに印加される最も高い電圧と
なる９゜プログラミング中、電子はフローティング・ケ
ートに転送され、セルの導電性を低減する。

制御ゲートに６．２５ボルト供給することにより、読み
出しサイクル中、セルが非導通のままであるならば、十
分な負電荷がフローティング・ゲートに転送されるので
、デイバイスは、その寿命にわたって十分に動作するで
あろう。

ＥＥＰＲＯＭは、代表的には、メモリからデータを読み
出すのに使用される同じ回路（たとえば、プリント回路
板）に装置されている限り、プログラムされかつ消去さ
れる。すなわち、特別なプログラミング・デイバイスは
必要ない。また、プログラミングが適切に行なわれたこ
とを検証するのに、“オン・チップ°°回路が使用され
る場合がある。

電気的に消去するいくつかのフローティング・ゲート・
デイバイスは、別の問題、九とえば過消去状態を生じる
。これは、電荷を除去し過ぎる可能性があり、そうする
とデイバイスは“デプレッション状”になる。セルは、
フローティング・ゲートが消去されたことを検証するた
め、消去された後、テストする必要があるが、正にチャ
ージされ過ぎたかは検証できない。

米国特許第４，４６０，９８２号には、プログラミング
および消去の両方を検証する装置を供給する“インテリ
ジェント”ＥＥＦＲＯＭが示されている。

最近の従来技術には、前述し九米国特許第４゜４６０　
、９８２号および１９８７年８月のＩＥＥＥジャーナル
・ソリッドステート回路、　Ｖｏｌ、　５Ｃ−２２，Ａ
　４の論文“トリプル−ポリシリコン技術を用いた２５
６−にビット拳フラッシュＥ　ＰＲＯＭ”がある。

〔発明の概要〕

それぞれフローティング・ゲートを有する複数のメモリ
・セルを用いている、シリコン基板に形成された電気的
に消去可能で電気的にプログラム可能なリード・オンリ
・メモリにおける消去およびプログラミングを検証する
本発明装置について説明する。基板に形成された第１回
路装置は、プログラミング電位に接続され、プログラミ
ング電位より低い第１電位（Ｊｇｌ余裕電位〕を供給す
る。

この第１電位は、セルが適切にプログラムされたことを
検証する丸め、セルに供給される。この第１回路装置は
、抵抗に接続したゲートと１列に接続し九一対の整合ト
ランジスタを有する。基板に形成された第２回路装置は
、第１電位より低い第２電位を供給する。第２電位（第
２余裕電位）は、セルが消去されたことを検証するのに
使用される。

第２回路装置は、一対の整合トランジスタから成る。本
実施例では、第１および第２回路装置は、１つのトラン
ジスタを共有し、かつゼロ・ボルトの閾値電圧を有する
トランジスタを使用している。

以下、添付の図面を参照し、本発明の実施例に関して説
明する。

〔実施例〕

本発明は、電気的に消去可能で電気的にプログラム可能
なリード・オンリ・メモリ・セルを検証する装置の改善
について述べている。以下の説明において、導電形など
特定の記載は、本発明の理解を助けるためのものであり
、また回路の製造など周知の技術については、本発明を
不明瞭にしないよう詳細な説明は省略する。

本実施例では、本発明の回路は、ｐ形のシリコン基板上
に全メモリ・セルとともに形成される。

本発明の回路を製造するのに、普通の金属−酸化膜一半
導体（ＭＯＳ）処理工程が用いられている。

更に詳細には、基板にｎ形デイバイスが形成され、ｎ−
ウェルにｐ形デイバイスが形成され、ｎ−ウェルは基板
に最初形成されている本発明の回路を製造するのに、相
補形ＭＯ８技術が使用されている。

本実施例において使用されているメモリ・セルは、約１
１ＯＡの厚さの酸化膜により、チャネル領域から分離さ
れているフローティング・ゲートヲ有している。ポリシ
リコンの第２層から製造された制御ゲートは、フローテ
ィング・ゲート上に配置されている。フローティング・
ゲートは、フローティング・ゲートに電子をチャネル注
入することによりチャージされ、ゲート酸化膜を介して
フローティング・ゲートから電荷をトンネルさせること
によシブイスチャージされる。セルの製造は、本発明の
出願人に譲渡された、１９８６年８月４日出願の米国特
許願第８９２　、４４６号、発明の名称「低電圧ＥＥＰ
ＲＯＭセル」において詳細に述べられている。

前述したセルとともに製造される７ラシユＥＰＲＯＭメ
モリは、通常の読み出しオペレーションに対して５ボル
トのｖｃＣ電位と約１２ボルトの外部発生消去／プログ
ラミング電位（Ｖ、Ｐ）を受ける。第１図および第２図
の回路は、■４．電位に接続し、かつプログラミングお
よび消去の検証を行なうことができる内部余裕電圧を発
生するのに使用される。

第１図において、抵抗１０は基板に形成されている。本
実施例では、この抵抗は、ｐ形基板に形成されたｎ−ウ
ェル領域から成る。また、この抵抗は、ＶＰ、電位とア
ースとの間に接続されている。

一対のｐ形整合電界効果形トランジスタ１２゜１４は・
、ｖ？、電位とアースとの間に直列に接続されている。

これらトランジスタは、同じチャネル幅と長さを有しか
つ基板に互いに近接して形成されているように整合して
いるので、これらは同じ処理工程を受けることができる
。これら２つのトランジスタ間のプロセス変化は非常に
わずかなので、これらは両方とも（後述するボディ効果
を除いて）同じ閾値電圧を有している。本実施例では、
トランジスタ１２．１４は、後述する理由により、異な
るｎ形つェルに形成されている。

内部余裕（安定化）電位ｖＰｉは、トランジスタ１２．
１４間のライン１３におけるノードに発生される。トラ
ンジスタ１２．１４のゲートは抵抗１０に接続し、図示
のように、抵抗Ｒ０はトランジスタ１２のゲートとｖｐ
ｐ電位間に位置し、抵抗Ｒ３はトランジスタ１２．１４
のゲート間に位置し、抵抗Ｒ８はトランジスタ１４のゲ
ートとアース間に位置している。

ライン１３に関連したキャパシタンス３４はチャージさ
れていると仮定すると、トランジスタ１２．１４には同
じ電流が流れる。トランジスタが飽和しかつそれらの閾
値電圧が等しいと、それらのゲート・ソース電圧は相殺
される。電位■４、は、Ｒ２の電圧に等しい。

抵抗Ｒ１，Ｒ，、Ｒ８は正確に決定でき、また、外部発
生ｖｐｐは綿密に安定化できる。トランジスタ１２．１
４の閾値は相殺できるので、内部発生電位ｖ、よけチッ
プ間で一定に保持され、かつこれは、消去およびプログ
ラミングを検証するのに使用できる。すなわち、整合さ
れたトランジスタは、温度変化の他、プロセス変化を補
償する。

トランジスタ１２．１４の閾値電圧は、たとえトランジ
スタが整合されていても、これらが基板にまたは共通ウ
ェルに直接的に形成されていても、等しくはならない。

この理由は、トランジスタ１２のソースがトランジスタ
のソースよりも高電位だからである。これら異なる電位
に関連したボディ効果により、トランジスタは異なる閾
値電圧を有する。この問題を解決するため、各トランジ
スタは、別々の町−ウェルに形成され、かつウェルは、
とのボディ効果をなくすように接続されている。

ウエルハ、各トランジスタのソース端子に接続している
。特に、トランジスタ１２に関するｎ−ウェルは、ライ
ン１６で示すようにｖＰＰ電位に接続し、トランジスタ
１４に関するｎ−ウェルは、ライン１Ｂに示すようにラ
イン１３に接続している。

第１図の回路に関する１つの問題は％　ｖＰＰがアース
に与えられ、ライン１３がｖｃｃに接続している場合、
屓バイアス接合部がトランジスタ１２のドレインを介し
て供給されることである。本実抱例では、出力ノード（
ライン１３）は、読み出しオペレーション中、ｖｃｃに
接続し％　ｖＰＰ電位はない。したがって、順バイアス
接合部が供給されることになる。しかし、この問題は、
トランジスタ１２．１４としてｎ形トランリスタを使用
している第２図の回路で解決される。

第２図において、回路は、ｎ影領域により形成された抵
抗２０を有している。第２図においては、２対の整合ト
ランジスタを使用している。一対はトランジスタ２２．
２４で、もう一対はトランジスタ２６．２４である。す
なわち、トランジスタ２４は、両方のトランジスタ２２
．２６により共有されている。トランジスタ２２．２４
．２６は、同じ寸法の幅と長さを有しかつ第１図のトラ
ンジスタ１２．１４に関して述べ九ように、同じ基板領
域に形成されているように、整合されている。

トランジスタ２２，２４．２６は、はぼ０ボルトの閾値
電圧を有している（これらは、チャネル領域に閾値調整
注入されることなく、ｐ形基板に形成される）。これら
トランジスタのゲートは、抵抗２Ｇに接続している（こ
れらゼロ閾値電圧トランジスタは、ゲートおよび基板間
のＯ印で示され、一方ｐ形トランジスタは、ゲート上の
○印で示されている）。

通常のｎ形電界効果形トランジスタ２８は、トランジス
タ２２の１端子とｖｐｐ電位との間に接続している。選
択された信号がトランジスタ２８のゲートに供給される
と１　ｖＰＰ電位からトランジスタ２２．２４を介して
アースに電流が流れる。同様に、ｎ形トランリスタ３０
は、トランジスタ２６の１端子とｖｐｐ電位の間に接続
している。トランジスタ３０が導通している時、電流が
トランジスタ２６．２４を介してアースに流れる。なお
、トランジスタ２８またはトランジスタ３０のいずれか
が選択されるか、または両方とも選択されない。

しかし、同時に両方とも選択されることはない。

第２図の回路の出力ノード、ライン２Ｔは、第１図のラ
イン１３に対応している。セルのゲートに関連した寄生
キャパシタンスは、キャパシタンス３４として示されて
いる。ライン２７は、プログラミングまたは消去を検証
するため、セルに選択的に接続され、第２図には、この
ような１つのセル３６が示されている。

プレイのセルがプログラムされ、プログラミングが完了
したことを検証する必要があると仮定する。１２ボルト
のｖＰＰ電位が存在し、トランジスタ２Ｂが導通するの
で、選択プログラミング電位は高い。トランジスタ２２
のゲートは、第１図に関して述べたように、ライン２７
に約７．５ボルトの電位を供給するよう抵抗２０に接続
している。

この電位は、読み出される時、各セルに接続している。

“ＯＮでプログラムされたこれらセルは、これらがＯで
プログラムされたことをこれらが実際に示しているかど
うかを検証するようチエツクされる（フローティング・
ゲートに転送される電荷の量が不十分な場合、導通が生
じる。すると、セルは、ゼロではなぐ１でプログラムさ
れたように見える）。さらにプログラミングが行なわれ
、十分にはプログラムされていないセルを検証する。

プレイのセルが消去式れ、消去が完了したことを検証す
る必要があると仮定する。１２ポルトのｖＰＰ電位が存
在し、トランジスタ３０は導通するので、選択消去電位
は高い。トランジスタ２６のゲートは、ライン２Ｔに約
３．２５　ボルトの電位を供給するように抵抗２０に接
続している。この電位は、読み出される時、各セルに接
続している。

１”で消去されたこれらセルは、これらが１で消去され
之ことを、これらが実際に示しているかどうかを検証す
るようチエツクされる（フローティング・ゲートから除
去された電荷の量があまり多くない場合、導通は生じな
い。すると、セルは、Ｉではなく０でプログラムされた
ように見える）。

更に消去が行なわれ、どのセルが十分には消去されてい
がいかを検証する。

消去およびプログラミングを検証する前述した余裕電位
は、プロセスおよび温度の変化にほとんど関係ない。こ
れは重要なことである。というのも、こうした検証は、
メモリが実際に稼動している時に印加されるような電圧
を発生する余裕電圧源を用いて行なわれるからである。

チップのタイミング条件を満たすため、ここで述べられ
ている検証電圧基準は、デイバイス３４に関連した大き
いキャパシタンスにもかかわラス、ライン２７の電圧を
急速に変化することができなければならない。検証オペ
レーション（消去またはプログラム検証）に入る時、ラ
イン２Ｔの電圧は、０ボルトとＶｌ、（約１２ボルト）
の間のいずれかにある。ライン２７の電圧が、検証電圧
未満ならば、それは、プログラム検証に関してはトラン
ジスタ２２によシ、または消去検証に関してはトランジ
スタ２６によシ検証電圧までプル・アップされる。これ
らトランジスタはソース・フォロワ構成で接続されてい
るので、これは敏速に行なわれ、ソース・フォロワの出
力抵抗は低いので、ＲＣ・遅延は小さくなる。しかしな
がら、ライン２Ｔが、検証電圧よりも高くなり始めると
、トランジスタ２２．２６は、オフにな勺、トランジス
タ２４は、ラインをプル・ダウンする。トランジスタ２
４はカレント・ソース形態で接続し、その出力抵抗は高
いので、それによシ大きいＲＣ遅延をプル・ダウンする
。トランジスタ３２．３３を付加することにより、この
問題を解決している。これらトランジスタも、ソース・
７オロワとして接続している。これらがｐ形デイバイス
であるので、これらは、それが検証電圧以上になり始め
ると、デイバイス２２．２６がそれをプル・アップする
のと同様に速く、ライン２Ｔをプル・ダウンする。ライ
ン２７の電圧がｐ形デイバイスの検証電圧閾値以下にま
で下がると、トランジスタ３３．３２は、ターン・オフ
し、したがって最終的な検証電圧レベルには影響を及ぼ
すことはない。トランジスタ３７．３８は、デイバイス
２８．３０と同様の選択機能を行なう。

以上のように、本発明は、フラッシュＥＦＲＯＭにおけ
る消去およびプログラミングを検証するプロセスおよび
温度変化にｆｌとんど関係ない電圧を供給する回路を提
供する。

【図面の簡単な説明】

第１図は、本発明の電圧余裕回路を示した概要図、第２
図は、本発明の実施例を示し次回路面である。１０．２０・・・・抵抗、１２．１４，２２，２４゜２
６．２８，３０，３２，３３，３７．３８・・・・トラ
ンジスタ。７Ｉ［：　　　１ −］！ＩＧ−２

Claims

【特許請求の範囲】

（１）シリコン基板に形成され、かつそれぞれフローテ
ィング・ゲートを有する複数のメモリ・セルを用いてい
る電気的に消去可能で電気的にプログラム可能なリード
・オンリ・メモリにおいて、上記基板に形成され、かつ
上記セルに接続した場合上記セルがプログラムされたこ
とを検証する、プログラミング電位よりも低い第１電位
を供給するプログラミング電位に接続し、上記第１電位
がプロセス変化に実質的に関係ないことを保証する第１
補償装置を有している第１回路装置と、上記基板に形成
され、かつ上記セルに接続した場合上記セルが消去され
たことを検証する、上記第１電位よりも低い第２電位を
供給するプログラミング電位に接続し、上記第２電位が
プロセス変化に実質的に関係ないことを保証する第２補
償装置を有している第２回路装置と、から成り、上記セルの消去およびプログラミングの検証
を行なうことを特徴とするリード・オンリ・メモリ。
（２）シリコン基板に形成され、かつそれぞれフローテ
ィング・ゲートを有する複数のメモリ・セルを用いてい
る電気的に消去可能で電気的にプログラム可能なリード
・オンリ・メモリにおいて、上記基板に形成され、上記
セルをプログラミングするのに使用される電位よりも低
い第１電位を供給する第１回路装置と；上記基板に形成され、上記第１電位よりも低い第２電位
を供給する第２回路装置と；から構成され、上記第１電位は、上記セルに接続して、上記セルがプロ
グラムされたことを検証し、かつ上記第１回路装置は、
直列に接続された第１対の整合電界効果形トランジス、
と、抵抗を供給する第１抵抗装置から成り、上記第１対
のトランジスタのゲートは上記第１抵抗装置に接続し、
上記第１対のトランジスタの間に配置された第１ノード
は上記第１電位を供給するものであり、上記第２電位は、上記セルに接続して、上記セルが消去
されたことを検証し、かつ上記第２回路装置は、直列に
接続された第２対の整合電界効果形トランジスタと、抵
抗を供給する第２抵抗装置から成り、上記第２対のトラ
ンジスタのゲートは上記第２抵抗装置に接続し、上記第
２電位は上記第２対のトランジスタの間に配置された第
２ノードに供給されることを特徴とする上記セルの消去
およびプログラミングの検証を行なうリード・オンリ・
メモリ。
（３）シリコン基板に形成され、かつそれぞれフローテ
ィング・ゲートを有する複数のメモリ・セルを用いてい
る電気的に消去可能で電気的にプログラム可能なリード
・オンリ・メモリにおいて、上記基板に形成され、抵抗
を供給する抵抗装置と、プログラミング電位源とアースとの間に直列に接続され
、それぞれのゲートは上記抵抗に接続し、上記第１およ
び第２トランジスタの間に配置されたノードに第１電位
を供給する第１および第２トランジスタと、上記プログラミング電位源と上記ノードの間に接続され
、上記第１および第２トランジスタと整合しており、か
つそのゲートは上記抵抗に接続し、上記第１電位よりも
低い第２電位を上記ノードに供給する第３トランジスタ
と、上記第１および第２トランジスタを選択して上記第１電
位を供給し、かつ上記第２電位を上記セルに供給してセ
ルがプログラムされたことを検証する第１選択装置と、上記第２および第３トランジスタを選択して上記第２電
位を供給し、かつ上記第２電位を上記セルに供給してセ
ルが消去されたことを検証する第２選択装置と、から成り、上記セルの消去およびプログラミングの検証
を行なうことを特徴とするリード・オンリ・メモリ。
（４）シリコン基板に形成され、かつそれぞれフローテ
ィング・ゲートを有する複数のメモリ・セルを用いてい
る電気的に消去可能で電気的にプログラム可能であり、
上記フローティング・ゲートの電荷を検証するリード・
オンリ・メモリにおいて、抵抗を供給する抵抗装置と、同じ寸法を有し、電位源とアース源の間に直列に接続し
、それぞれのゲートは、その各ゲートに異なる電位を供
給するよう上記抵抗装置に接続した第１および第２トラ
ンジスタとから構成され、上記第１および第２トランジ
スタ間のノードは上記検証に使用する出力信号を供給す
ることを特徴とするリード・オンリ、メモリ。