JP2001176279A - 半導体回路装置及び不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】負の昇圧電圧の電源電圧の電位変動依存性を低
減する。 【解決手段】負の昇圧電圧発生回路は、チャージポンプ
回路と、チャージポンプ回路にクロック信号を供給する
クロック発生回路と、チャージポンプ回路の出力電圧と
基準電圧発生回路の出力との間の電位差を分圧する第1
の抵抗からの分圧電圧と電源電圧を分圧する第2の抵抗
からの分圧電圧とを比較し、チャージポンプ回路が形成
する昇圧電圧に基づいてクロック供給回路からチャージ
ポンプ回路へのクロック供給動作を制御する電圧比較回
路とで構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、昇圧電源回路を内
蔵した半導体回路装置およびその昇圧電源回路を利用し
て半導体メモリを動作させる半導体集積回路装置に関す
る。更に具体的には、電源電圧を負の電圧に昇圧するた
めのチャージポンプ形式の昇圧電源回路を内蔵したフラ
ッシュメモリ及び中央処理装置と共にそのフラッシュメ
モリを有するマイクロコンピュータ等の半導体回路装置
に関する。

【０００２】

【従来の技術】半導体記憶装置の一種類であって電気的
に書き換え（消去・書き込み）可能な不揮発性半導体記
憶装置としてフラッシュメモリがある。このフラッシュ
メモリは電気的に消去・書き込み可能な不揮発性メモリ
セルのアレイを有する。この不揮発性メモリセルは例え
ば制御ゲートや基板に対する高電圧の印加状態に応じ
て、消去状態・書き込み状態に設定される。

【０００３】フラッシュメモリにおいて、負の昇圧電圧
は読み出し時の非選択ワード線電圧に使用される。即
ち、非選択側のワード線の電圧が下がることで、選択ワ
ード線電圧との差が広がり読み出し電流の確保ができ
る。さらに、書き換え後の低い側の低しきい値電圧と読
み出し時の非選択ワード線電圧との差を確保すること
で、デプリート不良のマージンが向上する。

【０００４】また、負の昇圧電圧は書き換え動作の消去
・書き込みに使用される。図４から図８には、フラッシ
ュメモリセルの断面図を用いて書き換え動作での電子の
移動の模式図を示す。図４、図６及び図８は、浮遊ゲー
ト５６の電子を放出してメモリセルのしきい電圧を下げ
る動作を示している。図５及び図７は浮遊ゲート５６に
電子を注入してメモリセルのしきい電圧を上げる動作を
示している。

【０００５】図４と図５は負の電圧（−１６Ｖ）のみで
書き換え電圧を印加したものであるのに対し、図６〜図
８は負の電圧（−１０Ｖ）と正の電圧（＋６Ｖ）とを組
み合わせて書き換え電圧を印加したものである。

【０００６】なお、図４〜図８において５１はＰ型Ｓｉ
基板（ｐ−ｓｕｂ）、５２は基板５１の主表面に形成さ
れたＮ型半導体領域（ｎｉｓｏ）、５３はＮ型半導体領
域５２の表面部に形成されたＰ型ウエル領域（ｐｗｅ
ｌ）、５４と５５はそれぞれこのＰ型ウエル領域の表面
部に形成されたＮ型のソース領域とドレイン領域、５６
はソース領域５４とドレイン領域５５との間のウエル領
域５３の表面上部に絶縁膜を介して設けられた浮遊ゲー
ト電極（第１ゲート電極）、５７はこの浮遊ゲート電極
５６の上部に絶縁膜を介して設けられたゲート電極（第
２ゲート電極）を示している。なお、図８では、ソース
領域５４に電子を引き抜いているが、ドレイン領域５５
側に電子を引き抜いても良い。

【０００７】書き換え電圧を形成するために昇圧電源回
路を内蔵する半導体記憶装置がある。昇圧電源回路に
は、チャージポンプ回路が広く適用されている。正の昇
圧電圧を形成する昇圧電源回路及び負の昇圧電圧を形成
する昇圧電源回路としてはＤｉｃｋｓｏｎ型回路が一般
的であり、それを改良したものが多数提案されている。

【０００８】図２は本発明者が試作した正の電圧を形成
する昇圧電源回路であり、チャージポンプ回路２３と、
チャージポンプ回路２３にクロック信号を供給するクロ
ック発生回路２４と、チャージポンプ回路２３の出力電
圧（ＶｏｕｔＰ）２８と接地電位（基準電位）との間に
接続される抵抗２６からの分圧電圧（Ｖｒｅｒ）と図９
に示すような基準電圧発生回路の出力電圧（Ｖｆｉｘ）
とをＭＯＳＦＥＴ２２、２７で構成される電圧比較回路
２５で比較し、前記チャージポンプ回路２３が形成する
昇圧電圧に基づいてクロック発生回路２４からチャージ
ポンプ回路２３へのクロック供給動作を制御している。

【０００９】なお、図２において２０はリングオシレー
タ、２１はリングオシレータ２０の出力と比較回路２５
の出力に基づいて形成された信号とが入力されるＮＡＮ
Ｄ回路を示している。

【００１０】図３は本発明者が試作した負の電圧を形成
する昇圧電源回路であり、チャージポンプ回路３３と、
チャージポンプ回路３３にクロック信号を供給するクロ
ック発生回路３４と、チャージポンプ回路３３の出力電
圧（ＶｏｕｔＮ）と図９に示すような基準電圧発生回路
の出力電圧（Ｖｆｉｘ）との間に接続される抵抗３６か
らの分圧電圧（Ｖｒｅｒ）と接地電位（Ｖｓｓ，基準電
位）とをＭＯＳＦＥＴ３７，３８で構成される電圧比較
回路３５で比較し、前記チャージポンプ回路３３が形成
する昇圧電圧の電位に基づいてクロック発生回路３４か
らチャージポンプ回路３３へのクロック供給動作を制御
している。

【００１１】正の昇圧電源回路ではその比較回路のリフ
ァレンス入力電圧に基準電圧回路の出力電圧Ｖｆｉｘを
使用し、負の昇圧電源回路では抵抗の片側に基準電圧回
路の出力電圧Ｖｆｉｘを使用して得た分圧電圧を比較回
路の入力電圧とすることで電源電圧の変動による昇圧出
力電圧の変動を抑制しようとしている。

【００１２】

【発明が解決しようとする課題】本発明者等は実際にフ
ラッシュメモリを安定に動作させるために必要な電源回
路を種々の回路パラメータを変えて更に試作した。以
下、それに基づいて本発明の課題を説明する。

【００１３】図９には試作した基準電圧発生回路の一例
を示す。例示された基準電圧回路は2種類のＮ−ＭＯＳ
ＦＥＴのしきい値電圧差（通常のしきい値電圧Ｎ−ＭＯ
Ｓ(ドレイン-ソース間電流値が１０ｎＡでしきい値電圧
が０．４Ｖ程度)と、しきい値電圧がデプリートしてい
る図中Ｄで示すＮ−ＭＯＳ(しきい値電圧が−０．４Ｖ
程度)）で外部電圧電源Ｖｃｃから基準電圧Ｖｆｉｘを
形成する回路であり、回路起動信号ＶｒｅＳに従って動
作する。

【００１４】この基準電圧発生回路では、Ｖｈｏの電圧
値が例えば１．２５Ｖになるように、基準電圧発生回路
を構成するＭＯＳの定数を決めてあり、３．０Ｖの電源
電圧Ｖｃｃから例えば２．５Ｖの基準出力電圧Ｖｆｉｘ
が得られるように、抵抗４４の抵抗比をＲｆｏ：Ｒｆｆ
＝２：１にした。

【００１５】図１０は図９の基準電圧発生回路の基準出
力電圧値Ｖｆｉｘの電源電圧Ｖｃｃの電圧変動依存性を
測定した特性図である。今、例えば、バッテリー等の使
用可能な公称の或いは標準の電源電圧Ｖｃｃの範囲を
３．０Ｖと３．３Ｖとした場合、ＬＳＩを設計する上で
の電源電圧Ｖｃｃの電圧保証範囲（±約１０％とする）
は約２．７Ｖ〜３．６Ｖである。電源電圧３．０Ｖの時
の基準出力電圧値Ｖｆｉｘを２．５０Ｖとすると、電源
電圧Ｖｃｃが２．７Ｖに変動した時には基準出力電圧値
Ｖｆｉｘは２．４７Ｖに、Ｖｃｃが３．６Ｖに変動した
時にはＶｆｉｘは２．５６Ｖに変動している。

【００１６】これは、基準電圧発生回路を構成するＭＯ
ＳＦＥＴの飽和領域におけるドレイン-ソース間電流値
がドレイン-ソース間電圧の変動に応じて変動するた
め、基準出力電圧値Ｖｆｉｘがソース電圧である電源電
圧Ｖｃｃに依存してしまうためである。

【００１７】図３の負の昇圧電源回路において、電源電
圧Ｖｃｃの変動に依存するこの基準出力電圧値Ｖｆｉｘ
が比較回路３５の入力部に接続される抵抗３６の一方の
端子に供給されると、昇圧出力電圧値ＶｏｕｔＮが電源
電圧Ｖｃｃの変動に応じて変動することが確認された。

【００１８】今、昇圧出力電圧値ＶｏｕｔＮを−１６．
０Ｖとし、図４又は図５のようにフラッシュメモリの書
き換え動作を行う場合、図１０の特性を持つ図９の基準
電圧発生回路の基準出力電圧値Ｖｆｉｘを図３の負の昇
圧電源回路の抵抗３６の端子に供給し、図３の抵抗比を
Ｒｏ：Ｒｆ＝１４８：２０に設定する。

【００１９】図１１には、こうして構成された負の昇圧
電源回路の昇圧出力電圧値ＶｏｕｔＮの電源電圧Ｖｃｃ
依存性の特性測定結果を示す。電源電圧Ｖｃｃが３．０
Ｖでは昇圧出力電圧値ＶｏｕｔＮは−１６．０Ｖである
のに対し、電源電圧Ｖｃｃが２．７Ｖと電位が下がった
時には昇圧出力電圧値ＶｏｕｔＮは−１５．８１Ｖと電
位が上がり（絶対値が小さくなる）、Ｖｃｃが３．６Ｖ
と電位が上がった時にはＶｏｕｔＮは−１６．３９Ｖと
電位が下がる（絶対値が大きくなる）。その差は０．５
８Ｖであり、昇圧出力電圧値ＶｏｕｔＮは基準出力電圧
値Ｖｆｉｘ差０．０９Ｖの６．４倍の電源電圧変動を有
することになる。

【００２０】また、昇圧出力電圧値ＶｏｕｔＮを−１
０．０Ｖ、ＶｏｕｔＰを＋６．０Ｖとし、図６、図７又
は図８のフラッシュメモリの書き換え動作を行う場合に
は、図２の正の昇圧電源回路と図３の負の昇圧電源回路
を組み合わせて使用する。図２の正の昇圧電源回路に、
図１０の特性を持つ図９の基準電圧発生回路の基準出力
電圧値Ｖｆｉｘを比較回路のリファレンス比較入力端子
に供給し、図２内の抵抗比をＲｏ：Ｒｆ＝６０：２５と
し、図３の負の昇圧電源回路における抵抗比をＲｏ：Ｒ
ｆ＝１３０：２６に設定する。

【００２１】図１２には、このように構成された正及び
負の昇圧電源回路の昇圧出力電圧値ＶｏｕｔＰ及びＶｏ
ｕｔＮの電源電圧Ｖｃｃの変動に対する電位依存性を測
定した結果を示す。

【００２２】電源電圧Ｖｃｃが３．０Ｖでは正の昇圧出
力電圧値ＶｏｕｔＰは６．０Ｖであるのに対し、Ｖｃｃ
が２．７Ｖと電位が下がった時にはＶｏｕｔＰは５．９
３Ｖと電位が低くなり、Ｖｃｃが３．６Ｖと電位が上が
った時にはＶｏｕｔＰは６．１４Ｖと電位が高くなる。

【００２３】また、一方電源電圧Ｖｃｃが３．０Ｖでは
負の昇圧出力電圧値ＶｏｕｔＮは−１０．０Ｖであるの
に対し、Ｖｃｃが２．７Ｖと電位が下がった時にはＶｏ
ｕｔＮは−９．８８Ｖと電位が上がり（絶対値は小さく
なる）、Ｖｃｃが３．６Ｖと電位が高くなった時にはＶ
ｏｕｔＮは−１０．２４Ｖと電位が下がってしまう（絶
対値は大きくなる）。

【００２４】従って、図１２に示すように正と負の昇圧
出力電圧値の組み合わせの電圧、即ちその間の電位の差
（ＶｏｕｔＰ−ＶｏｕｔＮ）は、電源電圧Ｖｃｃが３．
０Ｖでは１６．０Ｖであったが、Ｖｃｃが２．７Ｖでは
１５．８１Ｖ、Ｖｃｃが３．６Ｖでは１６．３８Ｖとな
る。この組み合わせ電圧の電源電圧Ｖｃｃ変動値は、Ｖ
ｃｃ２．７Ｖの時に対しＶｃｃ３．６Ｖでは０．５７Ｖ
の書き換え電圧差が生じていることになる。

【００２５】図１３及び図１４には、フラッシュメモリ
セルの書き換え特性を示す。図１３の特性は、図４、図
６及び図８のしきい値電圧を下げる書き換え動作であ
る。図１４の特性は、図５及び図７のしきい値電圧を上
げる書き換え動作である。

【００２６】図１３及び図１４の縦軸は、フラッシュメ
モリセルのしきい値電圧であり、横軸は対数で表わした
書き換え時間である。書き換え特性は、書き換え時間と
ともに変化し、ゲート電極５７と半導体領域５３との間
の電位差が大きくなれば、又は、ゲート電極５７とソー
ス領域５４又はドレイン領域５５との間の電位差が大き
くなれば、メモリセルの書き換え時間が早くなってい
る。図では、書き換え電位差が約１Ｖ大きくなれば、書
き換え時間が約1桁上がる特性を示している。

【００２７】従って、書き換え電圧を負の昇圧電圧のみ
で供給する場合、図１１の特性では電源電圧Ｖｃｃの電
位の変動に対し０．５８Ｖ負の電位変動がＶｏｕｔＮの
電位に生じるため、書き換え時間としては０．７６桁の
時間差が生じることになる。

【００２８】また、書き換え電圧を負の昇圧電圧と正の
昇圧電圧の組み合わせで供給する場合には、図１２の特
性では電源電圧Ｖｃｃに対し組み合わせ電圧（即ち、Ｖ
ｏｕｔＰ−ＶｏｕｔＮの電位差）が０．５７Ｖ変動する
ため、書き換え時間は同じくほぼ０．７６桁の時間差が
生じることになる。

【００２９】ともに、書き換え時間に電源電圧Ｖｃｃの
変動に対する依存性が出てしまい、正の電源電圧Ｖｃｃ
が低くなると（即ち、電位が低くなると）書き換え時間
は遅くなり、Ｖｃｃが高くなると（即ち、電位が高くな
ると）書き換え時間は早くなり、その時間は桁オーダの
時間差になってしまう。従って、電源電圧Ｖｃｃの電位
の変動に依存せずに、書き換え時間をほぼ等しくするよ
うに改良したフラッシュメモリ書き換え動作に適した昇
圧電源回路の提供が望まれる。特に、数百Ｍ個以上とい
う多数のフラッシュメモリを搭載したＬＳＩでは各メモ
リセルの特性の均一化とあわせて一つの大きな課題であ
る。

【００３０】本発明の目的は、電源電圧Ｖｃｃの電圧変
動に依存しない昇圧電源回路、特に負の昇圧出力電圧値
を発生する負の昇圧電源回路を一つの半導体基体に内蔵
した半導体装置及びそれを用いたフラッシュメモリ並び
にそれらを搭載したマイクロコンピュータを提供するこ
とにある。

【００３１】本発明の別の目的は、正の昇圧電源回路と
この正の昇圧出力電圧値の電源電圧Ｖｃｃ変動の依存性
に合わせた負の昇圧出力電圧値を発生する負の昇圧電源
回路とを共用できるように一つの半導体基体に内蔵した
半導体装置及びそれを用いたフラッシュメモリ並びにそ
れらを搭載したマイクロコンピュータを提供することに
ある。

【００３２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００３３】チャージポンプ回路で構成される負の電圧
を発生する昇圧回路の出力電位を所定電位とするよう、
チャージポンプ回路へのクロック信号供給を制御するた
めの信号を出力する比較回路にこの昇圧回路の出力電圧
を入力する際に、その参照電位（リファレンス電位）と
して電源電圧の変動に同調した電位変動特性を有する電
位源を用いるものである。

【００３４】例えば、ＭＯＳＦＥＴで構成される差動増
幅器等の比較回路の参照電位（リファレンス電位）とし
て回路全体の絶対基準電位である接地電位（Ｖｓｓ）で
はなく、あえて電源電圧の変動と同じ正の傾きの変動特
性を呈する電位を用いることによって、電源電圧の電位
変動特性を相殺しようとするものである。即ち、電源電
圧が低くなった時には出力電位が小さく（負の電圧の場
合には絶対値が高く）なり、電源電圧が高くなった時に
は出力電位が高く（負の電圧の場合には絶対値が低く）
なる電圧供給手段を比較回路の参照電圧として活用する
ものである。

【００３５】より具体的には、第１電位の電圧（Ｖｆｉ
ｘ）を出力部に発生させる第1電圧供給手段と、第２電
位の電圧（Ｖｒｅｏ）を出力部に発生させる第２電圧供
給手段と、但しこの第1電位（Ｖｆｉｘ）は第2電位（Ｖ
ｒｅｏ）の変動と同調して変動する特性を有している、
昇圧電圧を発生し出力するチャージポンプ回路と、チャ
ージポンプ回路の入力部にクロック信号を供給するクロ
ック信号発生回路と、チャージポンプ回路の出力電位と
第１電位（Ｖｆｉｘ）との間の電位差を抵抗分割して得
られる第３電位（Ｖｒｅｒ）と第２電位（Ｖｒｅｏ）と
を比較し、上記チャージポンプ回路の出力電位に基づい
てクロック信号発生回路から上記チャージポンプ回路へ
のクロック信号供給動作を制御する信号を出力する電圧
比較回路とが一つの半導体基体に内蔵された半導体装置
で構成される。

【００３６】更に、本発明の他の形態によれば、電源電
圧の電位変動と同調した電位変動特性を有する正の昇電
圧を出力する昇圧電源回路と、同じく電源電圧の電位変
動と同調した電位変動特性を有する負の昇電圧を出力す
る昇圧電源回路とを組み合わせて両昇圧電源回路の出力
電圧の電位差を利用することによって得られる電源電圧
の変動に依存しない高い電位差をフラッシュメモリの動
作に用いる。

【００３７】更に、本発明の他の形態によれば、このよ
うな各昇圧電源回路及びフラッシュメモリの動作を中央
処理制御装置（ＣＰＵ）でコントロールしたフラッシュ
メモリ内蔵マイコンが実現される。

【００３８】

【発明の実施の形態】図１には本発明に係る半導体装置
に適用される負の昇圧電源回路の概略が示されている。
同図において昇圧電源回路は、チャージポンプ回路３、
リングオシレータ４、電圧比較回路５、第1の抵抗分圧
回路６、及び第2の抵抗分圧回路７を有する。

【００３９】第1の抵抗分圧回路６の抵抗の両端は、負
の昇圧出力電圧ＶｏｕｔＮ（８）と図９に示した一つの
電圧供給手段である基準電圧発生回路の基準出力電圧Ｖ
ｆｉｘ（４２）とに接続されている。また、他の一つの
電圧供給手段を構成している第2の抵抗分圧回路７の抵
抗の両端は、外部電源電圧Ｖｃｃ（１）と接地電位（Ｖ
ｓｓ、本明細書では基準電位と称される）に接続されて
いる。これらＶｆｉｘとＶｒｅｏは両方とも外部からの
共通電圧源Ｖｃｃから発生された電圧である。

【００４０】負の昇圧出力電圧ＶｏｕｔＮとＶｆｉｘと
の間の電位差は抵抗Ｒｏ，Ｒｆで構成される第1の抵抗
分圧回路６の端子９において分圧され、この端子９の電
位Ｖｒｅｏと抵抗ＲｒｏとＲｒｆで第2の抵抗分圧回路
７の端子１６における分圧電位Ｖｒｅｏとが電圧比較回
路５で比較されてクロック発生回路４の起動を制御する
信号が比較回路５からＯＮ／ＯＦＦ信号として出力さ
れ、チャージポンプ回路３の昇圧電圧出力電圧Ｖｏｕｔ
Ｎの値が制御される構成となっている。

【００４１】図１５は負の昇圧電源回路の図１の原理的
な構成を更に詳細に示したものである。チャージポンプ
回路３は、各々ゲート電極が自らのドレイン電極に結合
されたダイオード接続形態の複数個のＭＯＳＦＥＴを複
数個直列接続した直列回路を有する。前記ＭＯＳＦＥＴ
の接続端子にはポンプ容量素子の一方の容量端子が結合
される。ポンプ容量素子の他方の容量端子には、隣り合
うＭＯＳＦＥＴのオン動作期間を相異させるように変化
されるクロック信号例えば相補クロック信号がＮＡＮＤ
ゲート回路１及びインバータ回路１７を介して供給され
る。チャージポンプ回路３の左端に配置されたＭＯＳＦ
ＥＴのドレイン電極は接地電位（Ｖｓｓ、基準電位）に
結合される。

【００４２】チャージポンプ回路３に結合されるＮＡＮ
Ｄゲート回路１には、昇圧起動信号ＶｃｐＳと電圧比較
回路５の出力である比較結果信号ＶｒＯとが入力された
ＮＯＲゲート回路１２、レベル変換付インバータ回路１
３、インバータを介して供給されるＶｃｐＯが入力され
ると共に、リングオシレータ１０の出力のクロック信号
ＰＯが入力される。

【００４３】チャージポンプ回路３は、昇圧起動信号Ｖ
ｃｐＳがハイレベルにされた後、比較結果信号ＶｒＯが
ロウレベルにされている期間、クロック信号ＰＯの立上
がりに同期して昇圧動作を行う。

【００４４】第1の抵抗分圧回路６の抵抗の端子は、負
の昇圧出力電圧ＶｏｕｔＮと図９に示す基準電圧回路の
基準出力電圧Ｖｆｉｘとに接続されおり、その全体抵抗
値をＲｏとし、基準出力電圧Ｖｆｉｘから電圧比較回路
の片側の入力電圧Ｖｒｅｒ（端子９）までの抵抗値をＲ
ｆとする。第2の抵抗分圧回路７の抵抗の端子は、電源
電圧Ｖｃｃと接地電位（Ｖｓｓ、基準電位）に接続され
ており、その全体抵抗値をＲｒｏとし、電圧比較回路５
のもう一方の入力電圧Ｖｒｅｏ（端子１６）までの抵抗
値をＲｒｆとする。

【００４５】電圧比較回路５の片側の入力電圧Ｖｒｅｒ
の電位は、昇圧出力電圧の電位ＶｏｕｔＮから基準出力
電圧の電位Ｖｆｉｘを減算し、抵抗比Ｒｆ／Ｒｏを乗
じ、基準出力電圧値Ｖｆｉｘを加算した値である。

【００４６】即ち、Ｖｒｅｒ＝Ｖｆｉｘ＋（ＶｏｕｔＮ
−Ｖｆｉｘ）×Ｒｆ／Ｒｏまた、電圧比較回路５のリフ
ァレンス電位を構成する他方の入力電圧Ｖｒｅｏの電位
は、電源電圧Ｖｃｃに抵抗比Ｒｒｆ／Ｒｒｏを剰算した
値である。

【００４７】即ち、Ｖｒｅｏ＝Ｖｃｃ×Ｒｒｆ／Ｒｒｏ
この2つの比較入力電圧に応じて、負の昇圧出力電圧値
ＶｏｕｔＮが制御される。

【００４８】比較回路５は、一対のＰ型の差動入力ＭＯ
ＳＦＥＴに、Ｎ型のカレントミラー負荷ＭＯＳＦＥＴを
接続して構成される。一方の入力には分圧電圧Ｖｒｅｒ
が供給され、他方の入力には分圧電圧Ｖｒｅｏが入力さ
れる。比較結果の出力信号ＶｒＯは、分圧電圧Ｖｒｅｒ
が分圧電圧Ｖｒｅｏに至るまではロウレベル、分圧電圧
Ｖｒｅｒが分圧電圧Ｖｒｅｏを超えるとハイベルにされ
る。

【００４９】電源電圧Ｖｃｃの電位が変動すると、第1
の抵抗分圧回路６の分圧出力Ｖｒｅｒは電源電圧Ｖｃｃ
と基準出力電圧Ｖｆｉｘとの関係で電源電圧Ｖｃｃの変
化に応じて変化する（Ｖｃｃの電位が高い場合はＶｒｅ
ｒの電位も高くなる）。第2の抵抗分圧回路７の分圧出
力Ｖｒｅｏは電源電圧Ｖｃｃの分圧比であるので電源電
圧Ｖｃｃの変動に応じて変化する（Ｖｃｃの電位が高い
場合はＶｒｅｏの電位も高くなる）。このように、Ｖｒ
ｅｒとＶｒｅｏの電位は電源電圧Ｖｃｃの変動に対し同
じ正の傾きで同調して変動する。従って、この2つの分
圧（ＶｒｅｒとＶｒｅｏ）が比較され、常に同じ値にな
るようにチャージポンプ回路が制御されることで、負の
昇圧昇圧出力電圧値ＶｏｕｔＮが決定される。

【００５０】例えば、負の昇圧昇圧出力電圧値Ｖｏｕｔ
Ｎが、電源電圧Ｖｃｃの電位の変動に依存しないほぼ一
定の電位を保持する様にするためには、第1の抵抗６の
分圧比Ｒｏ：Ｒｆと第2の抵抗７の分圧比Ｒｒｏ：Ｒｒ
ｆを選択する。

【００５１】また、正の昇圧電圧ＶｏｕｔＰと負の昇圧
電圧ＶｏｕｔＮとを組み合わせて使用する場合には、電
源電圧Ｖｃｃに対する負の昇圧電圧ＶｏｕｔＮの変動依
存特性を電源電圧Ｖｃｃに対する正の昇圧電圧Ｖｏｕｔ
Ｐの変動依存特性に合うように、即ちそれらの変動曲線
の傾きが合うように、第1の抵抗６の分圧比Ｒｏ：Ｒｆ
と第2の抵抗７の分圧比Ｒｒｏ：Ｒｒｆを設定すること
で、組み合わせ電圧の電源電圧Ｖｃｃに対する依存性を
容易になくすことができる。

【００５２】特に制限しないが、図１５では電圧比較回
路５とクロック発生回路４の起動を行うＮＯＲゲート１
２の電源には、電源電圧Ｖｃｃではなく、基準出力電圧
Ｖｆｉｘを電源とし、電源電圧Ｖｃｃの電圧変動を抑制
している。

【００５３】また、図１５内の第1及び第2の抵抗分圧回
路６，７の抵抗として、直列接続した複数個の絶縁ゲー
ト型トランジスタ（ＭＯＳＦＥＴ）を直列抵抗として使
用してもよい。例えば、図１８にその例を示す。図１８
の（ａ）はＮ型ＭＯＳＦＥＴ４９を複数個直列接続した
抵抗であり、（ｂ）はＰ型ＭＯＳＦＥＴ５０を複数個直
列接続した抵抗であり、端子４７及び端子４８がそれぞ
れＶｆｉｘ（２）及びＶｏｕｔＮ（８）に接続される。
このような抵抗体を用いることにより、接続されるＭＯ
ＳＦＥＴの個数を制御するだけで（実際には、集積回路
装置の中で電子的にそれらの接続関係がコントロールさ
れる）簡単に所望の分圧抵抗比を得ることができる。

【００５４】また、図１５中のチャージポンプ回路３は
2相クロックで昇圧するものであるが、4相クロック方式
のチャージポンプ回路であってもよく、特に制限はされ
ない。

【００５５】今、図１５の負の昇圧電源回路の昇圧出力
電圧値ＶｏｕｔＮを−１６．０Ｖとし、図４又は図５の
フラッシュメモリの書き換え動作を行う場合、図１５の
負の昇圧電源回路に図１０の特性を持つ図９の基準電圧
回路の基準出力電圧値Ｖｆｉｘを供給し、図１５内の第
1の抵抗６の分圧比をＲｏ：Ｒｆ＝１４１：１７に、第2
の抵抗７の分圧比をＲｒｏ：Ｒｒｆ＝１１：１に設定す
る。

【００５６】図１６には、負の昇圧電源回路の昇圧出力
電圧ＶｏｕｔＮの電位値の電源電圧Ｖｃｃの電位値の変
動に対する依存性を測定した結果を示す。電源電圧Ｖｃ
ｃが３．０Ｖでは昇圧出力電圧値ＶｏｕｔＮは−１５．
９７Ｖであるのに対し、電源電圧Ｖｃｃが２．７Ｖの時
には昇圧出力電圧値ＶｏｕｔＮは−１５．９８Ｖとな
り、Ｖｃｃが３．６Ｖの時にはＶｏｕｔＮは−１５．９
６Ｖとなる。特性図としては若干の右上がり傾向、即ち
電源電圧の変動と同調した特性傾向を呈しているが、そ
の差は０．０２Ｖ（変動率約０．１３％）であり、電源
電圧Ｖｃｃの変動に対し実質的ににほぼ変動しない即ち
変動率が０．２％以下の非常に安定した昇圧出力電圧値
ＶｏｕｔＮを得ることができる。即ち、電源電圧Ｖｃｃ
の±１０％の電位変動に対し変動率が０．２％以下とい
う非常に安定したほぼ一定の電位を維持した負の昇圧電
圧ＶｏｕｔＮを得ることができる。

【００５７】また、昇圧出力電圧値ＶｏｕｔＮを−１
０．０Ｖとし、図６、図７又は図８のフラッシュメモリ
の書き換え動作を行う場合、図２の正の昇圧電源回路と
図１５の負の昇圧電源回路を組み合わせて使用する。図
２の正の昇圧電源回路に、図１０の特性を持つ図９の基
準電圧回路の基準出力電圧値Ｖｆｉｘを比較回路の比較
端子に供給し、図１５内の第1の抵抗６分圧比をＲｏ：
Ｒｆ＝１２３：２１に、第2の抵抗７の分圧比をＲｒ
ｏ：Ｒｒｆ＝３３：４に設定する。

【００５８】図１７には、正及び負の昇圧電源回路の昇
圧出力電圧値ＶｏｕｔＰ及びＶｏｕｔＮの電源電圧Ｖｃ
ｃの変動に対する依存性の測定結果を示す。電源電圧Ｖ
ｃｃが３．０Ｖでは正の昇圧出力電圧値ＶｏｕｔＰは
６．０Ｖであるのに対し、Ｖｃｃが２．７Ｖの時にはＶ
ｏｕｔＰは５．９３Ｖと低く、Ｖｃｃが３．６Ｖの時に
はＶｏｕｔＰは６．１４Ｖと高い値になる。また、電源
電圧Ｖｃｃが３．０Ｖでは負の昇圧出力電圧値Ｖｏｕｔ
Ｎは−１０．０１Ｖであるのに対し、２．７Ｖの時には
ＶｏｕｔＮは−１０．０８Ｖと絶対値が高く（即ち、電
位が低く）なり、Ｖｃｃが３．６Ｖの時にはＶｏｕｔＮ
は−９．８８Ｖと低い絶対値に（即ち、高い電位に）な
る。

【００５９】正と負の昇圧出力電圧値の組み合わせの電
圧、即ちその間の電位差（ＶｏｕｔＰ−ＶｏｕｔＮ）
は、電源電圧Ｖｃｃが３．０Ｖでは１６．０１Ｖで、Ｖ
ｃｃが２．７Ｖでは１６．０１Ｖ、Ｖｃｃが３．６Ｖで
は１６．０２Ｖである。組み合わせ電圧値（ＶｏｕｔＰ
−ＶｏｕｔＮ）の差は約０．０１Ｖであり、電源電圧Ｖ
ｃｃの変動に対し殆ど変動しない（変動率０．２％以
下）、安定した組み合わせ電圧値を得ることができる。
即ち、電源電圧Ｖｃｃの±１０％の電位変動に対し０．
２％以下の変動率という非常に安定した電位差を正の昇
圧電圧ＶｏｕｔＰと負の昇圧電圧ＶｏｕｔＮとの組み合
わせで得ることができる。

【００６０】以上、本発明に係わる半導体回路装置の実
施例を説明したことから理解されるように、本発明の一
つの実施例による半導体回路装置が備える負の電圧に昇
圧するための昇圧電源回路は、チャージポンプ回路と、
このチャージポンプ回路にクロック信号を供給するクロ
ック発生回路と、上記チャージポンプ回路の出力電圧と
基準電圧発生回路の出力とを分圧する第1の抵抗からの
分圧電圧と電源電圧を分圧する第2の抵抗からの分圧電
圧とを比較し、前記チャージポンプ回路が形成する昇圧
電圧に基づいてクロック供給回路からチャージポンプ回
路へのクロック供給動作を制御する電圧比較回路とを一
つの半導体基板に内蔵して構成される。

【００６１】上記によれば、負の昇圧電源回路の負の昇
圧出力電圧値は、第1の抵抗による負の昇圧出力電圧値
と基準電圧発生回路の出力との分圧電圧の電位と、第2
の抵抗による電源電圧の分圧電圧の電位とを電圧比較回
路によって比較しチャージポンプ回路へのクロック供給
を制御することで、電源電圧の電位の変動に対し傾きが
正に比例（電源電圧が低いときに負の電圧の絶対値が高
く、電源電圧が高いときに負の電圧の絶対値が低く）す
る負の昇圧出力電圧値を得ることができる。

【００６２】なぜならは、第2の抵抗の抵抗比の電源電
圧の分圧電圧が、チャージポンプ回路の負の昇圧出力電
圧を制御する比較電圧であるため、電源電圧が低ければ
分圧電圧の比較電圧は相対的に電源電圧が高いときに比
べ絶対値が高い値となる。負の昇圧出力電圧は第1の抵
抗比を比較電圧で乗じ、基準電圧を減算した値であるの
で、電源電圧が高いときに比べ負電圧は絶対値で高い値
にすることができる。

【００６３】また、前記第1の抵抗に接続している基準
電圧発生回路の出力は、電源電圧の変動に対して、電源
電圧が低いときに低く、電源電圧が高いときに高い値の
特性を持つことで、電源電圧Ｖｃｃに依存しない負の昇
圧出力電圧値を発生することができる。

【００６４】言い替えれば、電源電圧に依存する基準電
圧発生回路の出力電圧値に応じて、第1の抵抗比と第2の
抵抗比を選択することで、負の昇圧出力電圧値が電源電
圧に依存しない一定の値になるようにすることができ
る。

【００６５】他の実施例によれば、前記負の昇圧電源回
路と、電源電圧を昇圧するための正の昇圧電源回路とを
半導体チップに含み、前記正の昇圧電源回路は、チャー
ジポンプ回路と、前記チャージポンプ回路にクロック信
号を供給するクロック発生回路と、前記チャージポンプ
回路の出力電圧の電位と接地電位（基準電位、Ｖｓｓ）
との間の電位差を分圧する第3の抵抗からの分圧電位
と、基準電圧発生回路の出力電圧の電位とを比較し、前
記チャージポンプ回路が形成する昇圧電圧に基づいてク
ロック供給回路からチャージポンプ回路へのクロック供
給動作を制御する電圧比較回路とを含んで構成される。

【００６６】負の昇圧電圧と正の昇圧電圧とを組み合わ
せて使用する場合、ワードドライバ回路やメモリセルソ
ース・ウェル電圧発生回路等の回路を構成するＭＯＳＦ
ＥＴの耐圧電圧値を低減でき、さらに、正の昇圧電圧の
電源電圧依存性に合わせて、正の昇圧電圧の電位と負の
昇圧電圧の電位との電位差が一定になるように、前記負
の昇圧電源回路の第1の抵抗比と、第2の抵抗比を選択す
ることにより、電源電圧に変動しない組み合わせの一定
の電圧値を発生することができる。

【００６７】なお、前期昇圧電源回路の抵抗は、複数個
のＭＯＳＦＥＴを直列抵抗として使用して、簡単にしか
も高い精度で形成することができる。

【００６８】次に、図１９には本発明に係る半導体装置
の一例である半導体記憶装置として電気的に書き換え可
能なフラッシュメモリデバイス６１が示される。

【００６９】メモリアレイ６２は、電気的に書き換え
（消去・書き込み）可能な不揮発性メモリセル（フラッ
シュメモリセル）をマトリクス配置して備える。フラッ
シュメモリセルは、図４に示す様に、制御ゲート、浮遊
ゲート、ソース及びドレインを持ち、例えば制御ゲート
から見たしきい値電圧の状態に応じたデータを保有す
る。フラッシュメモリセルの制御ゲートはワード線に、
ドレインはビット線に、ソースはソース線に接続され
る。フラッシュメモリセルに対する消去・書き込み電圧
の印加形式は種々の態様が公知であり、図４から図８に
示す様に、浮遊ゲートに対する電子の注入・放出によっ
てフラッシュメモリセルのしきい値電圧を操作する。1
個のフラッシュメモリセルは2値或いは4値などの多値の
データを保持することができる。

【００７０】外部から供給されるロウアドレス信号（Ｘ
アドレス信号）ＡＸは行アドレスバッファＸＡＤＢで内
部相補アドレス信号に変換され、これが行アドレスデコ
ーダＸＤＣＲで解読されてワード線選択信号などを生成
する。ＷＬ（ｉ）は代表的に示されるワード線である。
メモリアレイのビット線側には、データラッチ回路Ｄ
Ｌ，センスアンプ回路ＳＡ、第１の列ゲートアレイ回路
ＹＧ−Ｇａｔｅ、第２の列ゲートアレイ回路ＹＷ−Ｇａ
ｔｅ、第３の列ゲートアレイ回路ＹＴ−Ｇａｔｅ、列ア
ドレスバッファＹＡＤＢ及び列アドレスデコーダＹＤＣ
Ｒが設けられている。列アドレスバッファＹＡＤＢはカ
ラムアドレス信号ＡＹを内部相補アドレス信号に変換す
る。内部相補アドレス信号は列アドレスデコーダＹＤＣ
Ｒで解読され、その解読結果にしたがって第１の列ゲー
トアレイ回路ＹＧ−Ｇａｔｅに、センスアンプ又はデー
タ入力バッファに接続するビット線を選択させる。特に
制限されないが、データラッチ回路ＤＬはワード線単位
の書き込みを行なうとき、書き込みデータを保持する。
第２の列ゲートアレイ回路ＹＷ−Ｇａｔｅは、書き込み
動作時にのみゲートがオンし、書き込みデータ（電圧）
をメモリセルへ供給する。読み出し時はオフ状態にされ
る。第３の列ゲートアレイ回路ＹＴ−Ｇａｔｅは、書き
込み動作時以外のデータラッチ入力動作及び読み出し動
作時等において、オン状態（電圧値は高電圧を印加して
もよい）であり、書き込み動作時にはオフ状態とされ、
第３の列ゲートアレイ回路ＹＴ−Ｇａｔｅ以降を切り離
す。切り離すことにより、第１の列ゲートアレイ回路Ｙ
Ｇ−Ｇａｔｅ以降にスピードの速い低耐圧系デバイスを
使用することができる。特に制限されないが、書き込み
動作は選択されたワード線の電位を負電圧とし、データ
ラッチ回路ＤＬの情報に対応してメモリセルのドレイン
端子に選択的に正の昇圧電圧を印加する組み合わせによ
って書き込みを行なう。

【００７１】ソース・ウェル電位切り換え回路ＳＷＶＣ
は、消去動作時にフラッシュメモリセルのソース線電位
及びウェル電位を消去可能な負の電圧に切り換える。特
に制限されないが、ワード線に正の昇圧電圧を与え、ソ
ース線及びウェル電位（負の電圧）との組み合わせによ
って消去を行なう。

【００７２】外部とデータを入出力する為に入力バッフ
ァ回路ＤＩＢ、出力バッファ回路ＤＯＢ及びマルチプレ
クサ回路ＭＰを有する。Ｉ／Ｏはデータ入出力端子であ
る。フラッシュメモリの動作モードは、コントロール信
号バッファ回路ＣＳＢに供給される後述の各種メモリ制
御信号、及びモードコントロール回路ＭＣの出力によっ
て制御される。内蔵電源回路ＶＳは、消去・書き込み動
作の為の高電圧や読み出し時のワード線選択の為の昇圧
電圧、非選択の負の電圧などの内部動作電源を外部電源
電圧Ｖｃｃに基づいて生成する。Ｖｓｓは回路の基準電
位（接地電位）である。

【００７３】読み出し時の非選択ワード線電圧に、負の
昇圧電圧を使用することで、非選択側のワード線電圧が
下がり、選択ワード線電圧との差が広がり読み出し電流
の確保ができる。さらに、書き換え後の低い側の停止し
きい値電圧と、読み出し時の非選択ワード線電圧の差を
とることで、デプリート不良のマージンが上がる。

【００７４】前記コントロール信号バッファ回路ＣＳＢ
には、特に制限されるものではないが、メモリ制御信号
として、チップイネーブル信号ＣＥｂ、アウトプットイ
ネーブル信号ＯＥｂ、ライトイネーブル信号ＷＥｂ、シ
リアルクロック信号ＳＣなどが入力され、これらの信号
に応じて内部制御信号のタイミング信号を発生し、また
モードコントロール回路ＭＣから外部端子Ｒ／Ｂｂにレ
ディ／ビジィ信号が出力されている。

【００７５】前記内蔵電源回路ＶＳにおいては、特に制
限されるものではないが、例えば、外部から電源電圧Ｖ
ｃｃが入力され、読み出しワード線電圧Ｖｒｗ、読み出
しワード線非選択負電圧Ｖｒｕｗ、書込ワード線電圧Ｖ
ｗｗ、書込ドレイン端子電圧Ｖｗｄ、書込ドレイン電圧
のトランスファー電圧Ｖｗｔ、メモリセルの低いしきい
値電圧（ＶｔｈＬ）に対応する書込ベリィファイワード
線電圧Ｖｗｖ、消去ワード線電圧Ｖｅｗ、メモリセルの
高いしきい値電圧（ＶｔｈＨ）に対応する消去ベリィフ
ァイワード線電圧Ｖｅｖ、消去ソース・ウェル電圧Ｖｓ
ｗ、センスアンプ回路電圧ＶＳＡなどが生成されるよう
になっている。

【００７６】ここで生成された各電圧は、Ｖｒｗ、Ｖｒ
ｕｗ、Ｖｗｗ、Ｖｗｖ、Ｖｅｗ、Ｖｅｖ、Ｖｖｔが行ア
ドレスデコーダＸＤＣＲに、Ｖｓｗがソース・ウェル電
位切り換え回路ＳＷＶＣに、Ｖｗｄがデータラッチ回路
ＤＬに、ＶＳＡがセンスアンプ回路ＳＡに、Ｖｗｔがゲ
ートアレイ回路ＹＷ−Ｇａｔｅ、ＹＴ−Ｇａｔｅにそれ
ぞれ入力されている。

【００７７】この半導体記憶装置において、外部端子か
ら供給される行／列アドレス信号ＡＸ／ＡＹを受ける行
／列アドレスバッファＸＡＤＢ／ＹＡＤＢを通して形成
されたアドレス信号が行／列アドレスデコーダＸＤＣＲ
／ＹＤＣＲに供給される。行アドレスデコーダＸＤＣＲ
は、アドレス信号に従ったメモリセル群のワード線の選
択信号を形成する。列アドレスデコーダＹＤＣＲは、ア
ドレス信号に従ったメモリセル群のビット線の選択信号
を形成する。これにより、メモリアレイ内において、任
意のワード線及びビット線が指定されて所望のメモリセ
ルが選択される。

【００７８】前記した基準電圧Ｖｆｉｘ発生回路、正の
昇圧電圧ＶｏｕｔＰ発生回路及び負の昇圧電圧Ｖｏｕｔ
Ｎ発生回路は内蔵電源回路ＶＳに含まれ、前記読み出し
時の非選択ワード線電圧Ｖｒｕｗ、消去時のソース・ウ
ェル電圧Ｖｓｗ、及び書き込み時のワード線電圧Ｖｗｗ
の負の電圧の生成に利用される。それによって、メモリ
アレイ６２中の多数のフラッシュメモリセルのデータが
ほぼ一定の書き換え時間をもって効率的に書き換え動作
を実行する事ができる。例えば、データ書込み時のベリ
ファイの所要時間或いはその回数を効果的に減ずること
ができる。

【００７９】以上、前記した本発明を適用したフラッシ
ュメモリ等の不揮発性半導体メモリデバイスについて説
明したように、本発明の更に他の形態によれば、マトリ
クス配置された複数個のメモリセルと、前記メモリセル
の選択端子に結合された複数個のワード線と、ワード線
を選択する選択回路とを更に含み、前記選択回路は正の
電圧をワード線の選択レベルに用い、非選択のワード線
レベルには前記負の昇圧電源回路の出力電圧を用いるも
のである。これにより、読み出し時の非選択のワード線
に印加する負の電圧値を電源電圧に依存しない値にする
ことができる。

【００８０】また、前記メモリセルが電気的に書き換え
可能な不揮発性メモリセルであり、メモリセルの書き換
え動作時に、負の昇圧電圧のみで書き換え動作を行う場
合には前記負の昇圧電源回路の出力電圧を用いるもので
ある。これにより、書き換え動作時の負の電圧値を電源
電圧に依存しない値にすることができる。

【００８１】また、前記メモリセルが電気的に書き換え
可能な不揮発性半導体メモリセルであり、メモリセルの
書き換え動作時に、書き換え電圧を負の昇圧電圧と正の
昇圧電圧とを組み合わせて用いる場合には、負の昇圧電
圧の発生に前記負の昇圧電源回路の出力電圧を用いるも
のである。これにより、書き換え動作時の書き換え電圧
の組み合わせ電圧が電源電圧に依存しない値にすること
ができる。

【００８２】図２０には本発明に係る半導体装置の一例
であるフラッシュメモリ内蔵シングルチップマイクロコ
ンピュータ７１が示される。同図に示されるシングルチ
ップマイクロコンピュータ７１は、単結晶シリコンのよ
うな1個の半導体基板（半導体チップ）に形成されてい
る。このシングルチップマイクロコンピュータは、前記
フラッシュメモリ７２をオンチップで備えている。

【００８３】図２０においてＣＰＵは（中央処理装置７
３）、ＲＯＭは前記ＣＰＵが実行すべきプログラムや固
定データを記憶するリードオンリメモリ、ＲＡＭは前記
ＣＰＵによる演算結果を記憶したり、ＣＰＵの作業領域
を提供するランダムアクセスメモリ、ＤＭＡＣは前記各
メモリＲＯＭ，ＲＡＭと外部の主メモリ（図示せず）と
の間でデータを所定のブロック単位で転送する制御をつ
かさどるダイレクト・メモリ・アクセス・コントローラ
である。

【００８４】マイクロコンピュータ７１は、周辺回路と
して、外部装置との間でシリアル通信を行うシリアルコ
ミュニケーションインターフェース回路のＳＣＩ、タイ
マ、発振回路を有しシステムクロックをクロックライン
ＣＫに生成するクロックパルス発生回路のＣＰＧを有す
る。

【００８５】チップの外部とは入出力ポートのＩＰＯ１
〜ＩＰＯ９を介して接続される。

【００８６】このマイクロコンピュータ７１は、前記Ｃ
ＰＵとフラッシュメモリ７２、ＲＯＭ，ＲＡＭ，ＤＭＡ
Ｃ、一部の入出力ポートＩＰＯ１〜ＩＰＯ５との間をメ
インアドレスバスＩＡＢ及びメインデータバスＩＤＢに
よって接続されている。更に、前記ＳＣＩ，タイマ等の
周辺回路と入出力ポートＩＰＯ１〜ＩＰＯ９との間を接
続する周辺アドレスバスＰＡＢ及び周辺データバスＰＤ
Ｂが設けられている。更に、上記ＩＡＢ及びＩＤＢとＰ
ＡＢ及びＰＤＢとの間で信号の転送を制御すると共に、
各バスの状態を制御するバスシーケンスコントローラＢ
ＳＣが設けられている。

【００８７】シングルチップマイクロコンピュータ７１
に内蔵されたフラッシュメモリ７２における正や負の内
蔵電源回路の動作は、前記の半導体装置で説明する負の
内蔵電源回路と同様であり、中央処理装置ＣＰＵ７３に
よってフラッシュメモリの書き換え動作が効率よく実行
される。例えば、前記したようにフラッシュメモリのベ
リファイ動作を効率的に実行できるのでＣＰＵの性能や
システム全体を余計な余裕を持たせること無く設計する
ことが可能となる。

【００８８】以上、本発明をフラッシュメモリ等の不揮
発性半導体メモリを内蔵したマイクロコンピュータに適
用した例を説明したが、この形態によれば、上記半導体
回路装置に更に命令を実行して前記メモリセルをアクセ
ス可能な中央処理装置ＣＰＵを含めてマイクロコンピュ
ータを構成すれば、中央処理装置によるメモリセルのリ
ードアクセス及びメモリセルの書き換え動作において、
前記負の昇圧電源回路を用いることができ、これにより
負の昇圧電圧値又は正の昇圧電圧値との組み合わせ電圧
が電源電圧に依存しない値にすることができる。

【００８９】特に、前記昇圧電源回路を適用したマイク
ロコンピュータは、命令を実行する中央処理装置ＣＰＵ
と、電気的に書き換え可能な例えばフラッシュメモリ等
の不揮発性メモリと、前記不揮発性メモリと中央処理装
置とを接続するバスとを有することによって、電源電圧
の電位の変動を考慮した余計な配慮を減ずることができ
効率的にメモリを動作させることができる。

【００９０】例えば、前記不揮発性メモリは、電気的に
消去・書き込み可能な不揮発性メモリセルをマトリクス
配置したメモリセルアレイと、外部からの指示に応答し
てメモリセルに対する読み出し動作及び電気的な書き換
え動作を行なうメモリ制御回路と、前記読み出し動作ま
たは前記書き換え動作に用いる負の昇圧電圧を生成する
昇圧電源回路とを含んでおり、前記負の昇圧電源回路
は、前述の通り、チャージポンプ回路と、前記チャージ
ポンプ回路にクロック信号を供給するクロック発生回路
と、前記チャージポンプ回路の出力電圧と基準電圧発生
回路の出力を分圧する第1の抵抗からの分圧電圧の電位
と、さらに電源電圧を分圧する第2の抵抗からの分圧電
圧の電位とを比較し、前記チャージポンプ回路が形成す
る昇圧電圧に基づいてクロック供給回路からチャージポ
ンプ回路へのクロック供給動作を制御する電圧比較回路
の構成とすることで、電源電圧が変動しても負の昇圧電
圧値を一定値にすることができる。また、負の昇圧電圧
と正の昇圧電圧を組み合わせて書き換え動作時の電圧を
発生する場合においても、組み合わせ電圧が電源電圧に
依存しない値にすることができる。

【００９１】以上本発明者によってなされた発明を種々
の実施形態に基づいて具体的に説明したが、本発明はそ
れに限定されるものではなく、その要旨を逸脱しない範
囲において種々変更可能であることは言うまでもない。
なお、本願明細書中の「ＭＯＳ」とはゲート絶縁膜がＳ
ｉＯ２の如き酸化物に限らず、Ｓｉ３Ｎ４等の絶縁物で
構成された所謂ＭＩＳ構造も含むものである。

【００９２】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
フラッシュメモリに適用した場合について説明したが、
本発明はそれに限定されるものではなく、負の昇圧電圧
を必要とする半導体回路装置及びそれを搭載するマイク
ロコンピュータに広く適用することができる。

【００９３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９４】負の昇圧出力電圧値を発生する負の昇圧電
源回路を構成する電圧比較回路の入力電圧として、負の
昇圧出力電圧値と基準電圧発生回路の出力電圧との分圧
と、電源電圧の分圧とを比較してチャージポンプ回路の
負の昇圧出力電圧値を制御することで、電源電圧の電位
の変動に同調した負の昇圧電圧を得ることができる。即
ち、電源電圧の電位が高くなればそれに応じて電位が高
くなる（絶対値が小さくなる）正の電位変動特性を有す
る負の昇圧出力電圧を得ることができる。

【００９５】これは、基準電圧発生回路の出力電圧が、
電源電圧に比例して高くなる特性を相殺して、負の昇圧
出力電圧値を電源電圧に依存しない出力電圧値にするこ
とができるからであり、このことをベースに抵抗分圧比
を調整することによって上記正の電位変動特性の傾きを
簡単に制御することができる。

【００９６】また、抵抗分圧比の調整によって電源電圧
の電位の変動に依存せずにほぼ一定の電位を維持した負
の昇圧電圧を得ることも可能である。

【００９７】これにより、例えば、フラッシュメモリセ
ルの読み出し動作において、非選択のワード線電圧に前
記特性の負電圧を利用することで、電源電圧の電位変動
によらず一定の負電圧に維持することができるため非選
択のワード線電圧の負の電圧をさらに下げることがで
き、読み出しセル電流値の確保ができ、読み出し速度を
その分速くする効果がある。さらに、書き換え後の低い
側の低しきい値電圧と、読み出し時の非選択ワード線電
圧の差が確保できることで、デプリート不良のマージン
が上がり信頼性の向上を図れる効果がある。

【００９８】本発明の負の昇圧電源回路をフラッシュメ
モリセルの書き換え動作の負の電圧に用いる場合、ま
た、書き換え動作を負の電圧と正の電圧の組み合わせで
行う場合、電源電圧の電位の変動に依らずにメモリセル
の書き換え速度を均一化した一定の速度で行える効果が
ある。

【００９９】負の昇圧電源回路をマイクロコンピュータ
内蔵メモリに適用する場合でも、前記効果は同様に得る
ことができる。

【０１００】付記．以上の詳細な説明から次の種々の事
項も本発明に包含されることは明らかである。

【０１０１】（１）正の電源電圧から正の基準電圧を発
生する基準電圧発生回路及び上記電源電圧から負の昇圧
電圧を発生する負の昇圧電圧発生回路を一つの半導体基
板内に内蔵し、上記昇圧電圧発生回路はチャージポンプ
回路と、上記チャージポンプ回路にクロック信号を供給
するクロック発生回路と、上記チャージポンプ回路の出
力電位と上記基準電圧発生回路の出力電位との間の電位
差を抵抗分圧して第１の電位を発生する第1の抵抗分圧
回路と、上記電源電圧を抵抗分圧して第２の電位を発生
する第2の抵抗分圧回路と、上記第１の電位と上記第２
の電位とを比較して上記チャージポンプ回路の出力電位
に基づいて上記クロック発生回路から上記チャージポン
プ回路へのクロック供給動作を制御する信号を出力する
電圧比較回路とを含んで成ることを特徴とする半導体回
路装置。

【０１０２】（２）前記電圧比較回路に入力される第１
及び第２の電位の両方とも上記電源電圧の電位の変動に
対して傾きが正の電位変動特性を有していることを特徴
とする上記（１）記載の半導体回路装置。

【０１０３】（３）前記負の昇圧電圧発生回路の出力電
圧が上記電源電圧の電位の変動に対してほぼ一定の負の
昇圧電圧の電位を維持するように、前記第1及び第２の
抵抗分圧回路における分圧抵抗比が設定されてなること
を特徴とする上記（１）記載の半導体回路装置。

【０１０４】（４）前記第１及び第２の抵抗分圧回路の
抵抗は直列接続された複数個の絶縁ゲート型トランジス
タで構成されていることを特徴とする上記（１）記載の
半導体回路装置。

【０１０５】（５）上記電源電圧の電位を±１０％の変
動率の範囲で変動させた時に上記チャージポンプ回路の
出力電位の変動率が０．２％以下に抑えられてなること
を特徴とする上記（３）記載の半導体回路装置。

【０１０６】（６）上記半導体回路装置は更にマトリク
ス状に配置された複数の電気的に書き換え可能な不揮発
性メモリセルを内蔵し、上記メモリセルの書き換え動作
を上記負の昇圧電圧発生回路の出力電圧を用いて行なう
ことを特徴とする上記（１）〜（５）のいずれかに記載
の半導体回路装置。

【０１０７】（７）上記半導体回路装置は更に命令を実
行する中央処理装置と、電気的に書き換え可能な不揮発
性メモリと、上記不揮発性メモリと上記中央処理装置と
を結合するバスとを内蔵し、上記不揮発性メモリは、電
気的に消去・書き込み可能な不揮発性メモリセルをマト
リクス配置したメモリセルアレイと、外部からの指示に
応答してメモリセルに対する読み出し動作及び電気的な
消去・書き込み動作を行なうメモリ制御回路と、上記読
み出し動作及び上記消去・書き込み動作に前記負の昇圧
電圧発生回路の出力電圧を用いることを特徴とする上記
（１）〜（５）のいずれかに記載の半導体回路装置。

【０１０８】（８）上記半導体回路装置は更に上記電源
電圧を正の電圧に昇圧するための正の昇圧電圧発生回路
を有し、上記正の昇圧電圧発生回路は、第２チャージポ
ンプ回路と、上記第２チャージポンプ回路に第２クロッ
ク信号を供給する第２クロック発生回路と、上記第２チ
ャージポンプ回路の出力電圧を抵抗分圧して第３の電位
を発生する第3の抵抗分圧回路と、上記第３の電位と上
記基準電圧発生回路の出力電位とを比較して上記第２チ
ャージポンプ回路が出力する昇圧電圧に基づいて上記第
２クロック発生回路から上記第２チャージポンプ回路へ
のクロック供給動作を制御する第２電圧比較回路とを含
んでいることを特徴とする上記（１）記載の半導体回路
装置。

【０１０９】（９）上記負の昇圧電圧発生回路の出力電
位と上記正の昇圧電圧発生回路の出力電位との間の電位
差が上記電源電圧の電位変動に拘わらずほぼ一定となる
ように上記第１、第２及び第３の抵抗分圧回路のそれぞ
れの抵抗比が設定されてなることを特徴とする上記
（８）記載の半導体回路装置。

【０１１０】（１０）前記第１、第２及び第３の抵抗分
圧回路の抵抗は直列接続された複数個の絶縁ゲート型ト
ランジスタで構成されていることを特徴とする上記
（８）記載の半導体回路装置。

【０１１１】（１１）上記電源電圧の電位を±１０％の
変動率の範囲で変動させた時に上記負の昇圧電圧発生回
路の出力電位と上記正の昇圧電圧発生回路の出力電位と
の間の電位差の変動率が０．２％以下に抑えられてなる
ことを特徴とする上記（９）記載の半導体回路装置。

【０１１２】（１２）上記半導体回路装置は更にマトリ
クス配置された複数個のフラッシュメモリセルと、上記
メモリセルの選択端子に結合された複数個のワード線
と、上記ワード線を選択する選択回路とを内蔵し、上記
選択回路は上記正の昇圧電圧発生回路の出力電圧を上記
ワード線の選択レベルに用い、非選択のワード線レベル
には上記負の昇圧電圧発生回路の出力電圧を用いるもの
であることを特徴とする上記（８）〜（１１）のいずれ
かに記載の半導体回路装置。

【０１１３】（１３）上記半導体回路装置は更にマトリ
クス状に配置された複数の電気的に書き換え可能な不揮
発性メモリセルを内蔵し、上記メモリセルの書き換え動
作を上記負の昇圧電圧発生回路の出力電圧と上記正の昇
圧電圧発生回路の出力電圧とを組み合わせて行なうこと
を特徴とする上記（８）〜（１１）のいずれかに記載の
半導体回路装置。

【０１１４】（１４）上記半導体回路装置は更に命令を
実行する中央処理装置と、電気的に書き換え可能な不揮
発性メモリと、上記不揮発性メモリと上記中央処理装置
とを結合するバスとを内蔵し、上記不揮発性メモリは、
電気的に消去・書き込み可能な不揮発性メモリセルをマ
トリクス配置したメモリセルアレイと、外部からの指示
に応答してメモリセルに対する読み出し動作及び電気的
な消去・書き込み動作を行なうメモリ制御回路と、上記
消去・書き込み動作を前記負の昇圧電圧発生回路の出力
電圧と前記正の昇圧電圧発生回路の出力電圧とを組み合
わせて実行することを特徴とする上記（８）〜（１１）
のいずれかに記載の半導体回路装置。

【図面の簡単な説明】

【図１】本発明に係る半導体回路装置の概略を示す回路
図。

【図２】正の昇圧電圧回路の回路図。

【図３】負の昇圧電圧回路の回路図。

【図４】フラッシュメモリセルの動作を説明するための
セルの要部断面図。

【図５】メモリセルの他の動作を説明するためのセルの
要部断面図。

【図６】メモリセルの他の動作を説明するためのセルの
要部断面図。

【図７】メモリセルの他の動作を説明するためのセルの
要部断面図。

【図８】メモリセルの更に他の動作を説明するためのセ
ルの要部断面図。

【図９】基準電圧発生回路の回路図。

【図１０】基準電圧発生回路の電源電圧依存性を示す特
性図。

【図１１】負の昇圧電圧回路の電源電圧依存性を示す特
性図。

【図１２】負の昇圧電圧と正の昇圧電圧の組み合わせ値
の特性図。

【図１３】フラッシュメモリセルの書き換え特性図。

【図１４】フラッシュメモリセルの他の書き換え特性
図。

【図１５】本発明の負の昇圧電圧回路の一例を示す回路
図。

【図１６】本発明の負の昇圧電圧回路の特性図。

【図１７】本発明の負の昇圧電圧と正の昇圧電圧の組み
合わせ値の特性図。

【図１８】本発明で用いられる抵抗分圧回路の回路図。

【図１９】本発明に係るフラッシュメモリの回路ブロッ
ク図。

【図２０】本発明に係るマイクロコンピュータのシステ
ムブロック図。

【符号の説明】

１：外部電圧源Ｖｃｃ ２：基準電圧Ｖｆｉｘ ３、
２３，３３：チャージポンプ回路 ４、２４，３４:ク
ロック発生回路 ５、２５、３５；電圧比較回路 ６、
７、２６，３６，４４：抵抗分圧回路 ８：負の昇圧
電圧発生回路の出力電圧ＶｏｕｔＮ ９、１６、２
９，３９：抵抗分圧回路の分圧点 １０，２０、３
０：リングオシレータ ２８：正の昇圧電圧発生回路
の出力電圧ＶｏｕｔＰ ４２：基準電圧発生回路の出
力電圧Ｖｆｉｘ ５４，５５：ソース、ドレイン半導
体領域 ５６：浮遊ゲート電極 ５７：制御ゲート電
極 ６１、７２：フラッシュメモリ等の不揮発性半導
体記憶装置 ６２：メモリセルアレイ ７１：マイク
ロコンピュータ ７３：中央処理装置ＣＰＵ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 品川 裕 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 鈴川 一文 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD10 AE05 AE08

Claims (5)

【特許請求の範囲】
1. 【請求項１】一つの共通電圧源からそれぞれ第１及び第
   ２電位の電圧を発生させる第１及び第２の電圧供給手
   段、上記電圧源の電圧よりも大きい昇圧電圧を発生し出
   力するチャージポンプ回路、該チャージポンプ回路の入
   力部にクロック信号を供給するクロック信号発生回路、
   及び上記チャージポンプ回路の出力電位と上記第１電位
   との間の電位差を抵抗分割して得られた第３電位と上記
   第２電位とを比較し、上記チャージポンプ回路の上記出
   力電位に基づいて上記クロック信号発生回路から上記チ
   ャージポンプ回路への上記クロック信号供給動作を制御
   する信号を出力する電圧比較回路とが一つの半導体基体
   に内蔵されてなることを特徴とする半導体回路装置。
2. 【請求項２】第１電位の電圧を出力部に発生させる第1
   電圧源、第２電位の電圧を出力部に発生させる第２電圧
   源、上記第1電圧源の出力部の上記第1電位は上記第2電
   圧源の上記第2電位の変動と同調して変動する、昇圧電
   圧を発生し出力するチャージポンプ回路、該チャージポ
   ンプ回路の入力部にクロック信号を供給するクロック信
   号発生回路、及び上記チャージポンプ回路の出力電位と
   上記第1電圧源の出力部の上記第１電位との間の電位差
   を抵抗分割して得られる第３電位と上記第2電圧源の出
   力部の上記第２電位とを比較し、上記チャージポンプ回
   路の上記出力電位に基づいて上記クロック信号発生回路
   から上記チャージポンプ回路への上記クロック信号供給
   動作を制御する信号を出力する電圧比較回路とが一つの
   半導体基体に内蔵されてなることを特徴とする半導体回
   路装置。
3. 【請求項３】正の電源電圧から正の基準電圧を発生する
   基準電圧発生回路及び上記電源電圧から負の昇圧電圧を
   発生する負の昇圧電圧発生回路を一つの半導体基板内に
   内蔵し、上記昇圧電圧発生回路はチャージポンプ回路
   と、上記チャージポンプ回路にクロック信号を供給する
   クロック発生回路と、上記チャージポンプ回路の出力電
   位と上記基準電圧発生回路の出力電位との間の電位差を
   抵抗分圧して第１の電位を発生する第1の抵抗分圧回路
   と、上記電源電圧を抵抗分圧して第２の電位を発生する
   第2の抵抗分圧回路と、上記第１の電位と上記第２の電
   位とを比較して上記チャージポンプ回路の出力電位に基
   づいて上記クロック発生回路から上記チャージポンプ回
   路へのクロック供給動作を制御する信号を出力する電圧
   比較回路とを含んで成ることを特徴とする半導体回路装
   置。
4. 【請求項４】正の電源電圧から発生させた負の昇圧電圧
   を制御ゲート電極と半導体基板の領域との間に印加して
   不揮発性半導体メモリを動作させるに際し、上記電源電
   圧の電位を±１０％の変動率の範囲で変動させた時に上
   記負の昇圧電圧の電位の変動率が０．２％以下に抑えら
   れて上記不揮発性半導体メモリを動作させることを特徴
   とする不揮発性半導体メモリ。
5. 【請求項５】正の電源電圧から発生させた正の昇圧電圧
   と負の昇圧電圧との間の電位差を制御ゲート電極と半導
   体基板の領域との間に印加して不揮発性半導体メモリを
   動作させるに際し、上記電源電圧の電位を±１０％の変
   動率の範囲で変動させた時に上記電位差の変動率が０．
   ２％以下に抑えられて上記不揮発性半導体メモリを動作
   させることを特徴とする不揮発性半導体メモリ。