WO2005017910A1 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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WO2005017910A1
WO2005017910A1 PCT/JP2003/010317 JP0310317W WO2005017910A1 WO 2005017910 A1 WO2005017910 A1 WO 2005017910A1 JP 0310317 W JP0310317 W JP 0310317W WO 2005017910 A1 WO2005017910 A1 WO 2005017910A1
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WO
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temperature
voltage
circuit
nonvolatile
memory element
Prior art date
Application number
PCT/JP2003/010317
Other languages
English (en)
French (fr)
Inventor
Kouhei Kawano
Yasunori Fujisaki
Kouji Hattori
Katsuhiro Haruyama
Original Assignee
Renesas Technology Corp.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp. filed Critical Renesas Technology Corp.
Priority to PCT/JP2003/010317 priority Critical patent/WO2005017910A1/ja
Publication of WO2005017910A1 publication Critical patent/WO2005017910A1/ja

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Definitions

  • the present invention is particularly effective in semiconductor integrated circuit technology, and is particularly effective when applied to voltage adjustment and signal control timing adjustment according to operating conditions such as temperature and power supply voltage.
  • the present invention relates to a technique that is effective for adjusting the erase voltage and adjusting the control timing of a signal.
  • an internal power supply with a booster circuit such as a charge pump circuit is used to generate the high voltage required for writing and erasing operations on memory cells.
  • a booster circuit such as a charge pump circuit
  • the voltage generated by the booster circuit varies due to the dispersion of the elements that compose it.
  • parameters such as the thickness of the gut oxide film, the dimensions of each part of the elements, and the impurity concentration of the drain region vary due to process variations. Characteristics may vary.
  • the invention proposes that the adjustment information of the trimming circuit is stored in a memory array composed of non-volatile storage elements and transmitted to a latch circuit when power is turned on so that writing, erasing voltage, writing, and erasing time by the trimming circuit can be adjusted. (For example, Japanese Patent Application Laid-Open No. 2000-1507989).
  • the characteristics of elements such as a transistor and a resistor constituting the circuit change with temperature, and the voltage and signal generated internally by the characteristic change. It is known that there is a phenomenon that the mining shifts. If the voltage or signal timing shifts due to such a temperature change, the circuit may malfunction.Therefore, it is necessary to design a circuit with a large margin for such a characteristic change, which increases the burden on the designer and shortens the development period. There is a problem that the circuit size increases as the length increases.
  • the trimming information is stored in the nonvolatile memory array, there is an advantage that the voltage and the control timing can be adjusted for each chip, but it is possible to cope with a change in characteristics due to temperature. Can not.
  • An object of the present invention is to make it possible to adjust the timing of internally generated voltages and signals even when the characteristics of elements constituting a circuit change with temperature, thereby eliminating the need for a design with a large margin. It is an object of the present invention to provide a nonvolatile semiconductor memory device capable of reducing a load in circuit design.
  • Another object of the present invention is to enable optimal adjustment of the voltage and signal timing generated inside a chip for each chip, even if the temperature characteristics of the device differ from chip to chip due to manufacturing variations.
  • An object of the present invention is to provide a nonvolatile semiconductor memory device.
  • a temperature detection circuit for detecting a chip temperature is provided together with a voltage adjustment circuit and a timing adjustment circuit, and voltage adjustment information and timing are provided in a part of the memory array.
  • the adjustment information is stored, the adjustment information is read out according to the detected temperature, and the voltage / timing is adjusted.
  • Non-volatile storage elements require a relatively long time to read stored information, but by transferring them to a register when the power is turned on, etc., the adjustment information is sent from the register to the adjustment circuit when needed, so that it can be read in a short time. Adjustment can be terminated.
  • the present invention provides a nonvolatile semiconductor memory device having a memory array composed of nonvolatile memory elements, wherein a temperature detecting circuit for detecting a chip temperature is provided together with a voltage adjusting circuit and a timing adjusting circuit, and writing to the nonvolatile memory element is performed.
  • a temperature detecting circuit for detecting a chip temperature is provided together with a voltage adjusting circuit and a timing adjusting circuit, and writing to the nonvolatile memory element is performed.
  • the reverse or the same can ensure the write and erase operations over a wide temperature range.
  • FIG. 1 is a block diagram showing an embodiment of a flash memory as an example of a nonvolatile semiconductor storage device effective by applying the present invention.
  • FIG. 2 is a circuit configuration diagram showing a specific configuration of the adjustment information selection circuit and the temperature detection circuit that constitute the flash memory of the embodiment.
  • FIG. 3 is a flowchart illustrating a procedure for adjusting the voltage and control timing in the flash memory of the embodiment.
  • FIG. 4 is a flowchart showing another example of how to lock the temperature information during adjustment in the flash memory.
  • FIG. 5 is a cross-sectional view illustrating a configuration example of a memory cell included in the flash memory according to the embodiment.
  • FIG. 6 is a circuit diagram illustrating a configuration example of a memory array configuring the flash memory according to the embodiment.
  • FIG. 1 is a block diagram showing an embodiment of a flash memory as an example of a nonvolatile memory device to which the present invention is applied.
  • each circuit block shown in FIG. 1 is formed on one semiconductor chip such as single crystal silicon.
  • the flash memory of FIG. 1 has a memory cell as a non-volatile memory element composed of a MOS FET having a floating gate FG and a control gate CG as shown in FIG. 5, as shown in FIG. Memory array 11, address register 12 for holding externally input address signals, and X address taken into address register 12 from among the read lines in memory array 11.
  • X decoder 13 to select one read line WL
  • Y decoder 14 to decode Y address taken into address register 12
  • memory cell array 11 Amplify the potential of bit line BL and external Sense amplifier row & data register 15 that holds the input write data, write held in this sense amplifier row & data register 15
  • a write circuit 16 that writes data to the memory array 11 based on data, and a data line in the memory array 11 is sent to the sense amplifier row & data register 15 based on the decode signal of the Y decoder 14. It has a Y gate circuit 17 to be connected.
  • the flash memory includes an erasing circuit 18 for applying an erasing voltage to a selected cell area of a block as an erasing unit at the time of erasing, and a control device such as an external microphone port processor.
  • a control circuit that sequentially forms and outputs control signals to each circuit in the memory in order to execute processing corresponding to the command based on the command (instruction) code given from the controller.
  • An internal power supply that generates voltages required inside the chip, such as the write voltage, erase voltage, read voltage, and verify voltage, based on the supplied power supply voltage Vcc It has a source circuit 20.
  • the flash memory of this embodiment takes in a write data signal and a command code input from the outside, and outputs a data signal read from the memory array 11 and amplified by the sense amplifier to the outside.
  • Input / output buffer circuit 30 is provided.
  • the control circuit 19 is provided with a command register for holding a command code input from the outside, and is configured to decode the command code and execute a corresponding process automatically when the command code is given. it can.
  • the control circuit 19 is provided with a ROM (read only memory) storing a series of microinstructions necessary for executing a command, for example, and a microcontroller corresponding to the input command code is provided. It can be configured to sequentially execute instructions to form control signals for each circuit inside the chip.
  • the control circuit 19 may be provided with a status register that reflects the internal state of the chip.
  • the internal power supply circuit 20 includes a booster circuit such as a charge pump, a reference power supply generation circuit for generating a reference voltage such as a write voltage, an erase voltage, a read voltage, and a verify voltage, and a memory operation.
  • a power supply switching circuit for selecting a desired voltage from the voltages generated according to the state and supplying the selected voltage to the X, the decoder 13 and the write circuit 16 and a power supply control circuit for controlling these circuits are provided.
  • a trimming circuit 21 for adjusting the voltage generated in the internal power supply circuit 20 is provided. Since such a trimming circuit is a known technique, detailed illustration and description of the configuration will be omitted.
  • a fuse replacement memory area 11B serving as a set value storage area made of the same nonvolatile storage element is provided.
  • an adjustment information selection circuit 25 that holds the set value read from the fuse replacement memory area 11B, selects and outputs necessary information, and detects the temperature of the chip.
  • a temperature detection circuit 26 is provided which generates the setting information selection signals SEL 1, SEL 2, and SEL 3 according to the temperature and gives the signals to the adjustment information selection circuit 25.
  • trimming information for the trimming circuit 21 of the internal power supply circuit 20 is stored in advance.
  • This trimming information includes trimming information for adjusting a voltage deviation caused by manufacturing variations, and a voltage and a write pulse width generated according to a chip temperature, which will be described later, and a timing of a signal. There is information.
  • the trimming information stored in the fuse replacement memory area 11B is taken into the adjustment information selection circuit 25 and is subjected to adjustment in the trimming circuit 21 associated with the internal power supply circuit 20 to generate a voltage. And the write pulse width are adjusted.
  • one of the trimming information stored in the fuse replacement memory area 11B has a default value common to the chip, and the other trimming information is a test performed at the final stage of the manufacturing process. Is a trimming value unique to each chip determined according to the result of (1).
  • spare memory columns and spare memory rows that constitute a redundant circuit are provided in the memory array 11, and the X decoder 13 is stored in the fuse replacement memory area 11B.
  • a redundant decoder that switches memory rows according to the replacement information is provided, and a defective memory column in the memory array 11 is spared according to the replacement information stored in the fuse replacement memory area 11B.
  • the configuration may be such that the number of memory columns is switched.
  • the data input / output buffer circuit 30 is connected to the input / output terminals I / O0 to I / O15, and is used to transmit data and commands in units of 16 bits or 8 bits in a time-sharing manner. It is configured to input and output.
  • reference numeral 32 denotes an address buffer for receiving an externally input address signal ADD
  • reference numeral 41 denotes a power supply voltage terminal to which the power supply voltage Vcc is applied from the outside
  • reference numeral 42 denotes a ground potential Vss. Power supply voltage terminal (ground terminal).
  • Control signals input from an external microprocessor (CPU) to the flash memory of this embodiment include, for example, a reset signal RES, a chip select signal CE, a write control signal WE, an output control signal OE, a command input or a data input.
  • Command enable signal CDE system clock SC, etc.
  • the command and address are taken into the command register CMD and the address register 12 by the data input / output buffer circuit 30 and the address buffer 31 according to the command enable signal CDE and the write control signal WE, and the write data is command enabled.
  • the signal CDE indicates data input
  • the data is input to the data input / output buffer circuit 30 in synchronization with the system clock SC.
  • a ready-no-busy signal R / B indicating whether or not external access is possible for example, according to a predetermined bit of a status register provided in the control circuit 19, Is output to the adjustment information setting circuit 25 and the external terminal 43.
  • a memory cell includes, for example, a source region S and a drain region D formed on a surface of a P-type metal region PWELL formed on a semiconductor substrate P-sub via an insulating layer NiSO.
  • An N-type diffusion region is formed, and a floating gate FG made of polysilicon or the like is formed on the substrate surface between the source region S and the drain region D via an insulating film (not shown).
  • a control gate CG made of polysilicon or the like is formed above the FG via an insulating film (not shown). The control gate CG is connected to a word line composed of a metal layer (for example, the second layer) not shown.
  • the drain region D is connected to a sub-bit line SBL made of a metal layer (for example, the first layer) Ml.
  • Fig. 5 shows two memory cells (MOSFETs).
  • the memory array 11 has memory cells MC arranged in a matrix, and memory cells in the same row have their gate terminals connected to the same lead lines WL0 to WL15, respectively.
  • the cells are connected to the same sub-bit line SBL in units of, for example, 16 cells.
  • the sub-bit line SBL is connectable to the bit line BL via a selection switch MOS FET Qs.
  • the selection switch MOSFET Qs is turned on at a predetermined timing when the memory cell MC connected to the sub-bit line corresponding to the MOSFET is selected.
  • the memory cells shown in FIG. 6 are part of a memory array, Memory cell groups are repeatedly arranged in the horizontal and vertical directions in the drawing.
  • the memory cells connected to the lead lines WL0 to WL15 including the horizontal memory cell group (not shown) are formed in a common cell region.
  • such a memory cell group is referred to as a memory block.
  • Memory cells belonging to one memory block can erase stored information at the same time. However, erasing may be performed for each memory cell group (referred to as a sector) connected to one word line. On the other hand, writing is performed in sector units.
  • writing refers to applying a high voltage such as +1 OV to the word line and applying a negative voltage such as 15 V to the well region.
  • a current flows between the source and the drain, and hot electrons generated in the channel region are injected into the floating gate to increase the threshold voltage of the storage element as a memory cell.
  • erasing means applying a negative voltage such as 15 V to the word line and applying a high voltage such as +10 V to the well region and causing the FN tunnel phenomenon to charge the floating gate.
  • bit lines SBL and BL are precharged to a predetermined potential, and the threshold voltage of the storage element having a high threshold voltage and the low threshold voltage are set. Operation of applying a voltage intermediate the threshold voltage of the storage element to the selected word line and turning on the selection switch MOSFET Qs to detect whether or not the potential of the bit line BL has changed with a sense amplifier (not shown). It is.
  • FIG. 2 shows a specific circuit configuration example of the adjustment information selection circuit 25 and the temperature detection circuit 26.
  • the adjustment information selection circuit 25 includes a trimming data register 251, which holds the set value read from the fuse replacement memory area 11B, and a trimming data register 251, which stores the setting value read from the fuse replacement memory area 11B.
  • the data is stored in the trimming data transfer control circuit 252 that performs data transfer control and the trimming data register 251. It consists of a setting information selection circuit (decoder) 253 that selects necessary information from the held setting information.
  • the trimming data register 25 1 has a configuration similar to that of a known SRAM memory array, and includes a plurality of flip-flop memory cells MC arranged in a matrix and a memory in the same column.
  • a read selection line WSL and a plurality of read selection lines RSL arranged in a direction orthogonal to the data line DL and commonly connected to read control terminals of memory cells in the same row.
  • the trimming data transfer control circuit 25 2 connects each data line DL in the above trimming data register 25 1 to any data line in the fuse replacement memory area 11 B of the flash memory array.
  • a transmission gate for transmitting data read from the fuse replacement memory area 11B to each data line DL in the trimming data register 251, and these transmission gates in response to a signal from the control circuit.
  • a gate control signal for ON / OFF control and a circuit for generating a signal for setting any one of the write selection lines WSL in the trimming data register 251 to the selection level can be provided.
  • the data read from the fuse replacement memory area 11B is transferred to the memory cell connected to the write selection line WSL set to the selected level and held.
  • the setting information selection circuit 253 is a decoder composed of 3-input AND gate circuits G 1, G 2, G 3... Which receive the selection signals SEL 1 to SEL 3 supplied from the temperature detection circuit 26. The output of one of the AND gates is changed to high level according to the combination of the selection signals SEL 1 to SEL 3, and one of the trimming data registers 2 5 1 is selected for reading. Select the line RSL.
  • the trimming data TMD held in the memory cell connected to the read selection line RSL set to the selected level is output to the data line DL, which is supplied to the control circuit 19, and the control circuit 19 supplies Trimming data TM
  • a control signal is sent to the write circuit 16 and the erase circuit 18 shown in FIG. 1 based on D to adjust the pulse width of the write pulse and the erase pulse.
  • the control circuit 19 sends a control signal to the trimming circuit 21 of the power supply circuit 20 based on the supplied trimming data TMD, and the trimming circuit 21 generates a voltage level generated in accordance with the control signal. Make adjustments. Note that, instead of supplying the adjustment information read from the trimming data register 251 to the control circuit 19, the adjustment information may be supplied to the direct writing circuit 16, the erasing circuit, and the trimming circuit 21. .
  • the temperature detection circuit 26 includes a temperature detection element 26 1 that generates and outputs 3-bit setting information selection signals SEL 1, SEL 2, and SEL 3 according to the detected temperature range.
  • the temperature detecting section 26 1 is composed of a power switch transistor Mp 1 that is turned on and off by the start signal DST, a MOS transistor Q 1 to Q 3, a bipolar transistor Al to A 3, and resistors R 1 and R 2.
  • a temperature-compensated constant-voltage circuit 26 1 a that generates a constant voltage that is independent of voltage and temperature, and a MOS transistor Q 4 that receives a voltage from the constant-voltage circuit 261 a at its gate and allows current to flow.
  • a resistor voltage divider 26 1 b including resistors R d 1, R d 2, R d 3 and R d 4 connected in series with the transistor Q 4, and a resistor voltage divider 26 1 b
  • the comparators CMP1, CMP2, and CMP3 compare the calculated voltages VI, V2, and V3 with the reference voltage Vref from the constant voltage circuit 261a.
  • the comparators CMPl and CMP2 are inverting comparators, and the comparator CMP3 is a non-inverting comparator.
  • the constant voltage circuit with temperature compensation 261a is a so-called diode-connected bipolar transistor with a base and a collector coupled, a transistor A1, a bipolar transistor A2 with a common connection to A1, and an emitter and ground point of A2.
  • the bipolar transistors A1, A2, and A3 have an emitter size ratio of, for example, 1: 10: 1, the MOS transistors Q1 and Q2 have the same size, the Q3 and Q4 have the same size, and Ql (
  • the element constants are set so that the gate width of Q2) and Q3 (Q4) is a ratio of 1: 2, and the resistance ratio of resistors R1 and R2 is a ratio of 4: 1.
  • the ratio I 2: I 1 of the current 12 flowing in Q l (Q 2) to the current I 1 flowing in Q 3 (Q 4) is made 1: 2.
  • the constant voltage circuit 26 1a of this embodiment is configured such that when the base-to-emitter voltages of the transistors A1 and A2 are VBE1 and VBE2, the potential of the connection node between the transistor A2 and the resistor R2 is V 0 is:
  • K is the Boltzmann constant
  • ⁇ is the absolute temperature
  • q is the electron charge
  • In is a logarithmic function.
  • This voltage is applied to the gate terminal of the transistor Q4 of the transistor 261b, which is a current-mirror-connected resistor voltage divider circuit with the MOS transistor Q3, so that the current I1 flowing through the transistor Q4 depends on the power supply voltage and temperature. The result is a current with no characteristic.
  • the resistors R d1, R d2, d 3, and R d 4 connected between the source terminal of the transistor Q 4 and the ground point have a positive temperature characteristic, the flowing current I 1 is constant. At this time, the voltage drop generated by each resistor Rd1, Rd2, Rd3, Rd4 changes according to the temperature. That is, it operates as a temperature detecting element.
  • the signal latch unit 262 at the subsequent stage of the resistive voltage dividing circuit 261 b includes flip-flops FZF 1, F / 2, and FZF 3 for latching the outputs of the comparators CMP 1, CMP 2, and CMP 3, respectively, and each flip-flop F / F 1, F / F 2 and F / F 3 are reset by the ready / busy signal RZB inverted signal from the control circuit 19, and the comparators CMP 1, CMP 2 use the signal LTS from the delay unit 263 as a synchronous clock. , Set the output of CMP 3 respectively.
  • the delay unit 263 includes a delay stage DLY1 composed of 2 n inverters and an AND gate Gl1, and outputs a detection start signal DST having a predetermined pulse width (2 nX td) in response to the fall of the ready-no-busy signal RZB.
  • a delay & one-shot pulse generation circuit 263b for generating a latch signal LTS having a time (2mX td) delay and a predetermined pulse width (2kX td).
  • t d is a gate delay time per one stage of the inverter.
  • the detection start signal DST is supplied as an on / off control signal to the power switch transistor Mp 1 of the temperature detection unit 261, and the temperature detection unit 261 is operated by turning on Mp 1 for a predetermined time (2 nX td). .
  • the one-shot pulse generation circuit 2 63a generates the detection start signal DST only for a predetermined time. The reason why the delay circuit DLY 2 is provided is to wait until the detection output of the temperature detector 261 is determined.
  • Table 1 shows the relationship between the outputs SEL 1 SEL 2 and SEL 3 of the comparators CMP 1 CMP 2 and CMP 3 and the chip temperature.
  • the combinations of the outputs SEL 1 SEL 2 and SEL 3 of the comparators CMP 1, CMP 2 and CMP 3 differ depending on the chip temperature.
  • the output SEL 1, SEL 2, and SEL 3 are configured so that the trimming information corresponding to the detected temperature is read from the register 251 in the temperature information selection circuit 25 and supplied to the control circuit 19.
  • ultra-low temperature refers to a temperature range of, for example, 15 ° C or less
  • low temperature refers to a temperature range of 125 ° C
  • normal temperature refers to 25 ° C
  • 55 refers to a temperature range such as 5 ° C
  • high temperature refers to a temperature range above 55 ° C.
  • such setting of the temperature range is an example, and the present invention is not limited to this.
  • the division of the temperature range is not limited to the four divisions as in the embodiment, but may be two divisions, three divisions, or five or more divisions. If the number of divisions is small, the trimming becomes rough and the optimal voltage and timing cannot be set.On the other hand, if the number of divisions is large, it takes time to perform the measurement and trimming value determination in advance, and the storage of the trimming information in the memory array However, the more the temperature range is divided, the more the temperature range is subdivided. Therefore, it can be said that the number of divisions of the temperature range is desirably set to about four as in the embodiment.
  • Table 2 shows the NOR type file of the hot electron writing method to which the present invention is applied.
  • the hot electron writing method is a method in which a current flows between a source and a drain of a memory cell to inject hot electrons generated in a channel region into a floating gate.
  • Table 2 shows only three levels of “low temperature”, “normal temperature” and “high temperature”, but the voltage and pulse width in the “low temperature” column of Table 2 are set to two levels respectively. As a result, trimming corresponding to the temperature categories in Table 1 becomes possible.
  • word line voltage refers to the voltage applied to the control gate CG of the MOSFET constituting the memory cell in FIG. 5
  • drain voltage refers to the drain of the MOS FET constituting the memory cell.
  • cell potential is the voltage applied to the P-type semiconductor region on the semiconductor substrate on which the source and drain of the MOS FET forming the memory cell are formed
  • pulse width is the word The application time of the high voltage applied to the line means each.
  • the word line voltage is set to “low” at low temperature and “high” at high temperature in “hot electron writing” because the channel is harder to form in the MOS FET as the temperature increases.
  • the time required for writing is long at the same read voltage. This is because it will break down.
  • the clock CLK frequency is lowered at low temperatures and the clock CLK frequency is raised at high temperatures for the same reason.
  • the reason why the drain voltage is “low” at low temperature and “high” at high temperature is that the breakdown voltage of the MOS FET becomes lower at lower temperature and becomes higher at higher temperature.
  • the clock CLK may be the system clock SC in the embodiment of FIG. 1 or an internal clock formed in the chip unit.
  • the word line voltage is set to “low” at low temperature and “high” at high temperature in “FN tunnel erasing” because the higher the temperature, the higher the energy of electrons present on the substrate surface and the same This is because the erase time becomes shorter as the voltage becomes higher as the temperature becomes higher.
  • the voltage applied to the lead line is a negative voltage (-) in "FN tunnel erasure”
  • making the low-temperature voltage "low” means increasing the negative voltage, that is, between the gate and the gate of the MOS FET. This means increasing the applied voltage.
  • the “load current” at the time of reading means the current flowing from the bit line to the sense amplifier.
  • the "load current” is reduced by lowering the word line potential or bit line precharge potential at the time of reading, and the word line potential or bit line precharge potential at the time of reading is increased. As a result, the “load current” can be increased.
  • Table 3 shows the voltages executed by the control circuit 19 according to the trimming information read from the temperature information selection circuit 25 in the AND type or NAND type flash memory of the FN tunnel writing method to which the present invention is applied.
  • An example of the adjustment of the timing and the adjustment of the timing is shown.
  • the FN tunnel writing method means that a voltage opposite to that of the FN tunnel erasing is applied to the well region of the memory cell and the word line (between the control electrode), and an FN tunnel current flows through the gate insulating film to form a floating gate. It is a method of injecting electric charge into [Table 3]
  • the flash memory of this embodiment When a predetermined command is input from an external microprocessor or the like, the flash memory of this embodiment starts voltage setting and timing adjustment for each temperature.
  • the predetermined commands are a write command, an erase command, and a read command.
  • Commands that can be executed by the flash memory of this embodiment include a register read command, an initialization command (reset command), and the like in addition to the above. No timing adjustment is performed.
  • the ready / busy signal R / B output from the control circuit 19 changes from high level to low level.
  • the start signal DST is generated by the one-shot pulse generation circuit 263a of the delay unit 263, and a current flows through the temperature detection unit 261.
  • the chip temperature is detected, and temperature information signals SEL1 to SEL3 corresponding to the detected temperature are generated (step S1).
  • the delay & latch signal LTS output from the one-shot pulse generation circuit 2 63 b becomes low level.
  • the temperature information signals SEL 1 to SEL 3 output from the temperature detection unit 26 1 are set in the latch unit 262, and the temperature information signal SEL set in the adjustment information selection circuit 25 is!
  • the trimming data corresponding to SEL3 is read from the register 251 and supplied to the control circuit 19 (steps S2, S3).
  • the control circuit 19 sends a control signal for adjusting a voltage generated to the trimming circuit 21 of the internal power supply circuit 20 in accordance with the trimming data, or a write circuit 1.
  • a control signal for adjusting the width of the write / erase pulse applied to the word line is sent to 6 and the erase circuit 18 (step S4).
  • the adjustment of the voltage and the adjustment of the timing according to the detected temperature are executed (step S5).
  • the latch signal LTS is also input to the control circuit 19, and the temperature information signals SEL1 to SEL3 taken into the latch circuit 262 are locked by the set pulse of LTS. It is configured.
  • the temperature information signals SEL 1 to SEL 3 are taken into the latch circuit 262, the temperature information signals SEL 1 to SEL 3 are applied to the latch circuit 262 until the ready / busy signal R / B changes next.
  • the same temperature information signals SEL 1 to SEL 3 are kept supplied to the adjustment information selection circuit 25.
  • the ready / busy signal B becomes a high level indicating a ready state.
  • the latch circuit 262 is reset, and the adjustment information selection circuit 25 is configured to select and output a predetermined default value from the register 251 as trimming information.
  • FIG. 4 shows other locks of the temperature information SEL 1 to SEL 3 by the control circuit 19. Is shown.
  • the control circuit 19 determines whether the ready / busy signal R / B is at a high level or a low level, and does not rewrite the value of the temperature information register (latch section 263) when it is at a low level indicating a busy state (step S). 1 1 ⁇ S 1 2).
  • the ready Z busy signal RZB is at the high level indicating the ready state, proceed to step S13 to start the timer or temperature integration.
  • it is determined whether timed or temperature integral timer expires in step S 1 4 not rewrite the value of the temperature information register operation proceeds to Step S 1 2 when not completed.
  • step S14 determines whether the time measurement of the timer or the temperature integration has been completed.
  • timer means a circuit composed of a binary counter operated by a clock signal
  • temperature integration is similar to an analog timer circuit using an integration capacitor and a comparator. Operation.
  • the constant voltage circuit 2 16 a having no power supply voltage dependency and no temperature dependency used in the flash memory of the above embodiment is an example. Since various types of constant voltage circuits using circuits are known, such known constant voltage circuits may be used.
  • the temperature is detected and the control timing such as the pulse width of a write pulse or an erase pulse applied to a voltage read line such as a read line voltage or an L voltage is adjusted according to the detected temperature.
  • a circuit for detecting the level of the power supply voltage is provided, and a write pulse or erase applied to a voltage read line such as a read line voltage or an output voltage according to the detected power supply voltage or the power supply voltage and the detected temperature is provided.
  • the control timing such as the pulse width of the pulse may be adjusted.
  • the NOR type flash memory has been described as an example, but the present invention can also be applied to an AND type or a NAND type flash memory.
  • the present invention can be applied to a non-volatile memory including a MON OS that stores information by trapping charges at a boundary between an oxide film and a nitride film.
  • the present invention can be widely used not only for nonvolatile memories but also for semiconductor integrated circuits in general.

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Abstract

　不揮発性記憶素子からなるメモリアレイ（１１）を有する不揮発性半導体記憶装置において、電圧調整回路（２１）やタイミング調整回路とともにチップ温度を検出する温度検出回路（２６）を設け、メモリアレイの一部（１１Ｂ）に電圧調整情報やタイミング調整情報を記憶させ、検出温度に応じて調整情報を読み出して電圧やタイミングの調整を行なうようにした。

Description

不揮発性半導体記憶装置 技術分野
この発明は、 半導体集積回路技術さらには温度や電源電圧などの動作条件に 応じた電圧の調整や信号の制御タイミングの調整に適用して特に有効な技術に 明
関し、 例えば電気的に書込み、 消去可能な不揮発性メモリにおける書き込み · 糸
消去電圧の調整や信号の制御タイミングの調整に利用して有効な技術に関する ものである。
背景技術
フラッシュメモリのような電気的に書込み、 消去可能な不揮発性メモリにお いては、 メモリセルへの書込み ·消去動作に必要な高電圧を発生するため チャージポンプ回路のような昇圧回路を有する内部電源回路が内蔵されるが、 昇圧回路はこれを構成する素子のばらつきにより、 発生する電圧にばらつきが 生じる。 また、 フラッシュメモリの記憶素子を構成する MO S F E Tに関して もプロセスのばらつきによってグート酸化膜の厚みなど素子の各部の寸法ゃド レイン領域の不純物濃度などのパラメータがばらつくが、 それによつて書込み 特性や消去特性がばらつくことがある。
上記のように、 昇圧回路で生成される電圧や記憶素子の書込み、 消去特性がば らつくと、 メモリの動作が一定化しなくなる。 そこで、 生成される電圧や書込み 時^をチップ製造後の段階で微調整できるようにするため、 トリミング回路を設 けるようにした技術がある。 さらに、 不揮発性記憶素子からなるメモリアレイに 上記トリミング回路の調整情報を記憶させ、 電源投入時にラッチ回路に伝送させ トリミング回路による書込み、 消去電圧や書込み、 消去時間を調整できるように した発明が提案されている （例えば特開 2 0 0 2 - 1 5 0 7 8 9号公報） 。
ところで、 半導体集積回路は、 回路を構成するトランジスタや抵抗などの素子 の特性が温度によつて変化し、 それによつて内部で生成される電圧や信号のタィ ミングがずれるという現象があることが知られている。 かかる温度変化により電 圧や信号のタイミングがずれると回路の誤動作を引き起こすので、 そのような特 性変化に対するマージンを大きくした回路設計が必要であり、 設計者の負担が増 加して開発期間が長くなつたり回路規模が増大するという題題がある。 上記先願 発明によると、 不揮発性メモリアレイにトリミング情報を記憶させるため、 チッ プ毎に電圧や制御タイミングを調整することができるという利点があるが、 温度 による特性の変化にまでは対応することができない。
本発明の目的は、 回路を構成する素子の特性が温度によって変化しても、 内 部で生成される電圧や信号のタイミングを調整することができるようにして、 マージンを大きくした設計を不要にして回路設計における負担を軽減すること が可能な不揮発性半導体記憶装置を提供することにある。
また、 本発明の他の目的は、 製造パラツキによって素子の温度特性がチップ によって異なっていても、 チップ内部で生成される電圧や信号のタイミングを それぞれチップ毎に最適に調整することができるような不揮発性半導体記憶装 置を提供することにある。
この発明の前記ならぴにそのほかの目的と新規な特徴については、 本明細書の 記述おょぴ添附図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、 下記の通りである。
すなわち、 不揮発性記憶素子からなるメモリアレイを有する不揮発性半導体 記憶装置において、 電圧調整回路やタイミング調整回路とともにチップ温度を 検出する温度検出回路を設け、 メモリアレイの一部に電圧調整情報やタイミン グ調整情報を記憶させ、 検出温度に応じて調整情報を読み出して電圧ゃタイミ ングの調整を行 うようにしたものである。
• これにより、 回路を構成する素子の特性が温度によって変化しても、 内部で 生成される電圧や信号のタイミングを調整するこ.とができる。 その結果、 マー ジンを大きくした設計が不要になり回路設計者への負担を軽減することができ るようになる。 また、 製造バラツキによって素子の温度特性がチップによって 異なっていても、 チップ内部で生成される電圧や信号のタイミングをそれぞれ チップ毎に最適に調整することができる。 ' また、 望ましくは、 メモリアレイに記憶しておいた調整情報を電源立上がり 時等にレジスタに転送しておくようにする。 不揮発性記憶素子は記憶情報の読 出しに比較的長い時間を要するが、 電源立上がり時等にレジスタに転送してお くことによって、 必要な時に調整情報をレジスタから調整回路へ送つて短時間 に調整を終了させることができる。
さらに、 本発明は、 不揮発性記憶素子からなるメモリアレイを有する不揮発 性半導体記憶装置において、 電圧調整回路やタイミング調整回路とともにチッ プ温度を検出する温度検出回路を設け、 不揮発性記憶素子への書込み動作時に ワード線と基板間に印加する書込み電圧の温度変化に応じた電圧変化方向と、 消去動作時にヮード線と基板間に印加する消去電圧の温度変化に応じた電圧変 化方向とを、 書込み方式に応じて逆または同じにすることで、 広い温度範囲で の書込み、 消去動作を保証できるようにしたものである。 図面の簡単な説明
図 1は、 本発明を適用して有効な不揮発性半導体憶装置の一例としてのフ ラッシュメモリの実施例を示すプ口ック図である。
図 2は、 実施例のフラッシュメモリを構成する調整情報選択回路おょぴ温度 検出回路の具体的な構成を示す回路構成図である。
図 3は、 実施例のフラッシュメモリにおける電圧おょぴ制御タイミングの調 整の手順を示すフローチャートである。
図 4は、 フラッシュメモリにおける調整時の温度情報のロックの仕方の他の 例を示すフローチャートである。
図 5は、 実施例のフラッシュメモリを構成するメモリセルの構成例を示す断 面図である。 図 6は、 実施例のフラッシュメモリを構成するメモリアレイの構成例を示す 回路図である。 発明を実施するための最良の形態
以下、 本発明の実施例を、 図面を用いて説明する。
図 1は、 本発明を適用した不揮発性記憶装置の一例としてのフラッシュメモ リの実施例のブロック図を示す。 特に制限されないが、 図 1に示されている各 回路ブロックは、 単結晶シリコンのような 1個の半導体チップ上に形成される。 図 1のフラッシュメモリは、 図 5に示されているようなフローティングゲー ト F Gとコント口一ルゲート C Gとを有する MO S F E Tからなる不揮発性記 憶素子としてのメモリセルが図 6に示すようにマトリックス状に配置されたメ モリアレイ 1 1や、 外部から入力されたァドレス信号を保持するァドレスレジ スタ 1 2、 メモリアレイ 1 1内のヮード線の中から上記ァドレスレジスタ 1 2 に取り込まれた Xァドレスに対応した 1本のヮード線 W Lを選択する Xデコー ダ 1 3、 アドレスレジスタ 1 2に取り込まれた Yアドレスをデコードする Yデ コーダ 1 4、 メモリセルアレイ 1 1のビット線 B Lの電位を増幅するとともに 外部かち入力された書込みデータを保持するセンスアンプ列&データレジスタ 1 5、 このセンスアンプ列&データレジスタ 1 5に保持された書込みデータに 基づいて上記メモリアレイ 1 1に対して書込みを行なう書込み回路 1 6、 Yデ コーダ 1 4のデコード信号に基づいてメモリアレイ 1 1内のデ タ線をセンス アンプ列&データレジスタ 1 5に接続する Yゲート回路 1 7を有する。
また、 この実施例のフラッシュメモリは、 消去の際に消去単位であるプロッ クの選択ゃゥ ル領域への消去電圧の印加等を行なう消去回路 1 8、 外部のマ イク口プロセッサなどのコントロール装置から与えられる制御信号ゃコマンド (命令） コードに基づいて当該コマンドに対応した処理を実行すべくメモリ内 部の各回路に対する制御信号を順次形成して出力する制御回路 （シーケンサ） 1 9、 外部から供給される電源電圧 Vcc に基づいて書込み電圧、 消去電圧、 読 出し電圧、 ベリファイ電圧等チップ内部で必要とされる電圧を生成する内部電 源回路 2 0を有する。
さらに、 この実施例のフラッシュメモリには、 外部から入力される書込み データ信号おょぴコマンドコードを取り込んだり、 メモリアレイ 1 1から読み 出されてセンスアンプで增幅されたデータ信号を外部へ出力するためのデータ 入出力バッファ回路 3 0が設けられている。
上記制御回路 1 9には、 外部から入力されるコマンドコードを保持するコマ ンドレジスタを設け、 コマンドコードが与えられるとそれを解読して自動的に 対応する処理を実行するように構成することができる。 また、 その場合、 制御 回路 1 9には、 例えばコマンドを実行するのに必要な一連のマイクロ命令群が 格納された R O M (リード 'オンリ ' メモリ） を設け、 入力されたコマンド コードに対応したマイクロ命令を順次実行してチップ内部の各回路に対する制 御信号を形成するように構成することができる。 さらに、 制御回路 1 9には、 チップ内部の状態を反映するステータスレジスタを設けてもよい。
また、 上記内部電源回路 2 0には、 チャージポンプのような昇圧回路や書込 み電圧、 消去電圧、 読出し電圧、 ベリファイ電圧等の基準となる電圧を発生す る基準電源発生回路、 メモリの動作状態に応じて発生された電圧の中から所望 の電圧を選択して X,デコーダ 1 3や書込み回路 1 6等に供給する電源切替回路 およびこれらの回路を制御する電源制御回路等が設けられているとともに、 内 部電源回路 2 0で発生される電圧を調整するトリミング回路 2 1が設けられて いる。 かかるトリミング回路は公知の技術であるので詳細な構成の図示と説明 は省略する。
さらに、 この実施例のフラッシュメモリにおいては、 上記メモリアレイ 1 1 内に通常のメモリ領域 1 1 Aの他に、 同じ不揮発性記憶素子からなる設定値記 憶領域としてのヒューズ代替メモリ領域 1 1 Bが設けられているとともに、 こ のヒューズ代替メモリ領域 1 1 Bから読み出された設定値を保持し必要な情報 を選択して出力する調整情報選択回路 2 5と、 チップの温度を検出して温度に 応じた設定情報選択信号 S E L 1 , S E L 2 , S E L 3を生成して調整情報選 択回路 2 5へ与える温度検出回路 2 6が設けられている。 上記ヒューズ代替メモリ領域 1 1 Bには、 内部電源回路 2 0のトリミング回 路 2 1に対するトリミング情報などが予め記憶される。 このトリミング情報に は、 製造パラツキに起因する電圧のずれを調整するためのトリミング情報と、 後述のチップ温度に応じて発生する電圧や書込みパルス幅の調整、 信号のタィ ミング等を調整するための情報がある。 ヒューズ代替メモリ領域 1 1 Bに記憶 されたこれらのトリミング情報は、 調整情報選択回路 2 5に取り込まれて上記 内部電源回路 2 0に付随するトリミング回路 2 1における調整に供され、 発生 される電圧の調整や書込みパルス幅の調整が行なわれる。
特に制限されるものでないが、 ヒューズ代替メモリ領域 1 1 Bに記憶される トリミング情報のうち一つはチップに共通のデフオルト値とされ、 他のトリミ ング情報は製造工程の最終段階で行なわれるテストの結果に応じて決定された 各チップ固有のトリミング値とされる。
図 1には示されていないが、 メモリアレイ 1 1には冗長回路を構成する予備 のメモリ列や予備メモリ行を設け、 Xデコーダ 1 3にはヒューズ代替メモリ領 域 1 1 Bに記憶された置換情報 （不良ビッ トアドレス） に応じてメモリ行を切 り替える冗長デコーダを設けて、 ヒューズ代替メモリ領域 1 1 Bに記憶された 置換情報に応じてメモリアレイ 1 1内の不良メモリ列を予備のメモリ列に切り 換えるように構成しても良い。
上記データ入出力バッファ回路 3 0は、 入出力端子 I / O 0〜 I / O 1 5に 接続されており、 時分割でデータとコマンドを、 例えば 1 6ビットまたは 8 ビッ トのような単位で入出力するように構成されている。 なお、 図 1において、 3 2は外部から入力されるァドレス信号 A D Dを取り込むァドレスバッファ、 4 1は外部から電源電圧 Vcc が印加される電源電圧端子、 4 2は同じく接地電 位 Vssが印加される電源電圧端子 （グランド端子） である。
外部のマイクロプロセッサ （C P U) 等からこの実施例のフラッシュメモリ に入力される制御信号としては、 例えばリセット信号 R E Sやチップ選択信号 C E、 書込み制御信号 WE、 出力制御信号 O E、 コマンド入力かデータ入力か を示すためのコマンドィネープル信号 C D E、 システムクロック S C等がある。 コマンドとアドレスはコマンドィネーブル信号 C D Eと書込み制御信号 WEと に従って、 データ入出力バッファ回路 30およぴァドレスバッファ 31により コマンドレジスタ CMDとァドレスレジスタ 12にそれぞれ取り込まれ、 書込 みデータはコマンドィネーブル信号 CD Eがデータ入力を示しているときに、 システムクロック S Cに同期してデータ入出力バッファ回路 30に取り込まれ る。 さらに、 特に制限されるものでないが、 この実施例においては、 例えば制 御回路 19に設けたステータスレジスタの所定のビットに応じて、 外部からァ クセスが可能か否かを示すレディノビジー信号 R/Bを、 調整情報設定回路 2 5および外部端子 43へ出力するように構成されている。
メモリセルは、 図 5に示すように、 半導体基板 P— s u b上に絶縁層 N i S Oを介して形成された例えば P型のゥ ル領域 PWELLの表面に,ソース領域 Sおよびドレイン領域 Dとしての N型拡散領域が形成され、 ソース領域 Sおよ びドレイン領域 D間の基板表面に絶縁膜 （図示略） を介してポリシリコン等か らなるフローティングゲ一ト F Gが形成され、 さらにこのフローティングゲ一 ト FGの上方に絶縁膜 （図示略） を介してポリシリコン等からなるコントロー ルゲート CGが形成されている。 このコントロールゲート CGが図示しないメ タル層 （例えば 2層目） からなるワード線に接続される。 また、 ドレイン領域 Dはメタル層 （例えば 1層目） Mlからなるサブビット線 S B Lに接続されて いる。 なお、 図 5には 2個のメモリセル （MOSFET) が示されている。 メモリアレイ 1 1は、 図 6に示すように、 メモリセル MCがマトリックス状 に配置され、 同一行のメモリセルはゲート端子が同一のヮード線 WL 0〜WL 15にそれぞれ接続され、 同一列のメモリセルは例えば 16個のような単位で 同一のサブビット線 S B Lに接続されている。 サブビット線 S B Lは選択ス イッチ MOS FET Q sを介してビット線 B Lに接続可能にされている。 選 択スィッチ MOSFET Q sは、 当該 MO S F ETに対応するサブビット線 に接続されているメモリセル MCが選択されるときに所定のタイミングでオン 状態にされる。
図 6に示されているメモリセルはメモリアレイの一部分であって、 図のよう なメモリセル群が図面の横方向およぴ縦方向にそれぞれ繰返し配置されている。 図 6において、 図示しない横方向のメモリセル群を含めてヮード線 W L 0〜W L 1 5に接続されているメモリセルは、 共通のゥヱル領域に形成されている。 本明細書では、 このようなメモリセル群をメモリプロックと称する。 1つのメ モリプロックに属するメモリセルは同時に記憶情報を消去することが可能であ る。 ただし、 一本のワード線に接続されているメモリセル群 （セクタと称す る） 毎に消去を行なうようにしても良い。 一方、 書込みはセクタ単位で行なわ れる。
なお、 特に制限されるものでないが、 本実施例のフラッシュメモリにおいて、 書込みとは、 ワード線に例えば + 1 O Vのような高電圧を印加しゥエル領域に 例えば一5 Vのような負電圧を印加して、 ソース ' ドレイン間に電流を流して チャネル領域で発生したホットエレク トロンをフローティングゲートに注入し てメモリセルとしての記憶素子のしきい値電圧を高くする動作を意味する。 また、 消去とは、 ワード線に例えば一5 Vのような負電圧を印加しゥエル領 域に例えば + 1 0 Vのような高電圧を印加して、 F Nトンネル現象によりフ ローティングゲートの電荷を引き抜いて記憶素子のしきい値電圧を低くする動 作を意味する。 読出しは、 ビット線 S B L， B Lを所定の電位にプリチャージ しておいて、 高いしきい値電圧を有するようにされた記憶素子のしきい値電圧 と、 低いしきい値電圧を有するようにされた記憶素子のしきい値電圧の中間の 電圧を選択ワード線に印加するとともに選択スィッチ M O S F E T Q sをォ ンさせて、 ビット線 B Lの電位が変化したか否かを図示しないセンスアンプで 検出する動作である。
図 2は、 上記調整情報選択回路 2 5および温度検出回路 2 6の具体的な回路 構成例を示す。
調整情報選択回路 2 5は、 ヒューズ代替メモリ領域 1 1 Bから読み出された 設定値を保持するトリミングデータレジスタ 2 5 1と、 ヒューズ代替メモリ領 域 1 1 Bからトリミングデータレジスタ 2 5 1へのデータ転送制御を行なう ト リミングデータ転送制御回路 2 5 2と、 トリミングデータレジスタ 2 5 1に保 持されている設定情報の中から必要な情報を選択する設定情報選択回路 （デ コーダ） 2 5 3などから構成される。
これらの回路のうち、 トリミングデータレジスタ 2 5 1は、 公知の S R AM のメモリアレイと類似の構成を備え、 マトリックス状に配置された複数個のフ リップフロップ型メモリセル M Cと、 同一列のメモリセルのデータ入出力ノー ドが共通に接続された複数のデータ線 D Lと、 データ線 D Lと直交する方向に 配設され同一行のメモリセルの書込み制御端子が共通に接続された複数の書込 み選択線 W S Lと、 データ線 D Lと直交する方向に配設され同一行のメモリセ ルの読出し制御端子が共通に接続された複数の読出し選択線 R S Lとからなる。
トリミングデータ転送制御回路 2 5 2は、 図示しないが、 上記トリミング データレジスタ 2 5 1内の各データ線 D Lをフラッシュ · メモリアレイの ヒューズ代替メモリ領域 1 1 B内のいずれかのデータ線とを結合させ、 ヒユー ズ代替メモリ領域 1 1 Bから読み出されたデータをトリミングデータレジスタ 2 5 1内の各データ線 D Lへ伝達する伝送ゲートと、 制御回路からの信号に応 じてこれらの伝送ゲートをオン、 オフ制御するゲート制御信号おょぴ上記トリ ミングデータレジスタ 2 5 1内のいずれか 1本の書込み選択線 W S Lを選択レ ベルにする信号を生成する回路とから構成することができる。 ヒューズ代替メ モリ領域 1 1 Bから読み出されたデータは、 選択レベルにされた書込み選択線 W S Lに接続されているメモリセルに転送されて保持される。
設定情報選択回路 2 5 3は、 温度検出回路 2 6から供給される選択信号 S E L 1〜S E L 3を入力とする 3入力 AN Dゲート回路 G 1， G 2 , G 3……か らなるデコーダにより構成されており、 選択信号 S E L 1〜S E L 3の組合せ に応じていずれか 1つの AN Dゲートの出力がハイレベルに変化され、 上記ト リミングデータレジスタ 2 5 1内のいずれか 1本の読出し選択線 R S Lを選択 レべノレにさせる。
すると、 選択レベルにされた読出し選択線 R S Lに接続されているメモリセ ルに保持されているトリミングデータ TMDがデータ線 D Lに出力され、 それ が制御回路 1 9に供給されて制御回路 1 9は供給されたトリミングデータ TM Dに基づいて図 1に示されている書込み回路 1 6や消去回路 1 8等に対して制 御信号を送り、 書込みパルスや消去パルスのパルス幅を調整する。 また、 制御 回路 1 9は供給されたトリミングデータ TMDに基づいて電源回路 20のトリ ミング回路 2 1に対して制御信号を送り、 トリミング回路 2 1は制御信号に応 じて生成する電圧のレベルの調整を行なう。 なお、 トリミングデータレジスタ 25 1から読み出された調整情報を制御回路 1 9へ供給する代わりに、 直接書 込み回路 1 6や消去回路、 トリミング回路 2 1へ供給するように構成しても良 い。
温度検出回路 26は、 温度検出素子を備え検出した温度範囲に応じた 3ビット の設定情報選択信号 SEL 1， SEL 2, S E L 3を生成し出力する温度検出部 26 1と、 温度検出部 26 1から出力された設定情報選択信号 SEL 1, SEL 2, SEL 3を取り込んで保持する信号ラッチ部 26 2と、 制御回路 1 9からの レディノビジー信号 R/Bに基づいて温度検出部 26 1の起動信号 DSTや信号 ラッチ部 262のセットタイミングを与える信号 LTSを生成するディレイ部 2 63とから構成される。
温度検出部 26 1は、 上記起動信号 D S Tによってオン、 オフされる電源ス イッチ用トランジスタ Mp 1と、 MOS トランジスタ Q 1〜Q 3とパイポーラ · トランジスタ Al〜 A3および抵抗 R 1， R 2からなり電源電圧依存性およぴ温 度依存性のない定電圧を発生する温度補償付き定電圧回路 26 1 aと、 該定電圧 回路 261 aからの電圧をゲートに受けて電流を流す MO S トランジスタ Q 4と、 該トランジスタ Q 4と直列に接続された抵抗 R d 1， R d 2, R d 3, R d 4か らなる抵抗分圧回路 26 1 bと、 該抵抗分圧回路 26 1 bで分割された電圧 VI, V2, V3と前記定電圧回路 26 1 aからの基準電圧 Vrefとを比較するコンパ レータ CMP 1, CMP 2, CMP 3とからなる。
特に制限されるものでないが、 この実施例では、 コンパレータ CMP l, CM P 2は反転型コンパレータ、 コンパレータ CMP 3は非反転型コンパレータであ る。 Q4と直列の抵抗 R d l, R d 2, R d 3, R d 4は、 R d 1の抵抗値を r 1とおくと、 R d 2 = r l, R d 3 = 4 r 1, Rd 4 = 5 r lのような抵抗比と なるように設定されている。
温度補償付き定電圧回路 261 aは、 ベースとコレクタが結合されたいわゆる ダイオード接続のパイポーラ ' トランジスタ A 1と、 A 1とベース共通接続され たパイポーラ · トランジスタ A 2と、 A2のェミッタと接地点との間に接続され た抵抗 R2と、 上記トランジスタ Al， A 2とそれぞれ直列に設けられカレント ミラー接続された MO S トランジスタ Q 1 , Q2と、 Ql, Q 2のゲート電圧が ゲート端子に印加された MO S トランジスタ Q 3および Q 3と直列に接続された 抵抗 R 1およびダイオード接続のバイポーラ · トランジスタ A 3とからなる。 上記バイポーラ · トランジスタ A 1， A2, A 3は、 ェミッタサイズ比が例え ば 1 ： 10 ： 1のような比に、 また MOSトランジスタ Q 1と Q2は同一サイズ、 Q3と Q4も同一サイズ、 そして Ql (Q 2) と Q3 (Q4) はゲート幅が 1 ： 2のような比に、 さらに抵抗 Rl, R 2は抵抗比が 4 ： 1のような比になるよう に素子定数が設定されている。 これにより、 Q l (Q 2) に流れる電流 1 2と Q 3 (Q4) に流れる電流 I 1との比 I 2 ： I 1が 1 ： 2のようにされる。
また、 この実施例の定電圧回路 26 1 aは、 トランジスタ A 1， A 2のべ一 ス .エミッタ間電圧を VBEl, VBE2とおくと、 トランジスタ A2と抵抗 R 2との 接続ノ一ドの電位 V 0は次式、
VO= I 2 · 2 =VBE1-VBE2
= KT/q 1 n (A2/A 1)
=KT/q 1 n 10
で与えられる。 なお、 上式において Kはボルツマン定数、 Τは絶対温度、 qは電 子の電荷量、 I nは対数関数である。
そして、 この実施例の定電圧回路 261 aは、 バイポーラ . トランジスタ A 3 のベース ·ェミッタ間電圧 VBE3の有する負の温度特性と抵抗 R 1の有する正の 温度特性によって出力電圧 Vrefが、 温度変化にかかわらず^定に保たれるよう に素子定数が設定されている。 具体的には、 VBE3 =— 2. OmVZ°Cのとき、 I 1 · R 1 =+ 2. OmV 。 Cとなるように設計されている。 これにより、 MO Sトランジスタ Q 3のゲート電圧 Vrefは、 次式 Vref=VBE3+ I 1 - R1 + 8 I 1 - R2=1. 2 V
で表わされる。 よって、 電源電圧依存性おょぴ温度依存性のない定電圧 Vrefが 生成される。
この電圧が MOS トランジスタ Q 3とカレントミラー接続された抵抗分圧回路 ,261 bのトランジスタ Q4のゲート端子に印加されているため、 トランジスタ Q 4に流れる電流 I 1は、 電源電圧依存性および温度依存性のない電流となる。 一方、 トランジスタ Q 4のソース端子と接地点との間に接続されている抵抗 R d 1， R d 2, d 3, R d 4は正の温度特性を有するため、 流れる電流 I 1がー 定の時、 各抵抗 Rd l， R d 2, R d 3, R d 4で生じる電圧降下量が温度に応 じて変化する。 つまり、 温度検出素子として動作する。
抵抗分圧回路 261 bの後段の信号ラッチ部 262は、 コンパレータ CMP 1, CMP 2, CMP 3の出力をそれぞれラッチするフリップフロップ FZF 1 , F / 2， FZF 3からなり、 各フリップフロップ F/F 1， F/F 2, F/F 3 は制御回路 19からのレディ/ビジー信号 RZBの反転信号によってリセット状 態にされ、 ディレイ部 263からの信号 LTSを同期クロックとしてコンパレー タ CMP 1, CMP 2, CMP 3の出力をそれぞれセットする。
ディレイ部 263は、 2 n個のインバータからなる遅延段 DLY1および AN Dゲート G l 1からなりレディノビジー信号 RZBの立下りに応じて所定のパル ス幅 （2 nX t d) の検出起動信号 D STを生成するワンショットパルス生成回 路 263 aと、 2 m個のインパータからなる遅延段; D L Y 2と 2 k個のインパー タからなる遅延段 DLY 3および ANDゲート G 12からなり検出起動信号 D S Tを所定時間 （2mX t d) 遅延させかつ所定のパルス幅 （2 kX t d) を有す るラッチ信号 LTSを生成する遅延 &ワンショットパルス生成回路 263 bとを 備える。 なお、 t dはインパータ 1段当りのゲート遅延時間である。
上記検出起動信号 DSTは、 温度検出部 261の電源スィッチ用トランジスタ Mp 1へオン、 オフ制御信号として供給され、 所定時間 （2 nX t d) だけ Mp 1をオンさせて温度検出部 26 1を動作させる。 ワンショットパルス生成回路 2 63 aで検出起動信号 DSTを生成しているのは所定時間だけ温度検出部 261 を動作させるため、 またディレイ回路 DLY 2を設けているのは温度検出部 26 1の検出出力が確定するのを待っためである。
次の表 1には、 上記コンパレータ CMP 1 CMP 2, CMP 3の出力 SEL 1 S E L 2, SEL 3とチップの温度との関係を示す。
【表 1】
Figure imgf000015_0001
表 1から分かるように、 チップの温度によってコンパレータ CMP 1 , CMP 2, CMP 3の出力 SEL 1 S E L 2, S E L 3の組合せが異なるようにされ る。 そして、 この出力 SEL 1, SEL 2, SEL 3によって、 温度情報選択回 路 25において検出温度に対応したトリミング情報がレジスタ 251から読み出 されて制御回路 19へ供給されるように構成されている。
なお、 表 1において、 「極低温」 とは例えば一 5 °C以下のような温度範囲を、 「低温」 とは一 5 25°Cのような温度範囲の場合を、 「常温」 とは 25 5 5°Cのような温度範囲を、 さらに 「高温」 とは 55°C以上のような温度範囲を、 それぞれ意味している。 ただし、 このような温度範囲の設定は一例であって、 こ れに限定されるものではない。
また、 温度範囲の区分けも実施例のような 4区分に限定されず、 2区分、 3区 分あるいは 5区分以上であっても良い。 区分け数が少ないとトリミングが大雑把 になり最適な電圧やタイミングの設定ができない一方、 区分け数が多いと予め行 なう測定とトリミング値の決定に時間がかかるとともに、 メモリアレイにおける トリミング情報の記憶のための領域の割合が多くなる上、 温度範囲を細かく分け れば分けるほど得られる効果が向上するというものではない。 従って、 温度範囲 の区分け数は、 実施例のように 4区分程度にするのが望ましいといえる。
表 2には、 本発明が適用されたホットエレク トロン書込み方式の NOR型フ ラッシュメモリにおいて、 温度情報選択回路 2 5から読み出されたトリミング情 報に応じて制御回路 1 9が実行する電圧の調整おょぴタイミングの調整例が'示さ れている。 ここで、 ホットエレクトロン書込み方式とは、 メモリセルのソース · ドレイン間に電流を流してチャネル領域で発生したホットエレクトロンをフロー ティングゲートに注入する方式のことである。
なお、 表 2においては、 「低温」 と 「常温」 と 「高温」 の 3段階しか示されて いないが、 表 2の 「低温」 の欄の電圧おょぴパルス幅をそれぞれ 2段階に設定す ることにより、 表 1の温度区分に対応したトリミングが可能となる。
【表 2】
Figure imgf000016_0001
なお、 表 2において、 「ワード線電圧」 とは、 図 5のメモリセルを構成する M O S F E Tのコント口一ルゲート C Gに印加される電圧、 「ドレイン電圧」 とは メモリセルを構成する MO S F E Tのドレインに印加される電圧、 「ゥヱル電 位」 とはメモリセルを構成する MO S F E Tのソースと ドレインが形成される半 導体基板上の P型半導体領域に印加される電圧、 「パルス幅」 とはワード線に印 加される高電圧の印加時間を、 それぞれ意味している。
表 2に示されているように、 「ホットエレクトロン書込み」 でワード線の電圧 を低温で 「低」 、 高温で 「高」 としているのは、 MO S F E Tは高温になるほど チャネルが形成されにくくなって同一のヮード電圧では書込みに要する時間が長 くなつてしまうためである。 また、 表 2において、 低温の場合にクロック C LK の周波数を低くし、 高温の場合にクロック CLKの周波数を高くしているのも、 同様の理由からである。 一方、 表 2において、 ドレイン電圧を低温で 「低」 、 高 温で 「高」 としているのは、 MOS FETは低温になるほど耐圧が低くなり高温 になるほど耐圧が高くなるためである。
表 2のように、 ワード線の電圧を低温で 「低」 にすると MO S FETのゲート 一ゥヱル間に印加される電圧が小さくなり、 高温で 「高」 にすると MOS FET のゲートーゥエル間に印加される電圧が大きくなる。 クロック CLKは、 図 1の 実施例におけるシステムクロック S Cであっても良いし、 チップ部で形成される 内部クロックであっても良い。
また、 「FNトンネル消去」 でワード線の電圧を低温で 「低」 、 高温で 「高」 としているのは、 MOS FETは高温になるほど基板表面に存在する電子のエネ ルギ一が高く同一のヮード電圧では高温ほど消去時間が短くなるためである。 な お、 「 F Nトンネル消去」 ではヮード線に印加される電圧は負電圧 (-) である ため、 低温 電圧を 「低」 にするということは、 負電圧を深くするつまり MOS FETのゲートーゥエル間に印加される電圧を大きくすることを意味している。 さらに、 表 2において、 読出し時の 「負荷電流」 とはビット線からセンスアン プに流れる電流を意味している。 この実施例のフラッシュメモリでは、 読出し時 のワード線電位またはビット線のプリチャージ電位を低くすることにより 「負荷 電流」 を小さくし、 読出し時のワード線電位またはビット線のプリチャージ電位 を高くすることにより 「負荷電流」 を多くすることができる。
表 3には、 本発明が適用された FNトンネル書込み方式の AND型あるいは N AND型フラッシュメモリにおいて、 温度情報選択回路 25から読み出されたト リミング情報に応じて制御回路 1 9が実行する電圧の調整およびタイミングの調 整例が示されている。 ここで、 FNトンネル書込み方式とは、 FNトンネル消去 と逆の電圧をメモリセルのゥエル領域とワード線 （コントロール電極との間） に 印加して、 ゲート絶縁膜に FNトンネル電流を流してフローティングゲートに電 荷を注入する方式のことである。 【表 3】
Figure imgf000018_0001
次に、 本実施例のフラッシュメモリにおける温度別の電圧設定おょぴタイミン グ調整の手順を、 図 3を用いて説明する。
本実施例のフラッシュメモリは、 外部のマイクロプロセッサなどから所定のコ マンドが入力されると、 温度別の電圧設定およびタイミング調整を開始する。 こ こで、 所定のコマンドとは、 書込みコマンド、 消去コマンド、 読出しコマンドの ことである。 なお、 この実施例のフラッシュメモリが実行可能なコマンドには、 上記の他、 レジスタ読出しコマンド、 初期化コマンド （リセットコマンド） など があるが、 これらのコマンドが入力されても温度別の電圧設定おょぴタイミング 調整は実行しない。
所定のコマンドが入力されると、 制御回路 1 9から出力されるレディ/ビジー 信号 R/ Bがハイレベルからロウレベルに変化される。 これによつて、 温度検出 回路 2 6では、 ディレイ部 2 6 3のワンショットパルス生成回路 2 6 3 aにより 起動信号 D S Tが生成され、 これによつて温度検出部 2 6 1に電流が流されて チップ温度が検出され、 検出温度に応じた温度情報信号 S E L 1〜S E L 3が生 成される （ステップ S 1 ) 。
温度検出部 2 6 1における温度検出開始後、 所定時間経過すると遅延 &ワン ショットパルス生成回路 2 6 3 bから出力されるラッチ信号 L T Sがロウレベル に変化して、 温度検出部 26 1から出力された温度情報信号 SEL 1〜SEL 3 がラッチ部 262にセットされ、 調整情報選択回路 25においてセットされた温 度情報信号 SEL：！〜 SEL 3に応じたトリミングデータがレジスタ 25 1から 読み出され、 制御回路 1 9に供給される （ステップ S 2， S 3) 。
トリミングデータが制御回路 1 9に供給されると、 制御回路 1 9はトリミング データに応じて内部電源回路 20のトリミング回路 21に対レて発生する電圧を 調整する制御信号を送ったり、 書込み回路 1 6や消去回路 1 8に対してワード線 に印加する書込み、 消去パルスの幅を調整する制御信号を送る （ステップ S 4) 。 これにより、 検出温度に応じた電圧の調整おょぴタイミングの調整が実行される (ステップ S 5) 。
なお、 上記一連の動作による電圧及びタイミングの調整中に、 温度揺らぎ等に よつて温度検出部 26 1からの温度情報信号 SEL 1〜SEL 3が変化すると制 御回路 1 9に供給されるトリミングデータがトリミング調整中に変化してしまつ て誤動作を起こすおそれがある。 そこで、 この実施例においては、 ラッチ信号 L TSが制御回路 1 9にも入力されており、 LTSのセットパルスで、 ラッチ回路 262に取り込まれた温度情報信号 SEL 1〜SEL 3をロックするように構成 されている。
これにより、 一且温度情報信号 SEL 1〜SEL 3がラッチ回路 262に取り 込まれると、 次にレディ ビジー信号 R/Bが変化するまで、 温度情報信号 SE L 1〜SEL 3がラッチ回路 262に保持され、 調整情報選択回路 25へ同一の 温度情報信号 S EL 1〜SEL 3が供給され続ける。
さらに、 特に制限されるものでないが、 この実施例のフラッシュメモリにおい ては、 入力コマンドに対応した一連の書込み動作や消去動作等が終了するとレ ディ /ビジー信号 Bがレディ状態を示すハイレベルに変化され、 それによつ てラッチ回路 262がリセットされて調整情報選択回路 25はレジスタ 25 1か らトリミング情報として所定のデフオルト値を選択して出力する状態になるよう に構成されている。
図 4には、 上記制御回路 1 9による温度情報 SEL 1〜SEL 3の他のロック の制御手順が示されている。
制御回路 1 9は、 レディ/ビジー信号 Rノ Bがハイレベルか口ゥレベルか判定 して、 ビジー状態を示すロウレベルの時は温度情報レジスタ （ラッチ部 2 6 3 ) の値を書き換えない （ステップ S 1 1→S 1 2 ) 。 レディ Zビジー信号 RZ Bが レディ状態を示すハイレベルのときは、 ステップ S 1 3へ移行して、 タイマもし くは温度積分を開始する。 そして、 ステップ S 1 4でタイマの計時もしくは温度 積分が終了したか判定し、 終了していないときはステップ S 1 2へ移行して温度 情報レジスタの値を書き換えない。 一方、 ステップ S 1 4でタイマの計時もしく は温度積分が終了したと判定したときはステップ S 1 5へ移行して温度情報レジ スタの値を書き換える。
なお、 ここで、 「タイマ」 とはクロック信号で動作するバイナリカウンタによ り構成されているような回路を意味し、 「温度積分」 とは積分容量とコンパレー タを利用したアナログタイマ回路のような動作を意味している。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、 本発明は上記実施例に限定されるものではなく、 その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。
例えば、 上記実施例のフラッシュメモリで用いている電源電圧依存性およぴ 温度依存性のない定電圧回路 2 1 6 aは一例であって、 定電圧回路としては従 来より、 パンドギャップ ' リファランス回路を用いたような種々の形式の定電 圧回路が知られているので、 そのような公知の定電圧回路を使用するようにし ても良い。
また、 上記実施例のフラッシュメモリでは、 温度を検出し検出温度に応じて ヮード線電圧ゃゥエル電圧などの電圧ゃヮード線に印加する書込みパルスや消 去パルスのパルス幅などの制御タイミングを調整するようにしているが、 電源 電圧のレベルを検出する回路を設けて、 検出した電源電圧あるいは電源電圧と 検出温度に応じてヮード線電圧ゃゥエル電圧などの電圧ゃヮード線に印加する 書込みパルスや消去パルスのパルス幅などの制御タイミングを調整するように 構成してもよい。 また、 実施例においては、 N O R型のフラッシュメモリを例にとって説明し たが、 AN D型や N AN D型のフラッシュメモリに対しても適用することがで きる。 さらに、 実施例においては、 コントロールゲートとフローティングゲー トを有しフローテイングゲートの蓄積電荷量により情報を記憶する不揮発性記 憶素子からなるフラッシュメモリに適用したものを説明したが、 それに限定さ れるものでなく、 酸化膜と窒化膜との境界に電荷をトラップして情報を記憶す る MON O Sからなる不揮発性メモリに対しても適用することができる。 産業上の利用可能性
本発明は、 不揮発性メモリのみでなく半導体集積回路一般に広く利用するこ とができる。

Claims

請求の範囲
1 . 不揮発性記憶素子からなるメモリアレイと、 前記不揮発性記憶素子に印加 される電圧を調整可能な電圧調整回路と、 前記不揮発性記憶素子に印加される 電圧のタイミングを調整可能なタイミング調整回路とが 1つの半導体チップ上 に形成されてなる半導体集積回路であって、
前記半導体チップの温度を検出する温度検出回路を備え、 前記メモリアレイ の一部に電圧調整情報やタイミング調整情報が記憶され、 前記温度検出回路に より検出された温度に応じた調整情報が前記電圧調整回路およびタイミング調 整回路に供給されて電圧の調整とタイミングの調整が行なわれることを特徴と する不揮発性半導体記憶装置。
2 . 前記メモリアレイに記憶されている調整情報が電源立上がり時にレジスタ に転送されるように構成されていることを特徴とする請求項 1に記載の不揮発 性半導体記憶装置。
3 . 前記不揮発性記憶素子への書込み動作時にヮード線と基板間に印加する誊 込み電圧の温度変化に応じた電圧変化方向と、 消去動作時にヮード線と基板間 に印加する消去電圧の温度変化に応じた電圧変化方向とが逆であることを特徴 とする請求項 1または 2に記載の不揮発性半導体記憶装置。
4 . 前記不揮発性記憶素子への書込み動作時にヮード線と基板間に印加する書 込みパルスの温度変化に応じたパルス幅変化方向と、 消去動作時にヮード線と 基板間に印加する消去パルスの温度変化に応じたパルス幅変化方向とが逆であ ることを特徴とする請求項 1または 2に記載の不揮発性半導体記憶装置。
5 . 前記不揮発性記憶素子への書込み動作時に、 前記不揮発性記憶素子に電流 を流して発生したホットエレク トロンを前記不揮発性記憶素子のコントロール ゲート電極下に注入することを特徴とする請求項 3または 4に記載の不揮発性 半導体記憶装置。
6 . 前記不揮発性記憶素子への書込み動作時にヮード線と基板間に印加する書 込み電圧の温度変化に応じた電圧変化方向と、 消去動作時にワード線と基板間 に印加する消去電圧の温度変化に応じた電圧変化方向とが同じであることを特 徴とする請求項 1または 2に記載の不揮発性半導体記憶装置。
7 . 前記不揮発性記憶素子への書込み動作時にヮード線と基板間に印加する書 込みパルスの温度変化に応じたパルス幅変化方向と、 消去動作時にヮード線と 基板間に印加する消去パルスの温度変化に応じたパルス幅変化方向とが同じで あることを特徴とする請求項 1または 2に記載の不揮発性半導体記憶装置。
8 . 前記不揮発性記憶素子への書込み動作時に、 前記不揮発性記憶素子のゲー ト絶縁膜に F N トンネル電流を流して電荷を前記不揮発性記憶素子のコント ロールゲート電極下に注入することを特徴とする請求項 6または 7に記載の不 揮発 ¾1半導体記憶装置。
9 . 前記不揮発性記憶素子の消去動作時に、 前記不揮発性記憶素子のゲート絶 縁膜に F Nトンネル電流を流して電荷を前記不揮発性記憶素子のコントロール ゲート電極下から引き抜くことを特徴とする請求項 3〜 8のいずれかに記載の 不揮発性半導体記憶装置。
1 0 . 所定の周波数のクロック信号に基づいて動作する回路を備え、 前記ク ロック信号の周波数が低温時に低くされ、 高温時に高くされることを特徴とす る請求項 1〜 9のいずれかに記載の不揮努性半導体記憶装置。
1 1 . 温度検出部により出力された温度情報信号を外部にも出力でき、 温度計 としての機能を有し、 また、 温度情報のみではなく、 電圧情報等のトリミング 選択情報を外部から取り入れたり、 外部に出力できることを特徴とする不揮発 性半導体記憶装置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297084A (ja) * 1998-04-08 1999-10-29 Hitachi Ltd 半導体装置
JP2002150789A (ja) * 2000-11-09 2002-05-24 Hitachi Ltd 不揮発性半導体記憶装置
JP2002184192A (ja) * 2000-12-19 2002-06-28 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置とその書き換え方法
JP2002215258A (ja) * 2001-01-23 2002-07-31 Mitsubishi Electric Corp 半導体集積回路装置
JP2002216486A (ja) * 2001-01-23 2002-08-02 Hitachi Ltd 多値不揮発性メモリ
JP2002367382A (ja) * 2001-06-12 2002-12-20 Matsushita Electric Ind Co Ltd 半導体集積回路書き換えシステム

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297084A (ja) * 1998-04-08 1999-10-29 Hitachi Ltd 半導体装置
JP2002150789A (ja) * 2000-11-09 2002-05-24 Hitachi Ltd 不揮発性半導体記憶装置
JP2002184192A (ja) * 2000-12-19 2002-06-28 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置とその書き換え方法
JP2002215258A (ja) * 2001-01-23 2002-07-31 Mitsubishi Electric Corp 半導体集積回路装置
JP2002216486A (ja) * 2001-01-23 2002-08-02 Hitachi Ltd 多値不揮発性メモリ
JP2002367382A (ja) * 2001-06-12 2002-12-20 Matsushita Electric Ind Co Ltd 半導体集積回路書き換えシステム

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