JPH1064291A - 不揮発性半導体メモリ装置のローカルチャージポンプ回路 - Google Patents
不揮発性半導体メモリ装置のローカルチャージポンプ回路Info
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- JPH1064291A JPH1064291A JP12510597A JP12510597A JPH1064291A JP H1064291 A JPH1064291 A JP H1064291A JP 12510597 A JP12510597 A JP 12510597A JP 12510597 A JP12510597 A JP 12510597A JP H1064291 A JPH1064291 A JP H1064291A
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Abstract
(57)【要約】
【課題】 ボディ効果によるスレショルド電圧の上昇に
よって高電圧の伝達特性が低下される問題を解決するフ
ラッシュ不揮発性半導体メモリ装置のチャージポンプ回
路を提供する。 【解決手段】 クロックパルス信号（ＯＰ）が電源電圧
レベルを維持する間、スイッチング電圧を降下させてク
ロックパルス信号（ＯＰ）が接地電圧レベルを維持する
間、スイッチング電圧を増加させてスイッチング電圧が
一定な大きさを持つようにすることによって、電源電圧
の変化に関係なしにプログラムに必要な充分な高電圧を
得る。
よって高電圧の伝達特性が低下される問題を解決するフ
ラッシュ不揮発性半導体メモリ装置のチャージポンプ回
路を提供する。 【解決手段】 クロックパルス信号（ＯＰ）が電源電圧
レベルを維持する間、スイッチング電圧を降下させてク
ロックパルス信号（ＯＰ）が接地電圧レベルを維持する
間、スイッチング電圧を増加させてスイッチング電圧が
一定な大きさを持つようにすることによって、電源電圧
の変化に関係なしにプログラムに必要な充分な高電圧を
得る。
Description
【０００１】
【発明の属する技術分野】本発明は一般的にイー・イー
・ピー・ロム（ＥＥＰＲＯＭｓ）のように電気的に消去
可能であり、プログラム可能な不揮発性半導体メモリ装
置（electricallyerasable and programmable nonvolat
ile semiconductor memory devices ）のチャージポン
プ回路に係り、より具体的には、高密度ナンドフラッシ
ュ不揮発性半導体メモリ装置（high density NAND flas
h nonvolatile semiconductor memory devices）におい
て、内部高電圧を選択されたワードライン（selected w
ordline）に伝達するために使用されるローカルチャー
ジポンプ（local charge pump)回路に関する。
・ピー・ロム（ＥＥＰＲＯＭｓ）のように電気的に消去
可能であり、プログラム可能な不揮発性半導体メモリ装
置（electricallyerasable and programmable nonvolat
ile semiconductor memory devices ）のチャージポン
プ回路に係り、より具体的には、高密度ナンドフラッシ
ュ不揮発性半導体メモリ装置（high density NAND flas
h nonvolatile semiconductor memory devices）におい
て、内部高電圧を選択されたワードライン（selected w
ordline）に伝達するために使用されるローカルチャー
ジポンプ（local charge pump)回路に関する。
【０００２】
【従来の技術】電気的に消去及びプログラムが可能なフ
ラッシュ不揮発性メモリ装置は一般的にＮＯＲ型とＮＡ
ＮＤ型とに区分され、消去モード（erasing mode）ある
いはプログラミングモード（programming mode）で、メ
インチャージポンプ回路（maincharge pump circuit）
から提供される内部高電圧を選択されたワードラインに
伝達するローカルチャージポンプあるいはスイッチチャ
ージポンプ（switch charge pump）回路を具備してい
る。１９９５年１２月５日付で発行されたKang D.Suh等
によるアメリカ特許番号５，４７３，５６３号には、Ｎ
ＡＮＤ型不揮発性メモリ装置の詳細な構造及び動作が開
始されている。ここで参考に特許の開示事項を簡略に記
述すると次のようである。
ラッシュ不揮発性メモリ装置は一般的にＮＯＲ型とＮＡ
ＮＤ型とに区分され、消去モード（erasing mode）ある
いはプログラミングモード（programming mode）で、メ
インチャージポンプ回路（maincharge pump circuit）
から提供される内部高電圧を選択されたワードラインに
伝達するローカルチャージポンプあるいはスイッチチャ
ージポンプ（switch charge pump）回路を具備してい
る。１９９５年１２月５日付で発行されたKang D.Suh等
によるアメリカ特許番号５，４７３，５６３号には、Ｎ
ＡＮＤ型不揮発性メモリ装置の詳細な構造及び動作が開
始されている。ここで参考に特許の開示事項を簡略に記
述すると次のようである。
【０００３】ＮＡＮＤ型の不揮発性メモリ装置は２つの
ストリング（string）が１つのビットラインコンタクト
（bit line contact）を共有する構造を持つ。各ストリ
ングは、ドレイン（drain)がコンタクトホール（contac
t hole）を通じて対応するビットライン（bit line) に
連結され、ゲートがストリング選択ライン（string sel
ect line）（ＳＳＬ）に連結されるストリング選択トラ
ンジスタと、ソース（source）が共通グラウンドライン
（common ground line）に連結され、ゲート（gate）が
グラウンド選択ライン（ground select line）（ＧＳ
Ｌ）に連結されるグラウンド選択トランジスタと、この
選択トランジスタの間に各々のチャンネル（channel)が
直列に連結され、ゲートがワードラインに各々連結され
る８つのあるいは１６のフローティングゲートトランジ
スタ（floating gate transistor）すなわち、メモリセ
ルトランジスタ（memory cell transistor）とで構成さ
れる。
ストリング（string）が１つのビットラインコンタクト
（bit line contact）を共有する構造を持つ。各ストリ
ングは、ドレイン（drain)がコンタクトホール（contac
t hole）を通じて対応するビットライン（bit line) に
連結され、ゲートがストリング選択ライン（string sel
ect line）（ＳＳＬ）に連結されるストリング選択トラ
ンジスタと、ソース（source）が共通グラウンドライン
（common ground line）に連結され、ゲート（gate）が
グラウンド選択ライン（ground select line）（ＧＳ
Ｌ）に連結されるグラウンド選択トランジスタと、この
選択トランジスタの間に各々のチャンネル（channel)が
直列に連結され、ゲートがワードラインに各々連結され
る８つのあるいは１６のフローティングゲートトランジ
スタ（floating gate transistor）すなわち、メモリセ
ルトランジスタ（memory cell transistor）とで構成さ
れる。
【０００４】上述したようなフラッシュＮＡＮＤ型不揮
発性メモリ装置で、セルをプログラムするためには、消
去動作（erasing operation)が先行されなければならな
い。プログラミングモードでは、選択されたストリング
のストリング選択ライン（ＳＳＬ）に電源電圧（Ｖcc）
が印加され、選択されたセルトランジスタのゲート（す
なわち、選択されたワードライン）にはプログラム電圧
（program voltage)（Ｖpgm ≒２０Ｖ）が、残りの非選
択のセルトランジスタのゲート（すなわち、非選択のワ
ードライン）にはファウラ−ノードヘイムトンネルリン
グ（Fowler-Nordheim tunneling)が発生しない範囲内
で、セルトランジスタのスレショルド電圧（threshold
voltage ）（Ｖth）を変化させないようにして選択され
たセルトランジスタのチャンネルにビットライン電圧を
伝達するパス電圧（pass voltage）（Ｖpas ≒１０Ｖ）
が、そしてグラウンド選択ライン（ＧＳＬ）には０Ｖの
電圧が各々印加される。従って、この際には、選択され
たセルトランジスタのチャンネルに０Ｖの電圧が印加さ
れ、これによって選択されたセルトランジスタのフロー
ティングゲートに電子（electrons)が注入される。その
結果、選択されたセルトランジスタは約１Ｖ程度のスレ
ショルド電圧（Ｖth）を持つようになる。一方、読み取
りモード（reading mode）では、選択されたセルトラン
ジスタのゲートには０Ｖが印加され、非選択のセルトラ
ンジスタのゲートにはセル電流が遮断されない範囲内で
の電圧（通常、Ｖcc）が印加される。このように、フラ
ッシュメモリ装置では、セルトランジスタのゲートすな
わち、ワードラインに電源電圧（Ｖcc）以外にも高電圧
が印加されるが、この高電圧の印加のために、図４に図
示したような、ローカルチャージポンプ回路が使用され
ている。
発性メモリ装置で、セルをプログラムするためには、消
去動作（erasing operation)が先行されなければならな
い。プログラミングモードでは、選択されたストリング
のストリング選択ライン（ＳＳＬ）に電源電圧（Ｖcc）
が印加され、選択されたセルトランジスタのゲート（す
なわち、選択されたワードライン）にはプログラム電圧
（program voltage)（Ｖpgm ≒２０Ｖ）が、残りの非選
択のセルトランジスタのゲート（すなわち、非選択のワ
ードライン）にはファウラ−ノードヘイムトンネルリン
グ（Fowler-Nordheim tunneling)が発生しない範囲内
で、セルトランジスタのスレショルド電圧（threshold
voltage ）（Ｖth）を変化させないようにして選択され
たセルトランジスタのチャンネルにビットライン電圧を
伝達するパス電圧（pass voltage）（Ｖpas ≒１０Ｖ）
が、そしてグラウンド選択ライン（ＧＳＬ）には０Ｖの
電圧が各々印加される。従って、この際には、選択され
たセルトランジスタのチャンネルに０Ｖの電圧が印加さ
れ、これによって選択されたセルトランジスタのフロー
ティングゲートに電子（electrons)が注入される。その
結果、選択されたセルトランジスタは約１Ｖ程度のスレ
ショルド電圧（Ｖth）を持つようになる。一方、読み取
りモード（reading mode）では、選択されたセルトラン
ジスタのゲートには０Ｖが印加され、非選択のセルトラ
ンジスタのゲートにはセル電流が遮断されない範囲内で
の電圧（通常、Ｖcc）が印加される。このように、フラ
ッシュメモリ装置では、セルトランジスタのゲートすな
わち、ワードラインに電源電圧（Ｖcc）以外にも高電圧
が印加されるが、この高電圧の印加のために、図４に図
示したような、ローカルチャージポンプ回路が使用され
ている。
【０００５】図４を参照すると、従来のローカルチャー
ジポンプ回路は一つの空乏型ＭＯＳキャパシタ（deplet
ion mode metal oxide semiconductor capacitor）１０
２と、４つのエンハンスメント型Ｎチャンネル金属酸化
物半導体電界効果トランジスタ（enhancement mode N-c
hannel metal oxide semiconductor field effect tran
sistors;Ｎ−ＭＯＳＦＥＴｓ）１０３，１０４，１０
７，１０８とで構成される。発振器（oscillator）１０
１からキャパシタ１０２の一つの端子にポンプ信号であ
るクロックパルス信号（ＯＰ）が印加され、ＭＯＳキャ
パシタ１０２の他の端子はＭＯＳトランジスタ１０３の
ドレインに連結される。トランジスタ１０３のゲートと
ドレインとは相互連結され、ＭＯＳトランジスタ１０４
のソースドレインがトランジスタ１０３のゲートと高電
圧発生器１０５との間に連結される。チャージポンプの
外部から印加される制御電圧信号（Ｖin）が印加される
制御入力端子１０６とＭＯＳトランジスタ１０３のソー
スとの間にＭＯＳトランジスタ１０７のソースドレイン
が連結され、そのゲートには電源電圧（Ｖcc）が連結さ
れる。また、トランジスタ１０７のソースはトランジス
タ１０４のゲート及びＭＯＳトランジスタ１０８のゲー
トと各々連結される。トランジスタ１０８のソースドレ
インはトランジスタ１０４のソースと出力端子１０９と
の間に連結され、高電圧発生器１０５からトランジスタ
１０８のドレインには高電圧信号（ＶH）が印加され
る。
ジポンプ回路は一つの空乏型ＭＯＳキャパシタ（deplet
ion mode metal oxide semiconductor capacitor）１０
２と、４つのエンハンスメント型Ｎチャンネル金属酸化
物半導体電界効果トランジスタ（enhancement mode N-c
hannel metal oxide semiconductor field effect tran
sistors;Ｎ−ＭＯＳＦＥＴｓ）１０３，１０４，１０
７，１０８とで構成される。発振器（oscillator）１０
１からキャパシタ１０２の一つの端子にポンプ信号であ
るクロックパルス信号（ＯＰ）が印加され、ＭＯＳキャ
パシタ１０２の他の端子はＭＯＳトランジスタ１０３の
ドレインに連結される。トランジスタ１０３のゲートと
ドレインとは相互連結され、ＭＯＳトランジスタ１０４
のソースドレインがトランジスタ１０３のゲートと高電
圧発生器１０５との間に連結される。チャージポンプの
外部から印加される制御電圧信号（Ｖin）が印加される
制御入力端子１０６とＭＯＳトランジスタ１０３のソー
スとの間にＭＯＳトランジスタ１０７のソースドレイン
が連結され、そのゲートには電源電圧（Ｖcc）が連結さ
れる。また、トランジスタ１０７のソースはトランジス
タ１０４のゲート及びＭＯＳトランジスタ１０８のゲー
トと各々連結される。トランジスタ１０８のソースドレ
インはトランジスタ１０４のソースと出力端子１０９と
の間に連結され、高電圧発生器１０５からトランジスタ
１０８のドレインには高電圧信号（ＶH）が印加され
る。
【０００６】このような構成で、発振器１０１から出力
されるクロックパルス信号（ＯＰ）は図５で図示されて
いるように大略グラウンドレベル（０Ｖ）とＶccレベル
との間でスイング（swing)する。選択されたワードライ
ンにメモリセルのプログラムに必要な高電圧を印加する
ために、ハイレベル（high level）すなわち、Ｖccレベ
ルの制御電圧信号（Ｖin）が制御入力端子１０６に印加
されると、ノード（node）１１１はＶin−Ｖthでプリチ
ャージ（precharge ）される。ここで、ＶthはＮＭＯＳ
トランジスタ１０７のスレショルド電圧である。この
際、出力電圧（Ｖout)はＶin−２Ｖthになる。ここで、
２ＶthはＮＭＯＳトランジスタ１０７及び１０８のスレ
ショルド電圧の合計である。従って、ノード１１０の電
位もＶin−２Ｖthで表わすことができる。このようなプ
リチャージ状態で、クロックパルス信号（ＯＰ）がグラ
ウンドレベルからＶccレベルに遷移すると、すなわちク
ロックパルス信号（ＯＰ）の上昇エッジ（rising edge)
では、ＭＯＳキャパシタ１０２の結合作用によってノー
ド１１０の電位がプリチャージ電位よりΔＶほど上昇
（pull-up)して、Ｖin−２Ｖth＋ΔＶになる。この際、
ノード１１１の電位はノード１１０の電位よりＭＯＳト
ランジスタ１０３のスレショルド電圧（ＶｔN ）ほど低
くなってＶin−２Ｖth＋ΔＶ−ＶｔN になる。結果的
に、ノード１１１の電位はプリチャージ電位（Ｖin−Ｖ
th）よりΔＶ−Ｖth−ＶｔN ほど増加される。
されるクロックパルス信号（ＯＰ）は図５で図示されて
いるように大略グラウンドレベル（０Ｖ）とＶccレベル
との間でスイング（swing)する。選択されたワードライ
ンにメモリセルのプログラムに必要な高電圧を印加する
ために、ハイレベル（high level）すなわち、Ｖccレベ
ルの制御電圧信号（Ｖin）が制御入力端子１０６に印加
されると、ノード（node）１１１はＶin−Ｖthでプリチ
ャージ（precharge ）される。ここで、ＶthはＮＭＯＳ
トランジスタ１０７のスレショルド電圧である。この
際、出力電圧（Ｖout)はＶin−２Ｖthになる。ここで、
２ＶthはＮＭＯＳトランジスタ１０７及び１０８のスレ
ショルド電圧の合計である。従って、ノード１１０の電
位もＶin−２Ｖthで表わすことができる。このようなプ
リチャージ状態で、クロックパルス信号（ＯＰ）がグラ
ウンドレベルからＶccレベルに遷移すると、すなわちク
ロックパルス信号（ＯＰ）の上昇エッジ（rising edge)
では、ＭＯＳキャパシタ１０２の結合作用によってノー
ド１１０の電位がプリチャージ電位よりΔＶほど上昇
（pull-up)して、Ｖin−２Ｖth＋ΔＶになる。この際、
ノード１１１の電位はノード１１０の電位よりＭＯＳト
ランジスタ１０３のスレショルド電圧（ＶｔN ）ほど低
くなってＶin−２Ｖth＋ΔＶ−ＶｔN になる。結果的
に、ノード１１１の電位はプリチャージ電位（Ｖin−Ｖ
th）よりΔＶ−Ｖth−ＶｔN ほど増加される。
【０００７】つづいて、クロックパルス信号（ＯＰ）が
Ｖccレベルからグラウンドレベルに遷移すると、すなわ
ち、クロックパルス信号（ＯＰ）の下降エッジ（fallin
g edge）では、ＭＯＳキャパシタ１０２の反結合作用
（decoupling）によってノード１１０の電位はΔＶほど
下降（fall-down)してＶin−２Ｖthになる。この際、ノ
ード１１０の電位Ｖin−２Ｖtnはノード１１１の電位Ｖ
in−２Ｖtn＋ΔＶ−ＶｔN より低いので、ノード１１０
の電位はＭＯＳトランジスタ１０４のスレショルド電圧
ほど降下（drop）しＶin−３Ｖtn＋ΔＶ−ＶｔN にな
る。これによって、ノード１１１の電位はＶin−３Ｖtn
＋２ΔＶ−２ＶｔN になる。結局、クロックパルス信号
（ＯＰ）が発振（oscillation)される際、毎度周期（pe
riod）の上昇エッジで、ノード１１１には電荷が蓄積さ
れ、ノード１１１の電位がΔＶ−（Ｖth＋ＶｔN ）ぐら
いずつ上昇する。これによって、ローカルチャージポン
プ回路は出力端子１０９を通じて選択されたワードライ
ンにプログラムに必要な高電圧（Ｖout)を印加すること
ができるようになる。この際、チャージポンプ回路が継
続的に動作するためにはΔＶがトランジスタ１０３のス
レショルド電圧とトランジスタ１０４のスレショルド電
圧との合計（Ｖtn＋ＶｔN ）より大きくなければならな
い。
Ｖccレベルからグラウンドレベルに遷移すると、すなわ
ち、クロックパルス信号（ＯＰ）の下降エッジ（fallin
g edge）では、ＭＯＳキャパシタ１０２の反結合作用
（decoupling）によってノード１１０の電位はΔＶほど
下降（fall-down)してＶin−２Ｖthになる。この際、ノ
ード１１０の電位Ｖin−２Ｖtnはノード１１１の電位Ｖ
in−２Ｖtn＋ΔＶ−ＶｔN より低いので、ノード１１０
の電位はＭＯＳトランジスタ１０４のスレショルド電圧
ほど降下（drop）しＶin−３Ｖtn＋ΔＶ−ＶｔN にな
る。これによって、ノード１１１の電位はＶin−３Ｖtn
＋２ΔＶ−２ＶｔN になる。結局、クロックパルス信号
（ＯＰ）が発振（oscillation)される際、毎度周期（pe
riod）の上昇エッジで、ノード１１１には電荷が蓄積さ
れ、ノード１１１の電位がΔＶ−（Ｖth＋ＶｔN ）ぐら
いずつ上昇する。これによって、ローカルチャージポン
プ回路は出力端子１０９を通じて選択されたワードライ
ンにプログラムに必要な高電圧（Ｖout)を印加すること
ができるようになる。この際、チャージポンプ回路が継
続的に動作するためにはΔＶがトランジスタ１０３のス
レショルド電圧とトランジスタ１０４のスレショルド電
圧との合計（Ｖtn＋ＶｔN ）より大きくなければならな
い。
【０００８】だが、低電力フラッシュメモリ装置でこの
チャージポンプ回路が使用される場合には、電源電圧
（Ｖcc）が低いので、キャパシタ１０２によってノード
１１０に蓄積される電荷量が減少し、ノード１１１の電
圧レベルの上昇によって起るボディ効果（body effect)
はトランジスタ１０３，１０４各々のスレショルド電圧
の上昇を招来する。ここで、ボディ効果とはＭＯＳトラ
ンジスタのソースと基板の接合部（junction）が逆バイ
アス（reverse-biased）されて、スレショルド電圧が増
加する現像を言い、これは基板バイアス効果（substrat
e bias effect)あるいはバックバイアス（back bias)と
も称される。トランジスタ１０３，１０４各々のスレシ
ョルド電圧は次の式で決定される。
チャージポンプ回路が使用される場合には、電源電圧
（Ｖcc）が低いので、キャパシタ１０２によってノード
１１０に蓄積される電荷量が減少し、ノード１１１の電
圧レベルの上昇によって起るボディ効果（body effect)
はトランジスタ１０３，１０４各々のスレショルド電圧
の上昇を招来する。ここで、ボディ効果とはＭＯＳトラ
ンジスタのソースと基板の接合部（junction）が逆バイ
アス（reverse-biased）されて、スレショルド電圧が増
加する現像を言い、これは基板バイアス効果（substrat
e bias effect)あるいはバックバイアス（back bias)と
も称される。トランジスタ１０３，１０４各々のスレシ
ョルド電圧は次の式で決定される。
【０００９】Ｖth＝Ｖfb＋Ｏｆ＋γ（２Ｏｆ＋Ｖsb） ここで、Ｖfbはフラットバンド電圧（flatband voltag
e）であり、Ｏｆはワークファンクション（work functi
on)、γはボディ係数（body coefficient）、Ｖsbは基
板バイアスセンシティビィティ（substrate bias sensi
tivity）である。
e）であり、Ｏｆはワークファンクション（work functi
on)、γはボディ係数（body coefficient）、Ｖsbは基
板バイアスセンシティビィティ（substrate bias sensi
tivity）である。
【００１０】
【発明が解決しようとする課題】上の式で、トランジス
タ１０４のソースであるノード１１０の電圧（Ｖ110 ）
とトランジスタ１０３のソースであるノード１１１の電
圧（Ｖ111)が各々上昇しながら、Ｖsbが基板電圧に敏感
になって、トランジスタ１０３，１０４各々のスレショ
ルド電圧が上昇する。このように、トランジスタ１０
３，１０４各々のスレショルド電圧が上昇し、低い（lo
w)電源電圧（power source voltage; Ｖcc）によってΔ
Ｖが減少すると、前述した条件ΔＶ＞Ｖtn＋ＶｔN が満
足されないのでチャージポンプの高電圧伝達特性が低下
する。電源電圧（Ｖcc）が３Ｖであり、キャパシタ１０
２の結合比（coupling ratio）が０．９である時、ΔＶ
は２．７ＶでありＶtn＋ＶｔN は１８Ｖ程度である。従
って、選択されたワードラインに印加される電圧（Ｖou
t)が１８Ｖを越えることができないようになる。
タ１０４のソースであるノード１１０の電圧（Ｖ110 ）
とトランジスタ１０３のソースであるノード１１１の電
圧（Ｖ111)が各々上昇しながら、Ｖsbが基板電圧に敏感
になって、トランジスタ１０３，１０４各々のスレショ
ルド電圧が上昇する。このように、トランジスタ１０
３，１０４各々のスレショルド電圧が上昇し、低い（lo
w)電源電圧（power source voltage; Ｖcc）によってΔ
Ｖが減少すると、前述した条件ΔＶ＞Ｖtn＋ＶｔN が満
足されないのでチャージポンプの高電圧伝達特性が低下
する。電源電圧（Ｖcc）が３Ｖであり、キャパシタ１０
２の結合比（coupling ratio）が０．９である時、ΔＶ
は２．７ＶでありＶtn＋ＶｔN は１８Ｖ程度である。従
って、選択されたワードラインに印加される電圧（Ｖou
t)が１８Ｖを越えることができないようになる。
【００１１】図５には、従来のローカルチャージポンプ
回路で、ノード１１０の電圧（Ｖ11 0)、スイッチング電
圧（swithing voltage）であるノード１１１の電圧（Ｖ
111)及び、出力電圧（Ｖout)の変化が図示されている。
図５を参照すると、出力電圧（Ｖout)の増加はクロック
パルス信号（ＯＰ）がＶccレベルに維持される区間（Ｔ
１）の間で成立することがわかる。しかし、出力電圧
（Ｖout)が１６Ｖを過ぎてスイッチング電圧（Ｖ111)が
増加すると、トランジスタ１０３のボディ効果が増加さ
れることによって結合電圧（ΔＶ）の大きさが急激に減
少し、出力電圧（Ｖout)の増加量が減少する。図６では
従来のチャージポンプ回路で電源電圧（Ｖcc）を３．０
Ｖから２．４Ｖまで０．２Ｖずつ減少（sweep)した際の
出力電圧（Ｖout)の変化が図示されている。図６を参照
すると、電源電圧（Ｖcc) の減少は特に出力電圧（Ｖou
t)の減少を引き起すことがわかる。
回路で、ノード１１０の電圧（Ｖ11 0)、スイッチング電
圧（swithing voltage）であるノード１１１の電圧（Ｖ
111)及び、出力電圧（Ｖout)の変化が図示されている。
図５を参照すると、出力電圧（Ｖout)の増加はクロック
パルス信号（ＯＰ）がＶccレベルに維持される区間（Ｔ
１）の間で成立することがわかる。しかし、出力電圧
（Ｖout)が１６Ｖを過ぎてスイッチング電圧（Ｖ111)が
増加すると、トランジスタ１０３のボディ効果が増加さ
れることによって結合電圧（ΔＶ）の大きさが急激に減
少し、出力電圧（Ｖout)の増加量が減少する。図６では
従来のチャージポンプ回路で電源電圧（Ｖcc）を３．０
Ｖから２．４Ｖまで０．２Ｖずつ減少（sweep)した際の
出力電圧（Ｖout)の変化が図示されている。図６を参照
すると、電源電圧（Ｖcc) の減少は特に出力電圧（Ｖou
t)の減少を引き起すことがわかる。
【００１２】本発明の目的は低い電源電圧高密度ナンド
フラッシュ不揮発性半導体メモリ装置で使用されるロー
カルチャージポンプの電圧伝達特性を改善することであ
る。
フラッシュ不揮発性半導体メモリ装置で使用されるロー
カルチャージポンプの電圧伝達特性を改善することであ
る。
【００１３】本発明の他の目的は低い電源電圧動作マー
ジン（low power source voltage operating margin)を
持つローカルチャージポンプ回路を提供することであ
る。
ジン（low power source voltage operating margin)を
持つローカルチャージポンプ回路を提供することであ
る。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のチャージポンプ回路は、所定のクロックパ
ルス信号（ＯＰ）を発生する発振手段１０１と、内部高
電圧信号（ＶH ）を発生する内部高電圧発生手段１０５
とを具備し、外部から印加される所定の制御電圧信号
（Ｖin）に応答して、ワードラインに前記内部高電圧信
号を印加する不揮発性半導体メモリ装置のローカルチャ
ージポンプ回路において、第１ノード１１０と、一端が
前記クロックパルス信号（ＯＰ）に連結され、他端が前
記第１ノードに連結されるキャパシタ１０２と、第２ノ
ード１１１と、前記第１ノードに連結される第１電極
と、前記第２ノードに連結される第２電極と、前記第１
ノードに連結される制御電極を持つ第１トランジスタ１
０３と、前記第１ノードに連結される第１電極と、前記
内部高電圧信号に連結される第２電極と、前記第２ノー
ドに連結される制御電極を持つ第２トランジスタ１０４
と、前記制御電圧信号（Ｖin）が印加される制御入力端
子１０６と、前記制御入力端子に連結される第１電極
と、前記第２ノードに連結される第２電極と、電源電圧
（Ｖcc）に連結される制御電極を持つ第３トランジスタ
１０７と、前記ワードラインに連結され、前記内部高電
圧信号を出力する出力端子１０９と、前記内部高電圧信
号に連結される第１電極と、前記出力端子に連結される
第２電極と、前記第２ノードに連結される制御電極を持
つ第４トランジスタ１０８と、前記クロックパルス信号
に連結される入力端子と、前記第２ノードに連結される
出力端子とを持ち、前記クロックパルス信号（ＯＰ）が
所定の第１電圧レベルを維持する間、前記第２ノードを
放電させてクロックパルス信号（ＯＰ）が所定の第２電
圧レベルを維持する間、前記第２ノードを充電させ、前
記第２ノードのスイッチング電圧（Ｖ111)が所定の大き
さを持つようにするスイッチング電圧安定化手段１１
２，１１３とを含む。
めの本発明のチャージポンプ回路は、所定のクロックパ
ルス信号（ＯＰ）を発生する発振手段１０１と、内部高
電圧信号（ＶH ）を発生する内部高電圧発生手段１０５
とを具備し、外部から印加される所定の制御電圧信号
（Ｖin）に応答して、ワードラインに前記内部高電圧信
号を印加する不揮発性半導体メモリ装置のローカルチャ
ージポンプ回路において、第１ノード１１０と、一端が
前記クロックパルス信号（ＯＰ）に連結され、他端が前
記第１ノードに連結されるキャパシタ１０２と、第２ノ
ード１１１と、前記第１ノードに連結される第１電極
と、前記第２ノードに連結される第２電極と、前記第１
ノードに連結される制御電極を持つ第１トランジスタ１
０３と、前記第１ノードに連結される第１電極と、前記
内部高電圧信号に連結される第２電極と、前記第２ノー
ドに連結される制御電極を持つ第２トランジスタ１０４
と、前記制御電圧信号（Ｖin）が印加される制御入力端
子１０６と、前記制御入力端子に連結される第１電極
と、前記第２ノードに連結される第２電極と、電源電圧
（Ｖcc）に連結される制御電極を持つ第３トランジスタ
１０７と、前記ワードラインに連結され、前記内部高電
圧信号を出力する出力端子１０９と、前記内部高電圧信
号に連結される第１電極と、前記出力端子に連結される
第２電極と、前記第２ノードに連結される制御電極を持
つ第４トランジスタ１０８と、前記クロックパルス信号
に連結される入力端子と、前記第２ノードに連結される
出力端子とを持ち、前記クロックパルス信号（ＯＰ）が
所定の第１電圧レベルを維持する間、前記第２ノードを
放電させてクロックパルス信号（ＯＰ）が所定の第２電
圧レベルを維持する間、前記第２ノードを充電させ、前
記第２ノードのスイッチング電圧（Ｖ111)が所定の大き
さを持つようにするスイッチング電圧安定化手段１１
２，１１３とを含む。
【００１５】また本発明のローカルチャージポンプ回路
において、前記スイッチング電圧安定化手段は、クロッ
クパルス信号の位相（phase)を反転させて、反転された
クロックパルス信号（inverted clock pulse signal)を
出力する反転手段と、反転されたクロックパルス信号に
連結される一つの端子と第２ノードに連結される他の端
子を持つ他の一つのキャパシタとを含む。
において、前記スイッチング電圧安定化手段は、クロッ
クパルス信号の位相（phase)を反転させて、反転された
クロックパルス信号（inverted clock pulse signal)を
出力する反転手段と、反転されたクロックパルス信号に
連結される一つの端子と第２ノードに連結される他の端
子を持つ他の一つのキャパシタとを含む。
【００１６】本発明のローカルチャージポンプ回路はス
イッチング電圧安定化手段を具備することによって、電
源電圧に関係なしに充分なプログラム電圧マージンを確
保することができるようになる。
イッチング電圧安定化手段を具備することによって、電
源電圧に関係なしに充分なプログラム電圧マージンを確
保することができるようになる。
【００１７】
【発明の実施の形態】以下は添付の図面を参照して本発
明の実施の形態を詳細に説明する。図１は本発明の実施
の形態に係るローカルチャージポンプ回路を示す回路図
である。なお図４に示す従来の回路と同一の構成部分に
は同一符号を付し、その詳細説明は省略する。
明の実施の形態を詳細に説明する。図１は本発明の実施
の形態に係るローカルチャージポンプ回路を示す回路図
である。なお図４に示す従来の回路と同一の構成部分に
は同一符号を付し、その詳細説明は省略する。
【００１８】本発明による新規なローカルチャージポン
プ回路は、図１に図示したように、インバータ１１２と
キャパシタ１１３とで構成されるスイッチング電圧安定
化回路（switching voltage stabilization circuit)を
具備したこと特徴としている。スイッチング電圧安定化
回路１１２，１１３は発振器１０１から出力されるクロ
ックパルス信号（ＯＰ）が電源電圧レベルを維持する
間、ノード１１１を放電（discharge)させ、クロックパ
ルス信号（ＯＰ）が接地電圧レベルを維持する間、ノー
ド１１１を充電（charge）させて第２ノード１１１上の
スイッチング電圧（Ｖ111)が一定の大きさを持つように
する。
プ回路は、図１に図示したように、インバータ１１２と
キャパシタ１１３とで構成されるスイッチング電圧安定
化回路（switching voltage stabilization circuit)を
具備したこと特徴としている。スイッチング電圧安定化
回路１１２，１１３は発振器１０１から出力されるクロ
ックパルス信号（ＯＰ）が電源電圧レベルを維持する
間、ノード１１１を放電（discharge)させ、クロックパ
ルス信号（ＯＰ）が接地電圧レベルを維持する間、ノー
ド１１１を充電（charge）させて第２ノード１１１上の
スイッチング電圧（Ｖ111)が一定の大きさを持つように
する。
【００１９】再び図１を参照すると、この実施の形態の
ローカルチャージポンプ回路は二つの空乏型ＭＯＳキャ
パシタ１０２，１１３、４つのエンハンスメント型Ｎチ
ャンネルＭＯＳトランジスタ１０３，１０４，１０７，
１０８及び、インバータ１１２で構成される。キャパシ
タ１０２の一つの端子は発振器１０１から出力されるポ
ンプ信号であるクロックパルス信号（ＯＰ）と連結さ
れ、ＭＯＳキャパシタ１０２の他の端子はＭＯＳトラン
ジスタ１０３のドレインと連結される。トランジスタ１
０３のゲート及びドレインは相互連結され、ＭＯＳトラ
ンジスタ１０４のソース−ドレインがトランジスタ１０
３のゲートと高電圧発生器１０５との間に連結される。
チャージポンプの外部から印加される制御電圧信号（Ｖ
in）に連結される制御入力端子１０６とＭＯＳトランジ
スタ１０３のソースとの間にはＭＯＳトランジスタ１０
７のソース−ドレインが連結され、そのゲートには電源
電圧（Ｖcc）が連結される。又、トランジスタ１０７の
ソースはトランジスタ１０４のゲート及びＭＯＳトラン
ジスタ１０８のゲートと各々連結される。トランジスタ
１０８のソース−ドレインはトランジスタ１０４のソー
スと出力端子１０９との間に連結され、高電圧発生器１
０５からトランジスタ１０８のドレインに高電圧信号
（ＶH ）が印加される。インバータ１１２の入力端子は
クロックパルス信号（ＯＰ）と連結され、インバータ１
１２の出力端子はＭＯＳキャパシタ１１３の一つの端子
と連結される。キャパシタ１１３の他の端子はトランジ
スタ１０３，１０７のソースとトランジスタ１０４，１
０８のゲートに共通的に連結される。発振器１０１から
出力されるクロックパルス信号ＯＰは大略グラウンドレ
ベル（０Ｖ）とＶccレベルとの間にスイングする。発振
器１０１からのクロックパルス信号（ＯＰ）はＭＯＳキ
ャパシタ１０２によってノード１１０に結合され、ＭＯ
Ｓキャパシタ１０２の結合比は大略０．９程度である。
このキャパシタ１１０を通じてノード１１０に結合され
る電圧をΔＶ１とすると、結合電圧（ΔＶ１）は０．９
×Ｖccになる。キャパシタ１１３の結合比はキャパシタ
１０２のそれより小さいことが望ましい。
ローカルチャージポンプ回路は二つの空乏型ＭＯＳキャ
パシタ１０２，１１３、４つのエンハンスメント型Ｎチ
ャンネルＭＯＳトランジスタ１０３，１０４，１０７，
１０８及び、インバータ１１２で構成される。キャパシ
タ１０２の一つの端子は発振器１０１から出力されるポ
ンプ信号であるクロックパルス信号（ＯＰ）と連結さ
れ、ＭＯＳキャパシタ１０２の他の端子はＭＯＳトラン
ジスタ１０３のドレインと連結される。トランジスタ１
０３のゲート及びドレインは相互連結され、ＭＯＳトラ
ンジスタ１０４のソース−ドレインがトランジスタ１０
３のゲートと高電圧発生器１０５との間に連結される。
チャージポンプの外部から印加される制御電圧信号（Ｖ
in）に連結される制御入力端子１０６とＭＯＳトランジ
スタ１０３のソースとの間にはＭＯＳトランジスタ１０
７のソース−ドレインが連結され、そのゲートには電源
電圧（Ｖcc）が連結される。又、トランジスタ１０７の
ソースはトランジスタ１０４のゲート及びＭＯＳトラン
ジスタ１０８のゲートと各々連結される。トランジスタ
１０８のソース−ドレインはトランジスタ１０４のソー
スと出力端子１０９との間に連結され、高電圧発生器１
０５からトランジスタ１０８のドレインに高電圧信号
（ＶH ）が印加される。インバータ１１２の入力端子は
クロックパルス信号（ＯＰ）と連結され、インバータ１
１２の出力端子はＭＯＳキャパシタ１１３の一つの端子
と連結される。キャパシタ１１３の他の端子はトランジ
スタ１０３，１０７のソースとトランジスタ１０４，１
０８のゲートに共通的に連結される。発振器１０１から
出力されるクロックパルス信号ＯＰは大略グラウンドレ
ベル（０Ｖ）とＶccレベルとの間にスイングする。発振
器１０１からのクロックパルス信号（ＯＰ）はＭＯＳキ
ャパシタ１０２によってノード１１０に結合され、ＭＯ
Ｓキャパシタ１０２の結合比は大略０．９程度である。
このキャパシタ１１０を通じてノード１１０に結合され
る電圧をΔＶ１とすると、結合電圧（ΔＶ１）は０．９
×Ｖccになる。キャパシタ１１３の結合比はキャパシタ
１０２のそれより小さいことが望ましい。
【００２０】クロックパルス信号（ＯＰ）はキャパシタ
１０２に印加され、信号（ＯＰ）と反対の位相を持つク
ロックパルス信号（Ｏｐ／）はキャパシタ１１３に印加
される。クロックパルス信号（ＯＰ）がハイレベル（Ｖ
ccレベル）になって、キャパシタ１０２の結合電圧（Δ
Ｖ１）がトランジスタ１０３を通じてノード１１１に伝
達される時、ローレベル（グラウンドレベル）のクロッ
クパルス信号（Ｏｐ／）によって反結合（decoupling）
されたキャパシタ１１３を通じてノード１１１の放電が
成立する。これによって、ノード１１１のスイッチング
電圧レベルに低くなり、その結果、トランジスタ１０３
のバックアップ期間（back bias term）が減少される。
これとは反対に、クロックパルス信号（ＯＰ）がローレ
ベル（グラウンドレベル）になり、キャパシタ１０２が
反結合される時、ハイレベル（Ｖccレベル）のクロック
パルス信号（Ｏｐ／）によってキャパシタ１１３がノー
ド１１１に結合電圧（ΔＶ２）を印加して、トランジス
タ１０４のバックバイアスによるスレショルド電圧の増
加分を相殺させる。又、２．４ないし３．３Ｖ程度の低
い電源電圧で、キャパシタ１０２の結合電圧（ΔＶ１）
が減少しても、キャパシタ１１３によって結合電圧（Δ
Ｖ１）がノード１１１に印加されることによって、ノー
ド１１１のスイッチング電圧（Ｖ111)は電源電圧（Ｖc
c）に関係なしに安定化される。この動作原理を具体的
に説明すると次のようである。
１０２に印加され、信号（ＯＰ）と反対の位相を持つク
ロックパルス信号（Ｏｐ／）はキャパシタ１１３に印加
される。クロックパルス信号（ＯＰ）がハイレベル（Ｖ
ccレベル）になって、キャパシタ１０２の結合電圧（Δ
Ｖ１）がトランジスタ１０３を通じてノード１１１に伝
達される時、ローレベル（グラウンドレベル）のクロッ
クパルス信号（Ｏｐ／）によって反結合（decoupling）
されたキャパシタ１１３を通じてノード１１１の放電が
成立する。これによって、ノード１１１のスイッチング
電圧レベルに低くなり、その結果、トランジスタ１０３
のバックアップ期間（back bias term）が減少される。
これとは反対に、クロックパルス信号（ＯＰ）がローレ
ベル（グラウンドレベル）になり、キャパシタ１０２が
反結合される時、ハイレベル（Ｖccレベル）のクロック
パルス信号（Ｏｐ／）によってキャパシタ１１３がノー
ド１１１に結合電圧（ΔＶ２）を印加して、トランジス
タ１０４のバックバイアスによるスレショルド電圧の増
加分を相殺させる。又、２．４ないし３．３Ｖ程度の低
い電源電圧で、キャパシタ１０２の結合電圧（ΔＶ１）
が減少しても、キャパシタ１１３によって結合電圧（Δ
Ｖ１）がノード１１１に印加されることによって、ノー
ド１１１のスイッチング電圧（Ｖ111)は電源電圧（Ｖc
c）に関係なしに安定化される。この動作原理を具体的
に説明すると次のようである。
【００２１】まず、正常状態（steady state）で、選択
されたワードラインにメモリセルのプログラムに必要な
高電圧を印加するためにＶccレベルの制御電圧信号（Ｖ
in）が制御入力端子１０６に印加されると、ノード１１
１はＶin−Ｖtnにプリチャージされる。ここで、Ｖtnは
ＮＭＯＳトランジスタ１０７のスレショルド電圧であ
る。この時、出力電圧（Ｖout)はＶin−２Ｖtnになる。
ここで、２ＶtnはＮＭＯＳトランジスタ１０７及び１０
８のスレショルド電圧の合計である。従って、ノード１
１０の電位もＶin−２Ｖtnである。以後、クロックパル
ス信号（ＯＰ）がグラウンドレベルからＶccレベルに遷
移すると、ＭＯＳキャパシタ１０２の結合作用によって
ノード１１０の電位がプリチャージ電位よりΔＶ１ほど
上昇され、Ｖin−２Ｖtn＋ΔＶ１になる。この時、ノー
ド１１１の電位はノード１１０の電位よりＭＯＳトラン
ジスタ１０３のスレショルド電圧（ＶｔN ）だけ低くな
るとともにキャパシタ１１３の反結合によってΔＶ２く
らい低くなってＶin−２Ｖtn＋ΔＶ１−ＶｔN −ΔＶ２
になる。図３にはこの実施の形態に係るローカルチャー
ジポンプで、ノード１１０の電圧（Ｖ110)、ノード１１
１のスイッチング電圧（Ｖ111)及び出力電圧（Ｖout)の
変化が図示されている。図３を参照すると、出力電圧
（Ｖout)の増加は、従来とは異なり、クロックパルス信
号（Ｏｐ／）がＶccレベルに維持される区間、すなわち
ΔＶ２が上昇（pull-up)される区間（Ｔ２）の間に主に
成立することがわかる。その理由は区間（Ｔ１）で発生
したトランジスタ１０３のボディ効果が区間（Ｔ２）で
は発生しないので、キャパシタ１１３の結合によってノ
ード１１１の電位がΔＶ２ほど増加することによってト
ランジスタ１０８の伝達特性が増加するからである。こ
のような出力電圧（Ｖout)の主増加区間の調整はΔＶ１
がノード１１１に伝達される過程でトランジスタ１０３
のボディ効果による悪影響を最小化させる。図２にはこ
の実施の形態に係るチャージポンプ回路で電源電圧（Ｖ
cc）を３．０Ｖより２．４Ｖまで０．２Ｖずつ減少させ
た際の出力電圧（Ｖout)の変化が図示されている。図２
を参照すると、電源電圧（Ｖcc）が減少しても出力電圧
（Ｖout)の減少はほとんどないことがわかる。図６と図
２とを比較して見ると、電源電圧（Ｖcc）が３Ｖ以下の
時、従来の技術によるローカルチャージポンプ回路の出
力電圧（Ｖout)は、１６．５Ｖ程度になって始めてボデ
ィ効果の影響を受けることによって、パンピング動作の
開始から５マイクロ秒（μｓ）程度が経過した後に約１
８Ｖ程度に維持される。だが、この実施の形態によるロ
ーカルチャージポンプ回路の出力電圧（Ｖout)はパンピ
ング動作の開始から５マイクロ秒（μｓ）程度が経過し
た後に約２１Ｖ程度に維持されることがわかる。
されたワードラインにメモリセルのプログラムに必要な
高電圧を印加するためにＶccレベルの制御電圧信号（Ｖ
in）が制御入力端子１０６に印加されると、ノード１１
１はＶin−Ｖtnにプリチャージされる。ここで、Ｖtnは
ＮＭＯＳトランジスタ１０７のスレショルド電圧であ
る。この時、出力電圧（Ｖout)はＶin−２Ｖtnになる。
ここで、２ＶtnはＮＭＯＳトランジスタ１０７及び１０
８のスレショルド電圧の合計である。従って、ノード１
１０の電位もＶin−２Ｖtnである。以後、クロックパル
ス信号（ＯＰ）がグラウンドレベルからＶccレベルに遷
移すると、ＭＯＳキャパシタ１０２の結合作用によって
ノード１１０の電位がプリチャージ電位よりΔＶ１ほど
上昇され、Ｖin−２Ｖtn＋ΔＶ１になる。この時、ノー
ド１１１の電位はノード１１０の電位よりＭＯＳトラン
ジスタ１０３のスレショルド電圧（ＶｔN ）だけ低くな
るとともにキャパシタ１１３の反結合によってΔＶ２く
らい低くなってＶin−２Ｖtn＋ΔＶ１−ＶｔN −ΔＶ２
になる。図３にはこの実施の形態に係るローカルチャー
ジポンプで、ノード１１０の電圧（Ｖ110)、ノード１１
１のスイッチング電圧（Ｖ111)及び出力電圧（Ｖout)の
変化が図示されている。図３を参照すると、出力電圧
（Ｖout)の増加は、従来とは異なり、クロックパルス信
号（Ｏｐ／）がＶccレベルに維持される区間、すなわち
ΔＶ２が上昇（pull-up)される区間（Ｔ２）の間に主に
成立することがわかる。その理由は区間（Ｔ１）で発生
したトランジスタ１０３のボディ効果が区間（Ｔ２）で
は発生しないので、キャパシタ１１３の結合によってノ
ード１１１の電位がΔＶ２ほど増加することによってト
ランジスタ１０８の伝達特性が増加するからである。こ
のような出力電圧（Ｖout)の主増加区間の調整はΔＶ１
がノード１１１に伝達される過程でトランジスタ１０３
のボディ効果による悪影響を最小化させる。図２にはこ
の実施の形態に係るチャージポンプ回路で電源電圧（Ｖ
cc）を３．０Ｖより２．４Ｖまで０．２Ｖずつ減少させ
た際の出力電圧（Ｖout)の変化が図示されている。図２
を参照すると、電源電圧（Ｖcc）が減少しても出力電圧
（Ｖout)の減少はほとんどないことがわかる。図６と図
２とを比較して見ると、電源電圧（Ｖcc）が３Ｖ以下の
時、従来の技術によるローカルチャージポンプ回路の出
力電圧（Ｖout)は、１６．５Ｖ程度になって始めてボデ
ィ効果の影響を受けることによって、パンピング動作の
開始から５マイクロ秒（μｓ）程度が経過した後に約１
８Ｖ程度に維持される。だが、この実施の形態によるロ
ーカルチャージポンプ回路の出力電圧（Ｖout)はパンピ
ング動作の開始から５マイクロ秒（μｓ）程度が経過し
た後に約２１Ｖ程度に維持されることがわかる。
【００２２】本発明の望ましい実施の形態では、チャー
ジポンプ回路はＭＯＳ電界効果トランジスタと、空乏型
ＭＯＳキャパシタとによって実現されたが、本発明はＭ
ＯＳ電界効果トランジスタ及び空乏型ＭＯＳキャパシタ
に限定されるものではないことを理解しなければならな
い。本発明のチャージポンプ回路は接合型電界効果トラ
ンジスタあるいはそれと類似な他の技術によっても実現
することができるし、エンハンスメント型ＭＯＳキャパ
シタも使用することができる。
ジポンプ回路はＭＯＳ電界効果トランジスタと、空乏型
ＭＯＳキャパシタとによって実現されたが、本発明はＭ
ＯＳ電界効果トランジスタ及び空乏型ＭＯＳキャパシタ
に限定されるものではないことを理解しなければならな
い。本発明のチャージポンプ回路は接合型電界効果トラ
ンジスタあるいはそれと類似な他の技術によっても実現
することができるし、エンハンスメント型ＭＯＳキャパ
シタも使用することができる。
【００２３】
【発明の効果】以上詳細に説明したように、本発明によ
ると、３Ｖ以下の電源電圧で動作するフラッシュ不揮発
性メモリのプログラミングモードで、ワードラインに２
０Ｖ以上の高電圧を印加することができるようになり、
電源電圧の変化に関係なしにプログラミングに必要な充
分な高電圧を得ることができるので充分なプログラムマ
ージンが確保される。
ると、３Ｖ以下の電源電圧で動作するフラッシュ不揮発
性メモリのプログラミングモードで、ワードラインに２
０Ｖ以上の高電圧を印加することができるようになり、
電源電圧の変化に関係なしにプログラミングに必要な充
分な高電圧を得ることができるので充分なプログラムマ
ージンが確保される。
【図１】本発明の望ましい実施の形態に係るチャージポ
ンプ回路を示す回路図である。
ンプ回路を示す回路図である。
【図２】図１に示された回路で、電源電圧の減少による
出力電圧の変化を示す特性図である。
出力電圧の変化を示す特性図である。
【図３】図１に示された回路で、各ノード電圧と、出力
電圧との変化を示す特性図である。
電圧との変化を示す特性図である。
【図４】従来のチャージポンプ回路を示す回路図であ
る。
る。
【図５】図４に示された回路で、各ノード電圧と、出力
電圧との変化を示す特性図である。
電圧との変化を示す特性図である。
【図６】図４に示された回路で、電源電圧の減少による
出力電圧の変化を示す特性図である。
出力電圧の変化を示す特性図である。
１０２，１１３ ＭＯＳキャパシタ １０３，１０４，１０７，１０８ ＭＯＳトランジス
タ
タ
Claims (8)
- 【請求項１】 所定のクロックパルス信号（ＯＰ）を発
生する発振手段１０１と、内部高電圧信号（ＶH ）を発
生する内部高電圧発生手段１０５とを具備し、外部から
印加される所定の制御電圧信号（Ｖin）に応答して、ワ
ードラインに前記内部高電圧信号を印加する不揮発性半
導体メモリ装置のローカルチャージポンプ回路におい
て、 第１ノード１１０と、 一端が前記クロックパルス信号（ＯＰ）に連結され、他
端が前記第１ノードに連結されるキャパシタ１０２と、 第２ノード１１１と、 前記第１ノードに連結される第１電極と、前記第２ノー
ドに連結される第２電極と、前記第１ノードに連結され
る制御電極を持つ第１トランジスタ１０３と、 前記第１ノードに連結される第１電極と、前記内部高電
圧信号に連結される第２電極と、前記第２ノードに連結
される制御電極を持つ第２トランジスタ１０４と、 前記制御電圧信号（Ｖin）が印加される制御入力端子１
０６と、 前記制御入力端子に連結される第１電極と、前記第２ノ
ードに連結される第２電極と、電源電圧（Ｖcc）に連結
される制御電極を持つ第３トランジスタ１０７と、 前記ワードラインに連結され、前記内部高電圧信号を出
力する出力端子１０９と、 前記内部高電圧信号に連結される第１電極と、前記出力
端子に連結される第２電極と、前記第２ノードに連結さ
れる制御電極を持つ第４トランジスタ１０８と、 前記クロックパルス信号に連結される入力端子と、前記
第２ノードに連結される出力端子とを持ち、前記クロッ
クパルス信号（ＯＰ）が所定の第１電圧レベルを維持す
る間、前記第２ノードを放電させてクロックパルス信号
（ＯＰ）が所定の第２電圧レベルを維持する間、前記第
２ノードを充電させ、前記第２ノードのスイッチング電
圧（Ｖ111)が所定の大きさを持つようにするスイッチン
グ電圧安定化手段１１２，１１３と、を含むことを特徴
とするローカルチャージポンプ回路。 - 【請求項２】 前記スイッチング電圧安定化手段は、 前記クロックパルス信号の位相を反転させて反転された
クロックパルス信号Ｏｐ／）を出力する反転手段１１２
と、一端が反転されたクロックパルス信号に連結され、
他端が前記第２ノードに連結される他の一つのキャパシ
タ１１３を含むことを特徴とする請求項１に記載のロー
カルチャージポンプ回路。 - 【請求項３】 前記キャパシタがＭＯＳキャパシタであ
ることを特徴とする請求項２に記載のローカルチャージ
ポンプ回路。 - 【請求項４】 前記第１ないし第４トランジスタは電界
効果トランジスタであることを特徴とする請求項１に記
載のローカルチャージポンプ回路。 - 【請求項５】 前記キャパシタは空乏型ＭＯＳキャパシ
タであることを特徴とする請求項２に記載のローカルチ
ャージポンプ回路。 - 【請求項６】 前記第１ないし第４トランジスタはエン
ハンスメント型ＮＭＯＳトランジスタであることを特徴
とする請求項１に記載のローカルチャージポンプ回路。 - 【請求項７】 前記第１電圧レベルは電源電圧レベルで
あり、前記第２電圧レベルは接地電圧レベルであること
を特徴とする請求項１に記載のローカルチャージポンプ
回路。 - 【請求項８】 前記電源電圧レベルは２．４ないし３．
３Ｖであることを特徴とする請求項７に記載のローカル
チャージポンプ回路。
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