KR20000015638A - 반도체 메모리 소자의 전압 공급장치 - Google Patents

반도체 메모리 소자의 전압 공급장치 Download PDF

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Abstract

본 발명은 VCC에 관한 정보를 정전압회로에 출력하는 VCC검출부를 포함하여 구성하므로 VCC에 따라 VNEG가 변동되지 않아 플래쉬 EEPROM 셀 어레이의 소거동작의 신뢰성을 향상시키기 위한 반도체 메모리 소자의 전압 공급장치에 관한 것이다.
본 발명의 반도체 메모리 소자의 전압 공급장치는 외부전원인 VCC의 크기를 검출하여 제 1, 제 2 VCC를 출력하는 VCC검출부, 상기 VCC를 입력받아 VNEG을 출력하는 차아지 펌프 회로, 상기 차아지 펌프 회로에 클럭 펄스를 인가하는 클럭 회로와, 상기 VNEG가 상기 VCC의 크기에 따라 변동되지 않도록 상기 제 1, 제 2 VCC를 입력받아 상기 VNEG를 모니터 및 제어하여 일정한 VNEG를 출력하는 정전압회로를 포함하여 구성됨을 특징으로 한다.

Description

반도체 메모리 소자의 전압 공급장치
본 발명은 반도체 메모리 소자의 전압 공급장치에 관한 것으로, 특히 소자에 정전압을 공급하는 반도체 메모리 소자의 전압 공급장치에 관한 것이다.
플래쉬 EEPROM 셀 어레이(Flash EEPROM Cell Array)의 소거동작시 네가티브(Negative)전압 공급장치는 워드라인(Wordline)을 통해 제어게이트에 네가티브정전압을 공급한다.
도 1은 종래 기술에 따른 네가티브전압 공급장치를 나타낸 블록도이고, 도 2는 종래 기술에 따른 네가티브전압 공급장치의 정전압회로를 나타낸 회로도이며, 도 3은 종래 기술에 따른 네가티브전압 공급장치에서 VCC의 크기에 따른 VNEG의 변동을 나타낸 도면이다.
종래 기술에 따른 네가티브전압 공급장치는 도 1에서와 같이, 차아지 펌프(Charge Pump)로 부터 일정한 전압을 출력하기 위한 차아지 펌프 회로(1), 상기 차아지 펌프 회로(1)에 클럭 펄스(Clock Pulse)를 인가하는 클럭 회로(2)와, 상기 차아지 펌프 출력 전압을 모니터(Monitor)하여 원하는 출력전압이 발생될 때까지는 계속 펌프를 인에이블(Enable)시키고 그 이상의 전압이 나오면 디스에이블(Disable)신호를 발생시켜 차아지 펌프를 중지시키는 정전압회로(3)로 구성된다.
여기서, 상기 정전압회로(3)는 도 2에서와 같이, 제 1, 제 2 커런트 밀러(Current Mirror)(11,12), 기준전압(VREF)공급부(13), 전압분배부(14)와, 출력부(15) 그리고 소거동작신호, 외부전원(VCC), VREF, 구동전압(VDD), 네가티브전압 공급장치의 출력전압(VNEG), 고전압인가신호(HVON), X어드레스선택신호(XALLSEL)와, 제 1 , 제 2 NMOS(N1,N2)로 구성된다.
여기서, 상기 제 1, 제 2 커런트 밀러(11,12)는 노드(Node)A의 전압을 공통으로 인가받는다.
상기 노드A는 상기 제 1, 제 2 커런트 밀러(11,12)의 공통 입력라인과 상기 제 1 NMOS(N1)의 드레인의 교차점이다.
그리고, 상기 VREF공급부(13)는 제 1, 제 2 VREF공급기(16,17)와 소오스가 접지된 제 3, 제 4 NMOS(N3,N4)로 구성된다.
상기 제 1 VREF공급기(16)는 상기 VDD에 드레인이, 상기 반전된 소거동작신호에 게이트가 각각 연결된 제 3 PMOS(P3)와 상기 제 3 PMOS(P3)의 소오스와 접지전압(VSS)사이에 직렬연결된 다수개의 저항으로 구성되어 상기 제 1 커런트 밀러(11)의 하나의 입력단자에 제 1 VREF을 출력한다.
상기 제 2 VREF공급기(17)는 제 5 NMOS(N5)와 제 1 커패시터(C1) 그리고 접지된 제 2 커패시터(C2)로 구성되어 상기 제 2 커런트 밀러(12)의 하나의 입력단자에 상기 제 1, 제 2 커패시터(C1,C2)의 출력인 제 2 VREF을 출력한다.
상기 제 5 NMOS(N5)의 게이트는 4개의 제 1 인버터(i1)를 거쳐 상기 소거동작신호에 연결되고, 소오스는 상기 VREF에 연결되며, 드레인은 상기 제 3 NMOS(N3)의 드레인과 상기 제 1 커패시터(C1)에 연결된다.
상기 제 2 커패시터(C2)는 상기 제 1 커패시터(C1)에 연결된다.
상기 제 3 NMOS(N3)의 게이트는 상기 제 4 NMOS(N4)의 게이트에 공통으로 연결되고, 상기 제 4 NMOS(N4)의 드레인은 상기 제 2 VREF에 연결된다.
또한, 상기 전압분배부(14)는 상기 제 1, 제 2 커런트 밀러(11,12)의 공통입력라인과 상기 VNEG에 연결된 제 3 커패시터(C3), 상기 제 1, 제 2 커런트 밀러(11,12)의 공통입력라인과 연결되며 접지된 제 4 커패시터(C4)로 구성된다.
이어, 상기 출력부(15)는 제 1, 제 2 PMOS(P1,P2)로 구성된다.
상기 제 1 PMOS(P1)의 드레인은 상기 VDD에 연결되고, 소오스는 VNEG에 연결되며, 게이트는 제 2 인버터(i2)를 거쳐 상기 제 1 커런트 밀러(11)의 출력에 연결된다.
상기 제 2 PMOS(P2)의 드레인은 상기 VDD에 연결되고, 소오스는 VNEG에 연결되며, 게이트는 제 3 인버터(i3)를 거쳐 상기 제 2 커런트 밀러(12)의 출력에 연결된다.
그리고, 상기 제 1 NMOS(N1)의 드레인은 상기 노드A에 연결되고, 소오스는 상기 제 2 NMOS(N2)의 소오스에 연결되며, 게이트는 상기 제 4 인버터(i4)를 거쳐 상기 HVON에 연결된다.
또한, 상기 제 2 NMOS(N2)의 드레인은 상기 VREF에 연결되고, 게이트는 상기 제 5 인버터(i5)를 거쳐 상기 XALLSEL에 연결된다.
상기와 같이 구성된 종래 기술에 따른 네가티브전압 공급장치의 정전압회로의 동작설명은 다음과 같다.
먼저, 노드A는 HVON과 XALLSEL가 로우이므로 상기 제 1, 제 2 NMOS(N1,N2)가 턴-온(Turn-on)되어 상기 VREF로 프리차아지(Precharge)된 상태에서 플래쉬 EEPROM 셀 어레이의 소거동작이 시작되면 상기 네가티브 차아지 펌프회로(1)가 동작하여 그 출력인 상기 VNEG가 점점 증가하고, 상기 정전압회로(3)에 상기 소거동작신호를 인가한다.
상기 정전압회로(3)에 상기 소거동작신호를 인가하면 상기 제 1, 제 2 커런트 밀러(11,12)와 제 5 NMOS(N5)가 턴-온되어 상기 정전압회로(3)가 동작을 시작한다.
이때, 상기 HVON과 XALLSEL가 하이되어 상기 제 1, 제 2 NMOS(N1,N2)가 턴-오프(Turn-off)되므로 상기 노드A는 상기 VREF에 연결되지 않고, 상기 노드A의 전압은 상기 전압분배부(14)의 제 3, 제 4 커패시터(C3,C4)를 거쳐 상기 VNEG에 의해 커플링(Coupling) 전압이 된다.
그리고, 상기 제 1, 제 2 커런트 밀러(11,12)에서 상기 각각의 제1, 제 2 VREF와 상기 노드A의 전압을 비교한다.
여기서, 상기 제 1 커런트 밀러(11), 제 2 인버터(i2)와, 제 1 PMOS(P1)의 동작관계가 상기 제 2 커런트 밀러(12), 제 3 인버터(i3)와, 제 2 PMOS(P2)의 동작관계와 같기 때문에 상기 제 1 커런트 밀러(11), 제 2 인버터(i2)와, 제 1 PMOS(P1)의 동작관계만을 기술한다.
먼저 상기 VNEG가 이미 정한 기준보다 증가하는 경우 즉 상기 노드A의 전압이 상기 제 1 VREF보다 낮아진 경우에는 상기 제 1 커런트 밀러(11)는 제어신호인 하이(High)신호를 상기 제 2 인버터(i2)를 거쳐 상기 제 1 PMOS(P1)에 출력하여 상기 제 1 PMOS(P1)를 턴-온시킨다.
상기 제 1 PMOS(P1)의 턴-온으로 상기 VDD가 상기 VNEG에 인가되어 상기 VNEG를 감소시킨다.
상기 VDD의 인가로 상기 VNEG가 계속해서 감소하다가 그 반대로, 상기 VNEG가 이미 정한 기준보다 감소하면 즉 상기 노드A의 전압이 상기 VREF보다 높아지면 상기 제 1 커런트 밀러(11)는 제어신호인 로우(Low)신호를 상기 제 2 인버터(i2)를 거쳐 상기 제 1 PMOS(P1)에 출력하여 상기 제 1 PMOS(P1)를 턴-오프시킨다.
상기 제 1 PMOS(P1)의 턴-오프로 상기 VDD가 상기 VNEG에 인가되지 못하여 상기 VNEG는 다시 증가한다.
여기서, 상기 네가티브 차아지 펌프(1)의 차아지 공급량이 상기 VCC에 따라 크게 차이가 나므로 즉 상기 VCC가 높을수록 상기 차아지 펌프의 전류 공급능력이 커지므로 상기 커플링전압도 변동된다.
상기 커플링전압의 변동에 의해 상기 노드A의 전압도 변하므로 종래 기술에 따른 네가티브전압 공급장치에 의한 VNEG는 도 3에서와 같이, 상기 VCC의 크기에 따라 그 전압이 변동된다.
그러나 종래의 반도체 메모리 소자의 전압 공급장치는 VNEG가 VCC에 따라 그 값이 변동되므로 플래쉬 EEPROM 셀 어레이의 소거동작이 불안정하고 또한 VNEG의 변동폭을 줄이기 위하여 커패시터분배기와 저항분배기를 사용한 제 1, 제 2 VREF공급기와 두 개의 커런트 밀러를 동시에 사용하므로 정전압회로의 크기가 커진다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 VCC에 관한 정보를 정전압회로에 출력하는 VCC검출부를 포함하여 구성하므로 VCC에 따라 VNEG가 변동되지 않아 플래쉬 EEPROM 셀 어레이의 소거동작의 신뢰성을 향상시키는 반도체 메모리 소자의 전압 공급장치를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 네가티브전압 공급장치를 나타낸 블록도
도 2는 종래 기술에 따른 네가티브전압 공급장치의 정전압회로를 나타낸 회로도
도 3은 종래 기술에 따른 네가티브전압 공급장치에서 VCC의 크기에 따른 VNEG의 변동을 나타낸 도면
도 4는 본 발명의 실시예에 따른 네가티브전압 공급장치를 나타낸 블록도
도 5는 본 발명의 실시예에 따른 네가티브전압 공급장치의 정전압회로를 나타낸 회로도
도 6는 본 발명의 실시예에 따른 네가티브전압 공급장치에서 VCC의 크기에 따른 VNEG를 나타낸 도면
도면의 주요부분에 대한 부호의 설명
6: VCC검출부 7: 차아지 펌프 회로
8: 클럭 회로 9: 정전압회로
31: 커런트 밀러 32: VREF공급부
33: 전압분배부 34: 출력부
35: VREF공급기 36: NOR게이트
본 발명의 반도체 메모리 소자의 전압 공급장치는 외부전원인 VCC의 크기를 검출하여 제 1, 제 2 VCC를 출력하는 VCC검출부, 상기 VCC를 입력받아 VNEG을 출력하는 차아지 펌프 회로, 상기 차아지 펌프 회로에 클럭 펄스를 인가하는 클럭 회로와, 상기 VNEG가 상기 VCC의 크기에 따라 변동되지 않도록 상기 제 1, 제 2 VCC를 입력받아 상기 VNEG를 모니터 및 제어하여 일정한 VNEG를 출력하는 정전압회로를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 메모리 소자의 전압 공급장치의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 네가티브전압 공급장치를 나타낸 블록도이고, 도 5는 본 발명의 실시예에 따른 네가티브전압 공급장치의 정전압회로를 나타낸 회로도이며, 도 6는 본 발명의 실시예에 따른 네가티브전압 공급장치에서 VCC의 크기에 따른 VNEG를 나타낸 도면이다.
본 발명의 실시예에 따른 네가티브전압 공급장치는 도 4에서와 같이, 제 1, 제 2 VCC를 출력하는 VCC검출부(6), 차아지 펌프로 부터 일정한 전압을 출력하기 위한 차아지 펌프 회로(7), 상기 차아지 펌프 회로(7)에 클럭 펄스를 인가하는 클럭 회로(8)와, 상기 제 1, 제 2 VCC를 입력받으며 상기 차아지 펌프 출력 전압을 모니터하여 원하는 출력전압이 발생될 때까지는 계속 펌프를 인에이블시키고 그 이상의 전압이 나오면 디스에이블신호를 발생시켜 차아지 펌프를 중지시키는 정전압회로(9)로 구성된다.
여기서, 상기 정전압회로(9)는 도 5에서와 같이, 커런트 밀러(31), VREF공급부(32), 제 4 커패시터(Ca4)를 포함하여 구성된 전압분배부(33)와, 출력부(34), 그리고 상기 VCC검출부(6)의 제 1, 제 2 VCC, 소거동작신호, VCC, VDD, VREF, VNEG와 제 1 NMOS(NM1)로 구성된다.
여기서, 상기 커런트 밀러(31)는 노드A의 전압을 인가받는다.
상기 노드A는 상기 커런트 밀러(31)의 하나의 입력라인과 상기 제 4 커패시터(Ca4)의 교차점이다.
그리고, 상기 VREF공급부(32)는 VREF공급기(35)와 소오스가 접지된 제 2, 제 3 NMOS(NM2,NM3)로 구성된다.
상기 VREF공급기(35)는 제 4 NMOS(NM4)와 제 1 커패시터(Ca1) 그리고 접지된 제 2 커패시터(Ca2)로 구성되어 상기 커런트 밀러(31)의 하나의 입력단자에 제 1 VREF을 출력한다.
상기 제 4 NMOS(NM4)의 게이트는 소거동작신호에 연결되고, 소오스는 VREF에 연결되며, 드레인은 상기 제 3 NMOS(NM3)의 드레인과 상기 제 1 커패시터(Ca1)에 연결된다.
상기 제 2 커패시터(Ca2)는 상기 제 1 커패시터(Ca1)에 연결되며, 상기 제 1, 제 2 커패시터(Ca1,Ca2)의 출력이 제 1 VREF이다.
상기 제 2 NMOS(NM2)의 드레인은 상기 제 1 VREF에 연결되고, 상기 각 제 2, 제 3 NMOS(NM2,NM3)의 게이트는 공통으로 제 1 인버터(In1)를 거쳐 상기 소거동작신호에 연결된다.
또한, 상기 전압분배부(33)는 상기 제 1 VREF와 반대의 커런트 밀러의 입력라인 즉 상기 노드A와 연결된 커런트 밀러(31)의 입력라인과 상기 VNEG에 연결된 제 3 커패시터(Ca3), 상기 노드A와 연결된 커런트 밀러(31)의 입력라인과 VSS에 연결된 제 4 커패시터(Ca4) 그리고 제 5, 제 6 NMOS(NM5,NM6), 제 1, 제 2 PMOS(PM1,PM2), 접지된 제 5, 제 6 커패시터(Ca5,Ca6)와, 상기 제 1, 제 2 VCC를 입력받는 NOR게이트(36)로 구성된다.
상기 제 5 NMOS(NM5)의 드레인은 상기 노드A와 연결된 커런트 밀러(31)의 입력라인과 제 2 PMOS(PM2)의 드레인에 연결되고, 소오스는 상기 제 1 PMOS(PM1)의 드레인과 제 5 커패시터(Ca5)에 연결되며, 게이트는 상기 제 1 PMOS(PM1)의 게이트와 공통으로 상기 제 1 VCC에 연결된다.
상기 제 2 PMOS(PM2)의 소오스는 상기 제 6 NMOS(NM6)의 드레인과 제 6 커패시터(Ca6)에 연결되며, 게이트는 상기 제 6 NMOS(NM6)의 게이트와 공통으로 상기 NOR게이트(36)의 출력에 연결된다.
상기 제 1 PMOS(PM1)와 제 6 NMOS(NM6)의 소오스는 VSS에 연결된다.
이어, 상기 출력부(34)는 제 3 PMOS(PM3)로 구성된다.
상기 제 3 PMOS(PM3)의 드레인은 상기 VDD에 연결되고, 소오스는 상기 VNEG에 연결되며, 게이트는 두 개의 제 2 인버터(In2)를 거쳐 상기 커런트 밀러(31)의 출력에 연결된다.
그리고, 상기 제 1 NMOS(NM1)의 드레인은 상기 노드A와 연결된 커런트 밀러(31)의 입력라인에 연결되고, 소오스는 상기 VREF에 연결에 연결되며, 게이트는 상기 제 1 인버터(In1)를 거쳐 소거동작신호에 연결된다.
상기와 같이 구성된 본 발명의 실시예에 따른 네가티브전압 공급장치의 정전압회로의 동작설명은 다음과 같다.
먼저, 노드A는 소거동작신호가 로우이므로 상기 제 1 NMOS(NM1)가 턴-온되고 상기 제 4 NMOS(NM4)가 턴-오프되어 상기 VREF로 프리차아지된 상태에서 플래쉬 EEPROM 셀 어레이의 소거동작이 시작되면 상기 네가티브 차아지 펌프회로(7)가 동작하여 그 출력인 상기 VNEG가 점점 증가하고, 상기 정전압회로(9)에 상기 소거동작신호를 인가한다.
여기서, 상기 네가티브 차아지 펌프(7)의 차아지 공급량이 상기 VCC에 따라 크게 차이가 나므로 즉 상기 VCC가 높을수록 상기 차아지 펌프의 전류 공급능력이 커지므로 상기 VNEG가 상기 VCC에 따라 변동되는 것을 방지하기 위하여 상기 VCC검출부(6)에서 상기 VCC에 따라 하이 또는 로우값을 갖는 제 1, 제 2 VCC를 상기 정전압회로(9)에 출력하고, 상기 정전압회로(9)의 전압분배부(33)에서 제 1, 제 2 VCC를 입력받아 상기 노드A에 상기 제 3, 제 4 커패시터(Ca3,Ca4) 출력값의 인가여부를 제어하므로 상기 VCC에 관계없이 상기 VNEG가 도 6에서와 같이 일정하게 된다.
그리고, 상기 정전압회로(9)에 상기 소거동작신호를 인가하면 상기 제 1, 제 2, 제 3 NMOS(NM1,NM2,NM3)가 턴-오프되고 상기 제 4 NMOS(NM4)와 커런트 밀러(31)가 턴-온되어 상기 정전압회로(9)가 동작을 시작한다.
이때, 상기 제 1 NMOS(NM1)가 턴-오프되므로 상기 노드A는 상기 VREF에 연결되지 않고, 상기 노드A의 전압은 상기 전압분배부(33)를 거쳐 상기 VNEG에 의해 커플링 전압이 된다.
그리고, 상기 커런트 밀러(31)에서 상기 제 1 VREF와 상기 노드A의 전압을 비교한다.
그 비교는 먼저 상기 VNEG가 이미 정한 기준보다 증가하는 경우 즉 상기 노드A의 전압이 상기 제 1 VREF보다 낮아진 경우에는 상기 제 1 커런트 밀러(31)는 제어신호인 하이(High)신호를 상기 제 2 인버터(In2)를 거쳐 상기 제 1 PMOS(PM1)에 출력하여 상기 제 1 PMOS(PM1)를 턴-온시킨다.
상기 제 1 PMOS(PM1)의 턴-온으로 상기 VDD가 상기 VNEG에 인가되어 상기 VNEG를 감소시킨다.
상기 VDD의 인가로 상기 VNEG가 계속해서 감소하다가 그 반대로, 상기 VNEG가 이미 정한 기준보다 감소하면 즉 상기 노드A의 전압이 상기 VREF보다 높아지면 상기 제 1 커런트 밀러(31)는 제어신호인 로우(Low)신호를 상기 제 2 인버터(In2)를 거쳐 상기 제 1 PMOS(PM1)에 출력하여 상기 제 1 PMOS(PM1)를 턴-오프시킨다.
상기 제 1 PMOS(PM1)의 턴-오프로 상기 VDD가 상기 VNEG에 인가되지 못하여 상기 VNEG는 다시 증가한다.
본 발명의 반도체 메모리 소자의 전압 공급장치는 VCC에 관한 정보인 제 1, 제 2 VCC를 정전압회로에 출력하는 VCC검출부를 포함하여 구성하므로, 제 1, 제 2 VCC에 따라 전압분배부가 제어되어 커플링전압을 일정하게 유지시키기 때문에 VCC에 따라 VNEG가 변동되지 않으므로 플래쉬 EEPROM 셀 어레이의 소거동작의 신뢰성이 향상되고 또한 VNEG의 변동폭을 줄이기 위하여 커패시터분배기와 저항분배기를 사용한 제 1, 제 2 VREF공급기와 두 개의 커런트 밀러를 사용하지 않으므로 정전압회로의 크기가 작아진 것과 같이 경제적 효율을 향상시키는 효과가 있다.

Claims (2)

  1. 외부전원인 VCC의 크기를 검출하여 제 1, 제 2 VCC를 출력하는 VCC검출부;
    상기 VCC를 입력받아 VNEG을 출력하는 차아지 펌프 회로;
    상기 차아지 펌프 회로에 클럭 펄스를 인가하는 클럭 회로;
    상기 VNEG가 상기 VCC의 크기에 따라 변동되지 않도록 상기 제 1, 제 2 VCC를 입력받아 상기 VNEG를 모니터 및 제어하여 일정한 VNEG를 출력하는 정전압회로를 포함하여 구성됨을 특징으로 하는 반도체 메모리 소자의 전압 공급장치.
  2. 플래쉬 EEPROM 셀 어레이의 소거동작시 워드라인을 통해 제어게이트에 네가티브정전압을 공급하기 위하여
    외부전원인 VCC의 크기를 검출하여 제 1, 제 2 VCC를 출력하는 VCC검출부;
    상기 VCC를 입력받아 네가티브VNEG을 출력하기 위한 차아지 펌프 회로;
    상기 차아지 펌프 회로에 클럭 펄스를 인가하는 클럭 회로;
    상기 네가티브VNEG가 상기 VCC의 크기에 따라 변동되지 않도록 상기 제 1, 제 2 VCC를 입력받아 상기 네가티브VNEG를 모니터 및 제어하여 일정한 네가티브VNEG를 출력하는 정전압회로를 포함하여 구성됨을 특징으로 하는 반도체 메모리 소자의 전압 공급장치.
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