KR20070029443A - 플래시 메모리 소자의 소거 회로 - Google Patents

플래시 메모리 소자의 소거 회로 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 소거 회로에 관한 것으로, 소거 전압 검출 회로의 출력 전압을 디스차지 하여 일정 레벨로 조절하거나, 소거 전압 검출 회로의 인에이블 신호가 갑자기 디스에이블 되어도 검출 전압 발생 회로가 소정 시간 동안 활성화를 유지시켜 검출 전압이 일정하게 유지되도록 하여 소자의 소거 동작을 안정화시키고, 소거 전류(Erase Current)가 증가하는 불량을 줄여 생산성을 향상시키는 플래시 메모리 소자의 검출 전압 발생 회로가 개시된다.
플래시 메모리, 챠지 펌프, 소거 전압, 기준 전압

Description

플래시 메모리 소자의 소거 회로{Erasing circuit in flash memory device}
도 1은 본 발명에 따른 플래시 메모리 소자의 소거 회로를 설명하기 위한 회로도이다.
도 2는 도 1의 비교부를 설명하기 위한 불럭도이다.
도 3은 소거 전압 검출 회로를 설명하기 위한 회로도이다.
도 4는 본 발명의 제 1 실시 예에 따른 소거 전압 검출 회로를 설명하기 위한 회로도이다.
도 5는 본 발명의 제 2 실시 예에 따른 소거 전압 검출 회로를 설명하기 위한 회로도이다.
<도면의 주요 부분에 대한 설명>
10 : 소거 펌프부 20, 21, 22 : 소거 전압 검출 회로
30 : 비교부
본 발명은 플래시 메모리 소자의 소거 회로에 관한 것으로, 특히 소거 동작 중 파워가 다운되었을 때 소거 전류의 과도한 증가를 억제할 수 있는 반도체 메모리 소자의 소거 회로에 관한 것이다.
플래시 메모리는 전기적으로 프로그램(Program)과 소거(erase)가 가능하며, 전원이 공급되지 않는 상태에서도 데이터가 삭제되지 않고 저장 가능한 비휘발성 메모리이다.
플래시 메모리 셀의 소거는 전하를 플로팅 게이트에서 반도체 기판으로 F-N 터널링(Fowler-Nordheim tunneling)을 이용하여 방출시킴으로써 수행된다. 일반적인 소거 방법은 음의 고전압(예를 들면, -8V)을 콘트롤 게이트에 인가하고, 반도체 기판에는 적당한 양의 전압(예를 들면, +8V)을 인가함으로써 이루어 진다. 이때, 드레인 영역은 소거의 효과를 극대화하기 위해 고임피던스 상태 또는 플로팅 상태로 유지된다. 이와 같은 방법에 의해 콘트롤 게이트와 반도체 기판 간에 강한 전계가 형성되고, 이로 인해 F-N 터널링이 발생하여 플로팅 게이트 내의 전하가 반도체 기판으로 방전된다.
상술한 소거 동작을 수행하기 위해서는 일정한 소거 전압을 지속적으로 생성하여야 한다. 이를 위해서 소자 내의 차지 펌프(Charge Pump)에서 출력되는 전압을 기준 전압과 비교하여 일정 레벨로 출력하여, 이를 소거 전압으로 사용한다.
종래에는 차지 펌프회로의 펌핑 전압을 조절하기 위해 별도의 기준 전압 발생기를 구성하여 기준 전압을 발생시키고, 이 기준 전압을 차지펌프 회로의 출력 전압과 비교하여 차지펌프 회로의 출력 전압이 원하는 레벨에 도달하면 제어신호를 발생시켜 차지펌프 회로를 구동시켜주는 오실레이터로 귀환시켜 오실레이션(Oscillation)을 제어함으로써 펌핑 전압을 제어하였다.
본 발명은 피드백 동작으로 소거 전압 펌프부에서 출력 전압을 파워 다운할 시, 소거 전압 검출부에서 출력되는 고전압에 의한 소자의 오동작을 방지하는 데 있다.
본 발명의 제 1 실시 예에 따른 플래시 메모리 소자의 소거 회로는 클럭 인에이블 신호에 응답하여 메모리 셀 어레이에 소거 전압을 출력하는 소거 전압 펌프부; 상기 소거 전압 펌프에서 출력되는 소거 전압을 인가받아 전압 레벨을 분배하여 검출 전압을 출력하는 소거 전압 검출 회로; 및 상기 검출 전압과 기준 전압을 비교하여 상기 클럭 인에이블 신호를 생성하는 비교부를 포함하며, 상기 소거 전압 검출 회로는 상기 소거 전압을 분배하여 분배 전압을 출력하는 분배부; 상기 소거 전압이 인가되지 않을 시, 상기 분배부에 내부 전원 전압을 인가하는 전원 공급부; 인에이블 신호에 응답하여 상기 분배부를 활성화시키는 인에이블부; 및 상기 분배 전압의 전위에 응답하여 상기 분배 전압의 전위 레벨에 따라 상기 분배 전압을 디스차지하여, 디스차지된 전압을 검출 전압으로 출력하는 디스차지부를 포함한다.
본 발명의 제 2 실시 예에 따른 플래시 메모리 소자의 소거 회로는 클럭 인 에이블 신호에 응답하여 메모리 셀 어레이에 소거 전압을 출력하는 소거 전압 펌프부; 상기 소거 전압 펌프에서 출력되는 소거 전압을 인가받아 전압 레벨을 분배하여 검출 전압을 출력하는 소거 전압 검출 회로; 및 상기 검출 전압과 기준 전압을 비교하여 상기 클럭 인에이블 신호를 생성하는 비교부를 포함하며, 상기 소거 전압을 인가받아 전압 레벨을 분배하여 분배된 전압을 상기 검출 전압으로 출력하는 분배부; 상기 소거 전압이 인가되지 않을 시, 상기 분배부에 내부 전원 전압을 인가하는 전원 공급부; 및 인에이블 신호에 응답하여 상기 분배부를 활성화 시키며, 상기 인에이블 신호가 디스에이블된 후에도 소정 시간 동안 상기 분배부를 활성화 시키는 인에이블 부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 플래시 메모리 소자의 소거 회로를 설명하기 위한 블럭도이다.
소거 펌프부(10)는 플래시 메모리 소자의 소거 동작 시 필요한 출력 전압(ERPUMPOUT)을 생성하여 소거 전압 검출 회로(20)와 메모리 셀 어레이에 출력한다. 메모리 셀 어레이에 출력된 출력 전압(ERPUMPOUT)으로 메모리 셀 어레이가 소거된다.
소거 전압 검출 회로(20)는 소거 펌프부(10)에서 출력되는 출력 전압(ERPUMPOUT)에 응답하여 검출 전압(VD)을 비교부(30)로 출력한다.
비교부(30)는 소거 전압 검출 회로(20)에서 출력되는 검출 전압(VD)과 내부 기준 전압 발생기(미도시)에서 출력되는 기준 전압(Vref)비교 하여 클럭 인에이블 신호(CKEN)를 생성하여 소거 펌프부(10)에 출력한다. 클럭 인에이블 신호(CKEN)는 소거 펌프부(10)에 인가되어 소거 펌프부(10)를 제어함으로써, 소거 펌프부(10)에서 출력되는 출력 전압(ERPUMPOUT)을 제어하게 된다. 즉, 피드백 동작을 통하여 출력되는 출력 전압(ERPUMPOUT)을 제어한다.
도 2는 도 1의 비교부(30)를 설명하기 위한 회로도이다.
PMOS 트랜지스터(PM1)는 내부 전원 전압(Vdd)과 노드(A) 사이에 연결되고, 인에이블 신호(En)에 응답하여 내부 전원 전압(Vdd)과 노드(A)를 연결한다. PMOS 트랜지스터(PM3)는 노드(A)와 노드(C) 사이에 연결되고, 노드(B)의 전위에 따라 턴온되어 노드(A)와 노드(C)를 연결한다. PMOS 트랜지스터(PM4)는 노드(A)와 노드(D) 사이에 연결되고, 노드(B)의 전위에 따라 턴온되어 노드(A)와 노드(D)를 연결한다. NMOS 트랜지스터(NM1)는 노드(C)와 노드(E) 사이에 연결되고, 검출 전압(DV)에 응답하여 노드(C)와 노드(E)를 연결한다. NMOS 트랜지스터(NM2)는 노드(D)와 노드(E) 사이에 연결되고, 기준 전압(Vref)에 응답하여 노드(D)와 노드(E)를 연결한다. PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM3)는 노드(A)와 접지 전원(Vss) 사이에 직렬 연결된다. PMOS 트랜지스터(PM2)는 인에이블 신호(En)에 따라 턴온되고, NMOS 트랜지스터(NM3)는 PMOS 트랜지스터(PM2)의 드레인 전압에 따라 턴온되어 노드(A) 와 접지 전원(Vss)을 연결한다. NMOS 트랜지스터(NM4)는 NMOS 트랜지스터(NM3)의 게이트와 접지 전원(Vss) 사이에 연결되고, 인에이블 신호(En)에 응답하여 NMOS 트랜지스터(NM3)의 게이트와 접지 전원(Vss)을 연결한다. NMOS 트랜지스터(NM5)는 노드(E)와 접지 전원(Vss) 사이에 연결되고, NMOS 트랜지스터(NM3)의 게이트 전위에 응답하여 노드(E)와 접지 전원(Vss)을 연결한다. PMOS 트랜지스터(PM5)와 NMOS 트랜지스터(NM6)는 노드(A)와 접지 전원(Vss) 사이에 직렬 연결된다. PMOS 트랜지스터(PM5)는 노드(D)의 전위에 응답하고, NMOS 트랜지스터(NM6)는 NMOS 트랜지스터(NM3)의 게이트 전위에 응답하여 노드(A)와 접지 전원(Vss)을 연결한다. NMOS 트랜지스터(NM7)는 PMOS 트랜지스터(PM5)와 NMOS 트랜지스터(NM6) 사이의 노드(F)와 접지 전원(Vss) 사이에 연결되고, 인에이블 신호에 응답하여 노드(F)와 접지 전원(Vss)을 연결한다.
상술한 바와 같이 구성된 비교부(30)의 동작을 설명하면 다음과 같다.
로우 레벨의 인에이블 신호(En)가 PMOS 트랜지스터(PM1)에 인가되어 PMOS 트랜지스터(PM1)가 턴온된다. 따라서, 노드(A)의 전위는 하이 레벨이 된다. 또한, 로우 레벨의 인에이블 신호(En)가 PMOS 트랜지스터(PM2)에 인가되어 PMOS 트랜지스터(PM2)가 턴온된다. 이로 인하여 PMOS 트랜지스터(PM2)의 드레인 전압이 높아져 NMOS 트랜지스터(NM3), NMOS 트랜지스터(NM5), 및 NMOS 트랜지스터(NM6)가 턴온된다. 이로 인하여 비교부(30)에 공급 전원(내부 전원 전압, 접지 전원)이 인가되어 활성화된다.
비교부(30)는 검출 전압(DV)과 기준 전압(Vref)을 비교하여 클럭 인에이블 신호(CKEN)를 생성한다. 먼저 검출 전압(DV)이 기준 전압(Vref)보다 높은 전위를 가질 경우를 설명하면 다음과 같다.
비교부(30)가 활성화 상태일 때, 검출 전압(DV)이 NMOS 트랜지스터(NM1)에 인가되어 NMOS 트랜지스터(NM1)가 턴온되고, 기준 전압(Vref)이 NMOS 트랜지스터(NM2)에 인가되어 NMOS 트랜지스터(NM2)가 턴온된다. 이때, 검출 전압(DV)이 기준 전압(Vref)보다 높은 전위를 가지므로, 노드(C)에서 노드(E)로 흐르는 전류의 양이 노드(D)에서 노드(E)로 흐르는 전류의 양보다 많다. 따라서 노드(C)의 전위가 노드(D)의 전위보다 낮아지고, 낮아진 노드(C)의 전위에 의해 PMOS 트랜지스터(PM4)를 통해 공급되는 내부 전원 전압(Vdd)이 더욱 커져 노드(D)의 전위가 높아진다. 하이 레벨의 노드(D)의 전위에 따라 PMOS 트랜지스터(PM5)는 턴오프 되어 노드(F)의 전위는 로우 레벨이 된다. 로우 레벨의 노드(F)의 전위는 클럭 인에이블 신호(CKEN)으로 출력되어 소거 펌프부(10)의 출력 전압(ERPUMPOUT)을 제어한다.
검출 전압(DV)이 기준 전압(Vref)보다 낮은 전위를 가질 경우를 설명하면 다음과 같다.
비교부(30)가 활성화 상태일 때, 검출 전압(DV)이 NMOS 트랜지스터(NM1)에 인가되어 NMOS 트랜지스터(NM1)가 턴온되고, 기준 전압(Vref)이 NMOS 트랜지스터(NM2)에 인가되어 NMOS 트랜지스터(NM2)가 턴온된다. 이때, 검출 전압(DV)이 기준 전압(Vref)보다 낮은 전위를 가지므로, 노드(C)에서 노드(E)로 흐르는 전류의 양이 노드(D)에서 노드(E)로 흐르는 전류의 양보다 적다. 따라서 노드(C)의 전위가 노드(D)의 전위보다 높아지고, 높아진 노드(C)의 전위에 의해 PMOS 트랜지스터(PM4)를 통해 공급되는 내부 전원 전압(Vdd)의 전류량이 감소되어 노드(D)의 전위가 낮아진다. 로우 레벨의 노드(D)의 전위에 따라 PMOS 트랜지스터(PM5)는 턴온 되어 노드(F)의 전위는 하이 레벨이 된다. 하이 레벨의 노드(F)의 전위는 클럭 인에이블 신호(CKEN)로 출력되어 소거 펌프부(10)의 출력 전압(ERPUMPOUT)이 펌핑 동작을 통하여 더욱 높아지도록 제어한다.
도 3은 소거 전압 검출 회로(20)를 설명하기 위한 회로도이다.
인에이블 신호(EN)가 인가되어 소거 전압 검출 회로(20)가 활성화되면, 소거 펌프부(10)에서 출력되는 출력 전압(ERPUMPOUT)이 노드(NA)에 인가되어 저항(R1)과 저항(R2)의 저항값에 따른 분배 전압을 검출 전압(DV)으로 출력한다. 출력 전압(ERPUMPOUT)이 입력되지 않을 시, 소거 전압 검출 회로(20)는 내부 전원 전압(Vdd)이 공급 전압으로 인가되어 최소한의 검출 전압(DV)을 생성한다.
출력 전압(ERPUMPOUT)의 전압 레벨이 20V 이상으로 높아지면 피드백 동작에 의하여 소거 펌프부(10)의 펌핑 동작을 중지하여 파워를 다운하게 된다. 이때, 소거 전압 검출 회로(20)의 인에이블 신호(EN)에 의하여 NMOS 트랜지스터(N1)가 갑자기 턴오프된다. 이로 인하여 소거 전압 검출 회로(20) 커런트 패스(current path)가 사라짐에 따라 입력된 높은 레벨의 출력 전압(ERPUMPOUT)이 분배되지 않고 바로 검출 전압(DV)으로 출력된다. 높은 레벨의 검출 전압(DV)은 비교부(30)에 인가되는데, 이때 비교부(30)의 입력단으로 사용되는 도 2의 NMOS 트랜지스터(NM1)의 게이트 산화막 또는 정션(junction)이 깨져서 트랜지스터의 역할을 못하게 된다. 따라서 비교부(30)가 정상적인 동작을 하지 못할 수 있다.
도 4는 본 발명의 제 1 실시 예에 따른 소거 회로의 소거 전압 검출 회로(21)를 설명하기 위한 회로도이다.
소거 전압 펌프부에서 출력되는 출력 전압(ERPUMPOUT)은 노드(NA1)에 입력된다. NMOS 트랜지스터(N11)는 노드(NA1)와 내부 전원 전압(Vdd) 사이에 연결되고, 내부 전원 전압(Vdd) 레벨에 따라 턴온되어 노드(NA1)에 내부 전원 전압(Vdd)을 연결한다. 저항(R11)과 저항(R12)은 노드(NA1)에 직렬 연결되어 노드(NA1)의 전위를 저항(R11)과 저항(R12)의 저항값에 따라 분배한다. NMOS 트랜지스터(N12)는 저항(R12)와 접지 전원(Vss) 사이에 연결되고, 인에이블 신호(EN)에 응답하여 접지 전원(Vss)과 저항(R12)을 연결한다. NMOS 트랜지스터(N13)는 저항(R11)과 저항(R12) 사이의 노드(NB1)와, 접지 전원(Vss) 사이에 연결되고, 노드(NB1)의 전위에 따라 턴온되어 노드(NB1)와 접지 전원(Vss)을 연결한다.
도 1과 도 2 및 도4를 참조하여 본 발명의 제 1 실시 예에 따른 소거 회로의 소거 전압 검출 회로(21)의 동작을 설명하면 다음과 같다.
인에이블 신호(EN)가 NMOS 트랜지스터(N12)에 인가되어 소거 전압 검출 회로(21)가 활성화되면, 소거 펌프부(도 1의 10)에서 출력되는 출력 전압(ERPUMPOUT)이 노드(NA1)에 인가되어 저항(R1)과 저항(R2)의 저항값에 따라 전압이 분배된다. 분배된 전압은 노드(NB1)로 출력되고 노드(NB1)의 전위에 따라 턴온되는 NMOS 트랜지스터(N13)에 따라 접지 전원(Vss)과 노드(NB1)가 연결되거나 분리된다. 만약, 출력 전압(ERPUMPOUT)의 전압 레벨이 20V 이상으로 높아지고, 인에이블 신호(EN)가 디스에이블되어 고전압인 출력 전압(ERPUMPOUT)이 노드(NB1)에 인가되면, NMOS 트랜지 스터(N13)이 턴온되어 노드(NB1)와 접지 전원(Vss)이 연결되어 노드(NB1)의 전류가 디스차지된다. 따라서 노드(NB1)의 전위는 낮아지게 되어 과도한 레벨의 검출 전압(DV)이 출력되는 것을 방지한다.
피드백 동작으로 인하여 소거 전압 발생부(도 1의 10)에서 출력 전압(ERPUMPOUT) 출력되지 않을 시, 내부 전원 전압(Vdd)에 의해 NMOS 트랜지스터(N11)가 턴온되어 내부 전원 전압(Vdd)과 노드(NA1)가 연결된다. 노드(NA1)의 전위는 저항(R1)과 저항(R2)의 저항값에 따라 전압이 분배된다. 분배된 전압은 노드(NB2)로 출력되고, 노드(NB2)의 전위를 검출 전압(DV)으로 출력한다. 생성된 검출 전압(DV)은 비교부(30)에 출력된다.
도 5는 본 발명의 제 2 실시 예에 따른 소거 회로의 소거 전압 검출 회로(22)를 설명하기 위한 회로도이다.
소거 전압 펌프부(10)에서 출력되는 출력 전압(ERPUMPOUT)은 노드(NA2)에 입력된다. NMOS 트랜지스터(N21)는 노드(NA2)와 내부 전원 전압(Vdd) 사이에 연결되고, 내부 전원 전압(Vdd) 레벨에 따라 턴온되어 노드(NA2)에 내부 전원 전압(Vdd)을 연결한다. 저항(R21)과 저항(R22)은 노드(NA2)에 직렬연결되어 노드(NA2)의 전위를 저항(R21)과 저항(R22)의 저항값에 따라 분배한다. NMOS 트랜지스터(N12)는 저항(R22)와 접지 전원(Vss) 사이에 연결되고, 인에이블 신호(EN)에 응답하여 접지 전원(Vss)과 저항(R22)을 연결한다. 캐패시터(C1)는 인에이블 신호(EN) 단자와 NMOS 트랜지스터(N22)의 게이트 사이에 연결되어 인에이블 신호(EN)를 충전한 후, NMOS 트랜지스터(N22)의 게이트에 인에이블 신호(EN)를 방전한다.
도 5와 도 1을 참조하여 본 발명의 제 2 실시 예에 따른 소거 회로의 소거 전압 검출 회로(22)의 동작을 설명하면 다음과 같다.
인에이블 신호(EN)가 소거 전압 검출 회로(22)에 인가되어 캐패시터(C1)가 충전된다. 일정 시간 후, 캐패시터(C1)가 방전되고, NMOS 트랜지스터(N12)가 턴온되어 소거 전압 검출 회로(21)가 활성화된다. 소거 펌프부(도 1의 10)에서 출력되는 출력 전압(ERPUMPOUT)이 노드(NA2)에 인가되어 저항(R21)과 저항(R22)의 저항값에 따라 전압이 분배된다. 분배된 전압은 노드(NB2)에서 검출 전압(DV)으로 출력된다. 만약, 출력 전압(ERPUMPOUT)의 전압 레벨이 20V 이상으로 높아지고, 인에이블 신호(EN)가 갑자기 디스에이블되면, 캐패시터(C1)는 인에이블 신호(EN)가 디스에이블 되어도 충전된 용량의 전압을 소정 시간 동안 방전하게 된다. 이로 인하여 MOS 트랜지스터(N22)가 소정 시간 동안 턴온 상태를 유지하게 된다. 따라서, 인에이블 신호(EN)가 갑자기 디스에이블 되어도 소거 전압 검출 회로(22)는 소정 시간 동안 커런트 패스(current path)가 유지된다. 이로 인하여 소거 전압 검출 회로(22)의 인에이블 신호(EN)에 의하여 NMOS 트랜지스터(N22)가 갑자기 턴오프되는 것을 방지하여, 커런트 패스(current path)가 사라짐에 따라 고전위의 검출 전압(DV)이 생성되는 것을 방지한다.
피드백 동작으로 인하여 소거 전압 발생부(도 1의 10)에서 출력 전압(ERPUMPOUT)이 출력되지 않을 시, 내부 전원 전압(Vdd)에 의해 NMOS 트랜지스터(N21)가 턴온되어 내부 전원 전압(Vdd)과 노드(NA2)가 연결된다. 노드(NA2)의 전위는 저항(R21)과 저항(R22)의 저항값에 따라 전압이 분배된다. 분배된 전압은 노드 (NB2)로 출력되고, 노드(NB2)의 전위를 검출 전압(DV)으로 출력한다.
생성된 검출 전압(DV)은 비교부(도 1의 30)에 출력된다. 비교부(30)는 검출 전압(DV)과 기준 전압(Vref)을 비교하여 클럭 인에이블 신호(CKEN)를 생성한다. 생성된 클럭 인에이블 신호(CKEN)는 소자 내의 클럭 제어부(미도시)로 출력되어 소자의 소거 동작을 제어하게 된다. 또한 클럭 인에이블 신호(CKEN)는 소거 펌프부(도 1의 10)에 인가되어 소거 펌프부(10)를 제어함으로써, 소거 펌프부(10)에서 출력되는 출력 전압(ERPUMPOUT)를 제어하게 된다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 제 1 실시 예에 따르면, 피드백 동작으로 인하여 소거 전압 검출 회로의 커런트 패스가 사라져 순간적으로 과도한 검출 전압이 발생되면 일정 레벨 이상으로 전압이 상승하지 않도록 디스차지하여, 고전압으로 인한 소자의 오동작을 방지할 수 있다.
본 발명의 제 2 실 예에 따르면, 피드백 동작으로 인하여 순간적으로 소거 전압 검출 회로의 인에이블 신호가 디스에이블 되는 것을 방지하여 일정 시간 동안 커런트 패스를 유지함으로써, 과도한 검출 전압이 발생되는 것을 방지하여 고전압으로 인한 소자의 오동작을 방지할 수 있다.

Claims (5)

  1. 클럭 인에이블 신호에 응답하여 메모리 셀 어레이에 소거 전압을 출력하는 소거 전압 펌프부;
    상기 소거 전압 펌프에서 출력되는 소거 전압을 인가받아 전압 레벨을 분배하여 검출 전압을 출력하는 소거 전압 검출 회로; 및
    상기 검출 전압과 기준 전압을 비교하여 상기 클럭 인에이블 신호를 생성하는 비교부를 포함하며,
    상기 소거 전압 검출 회로는 상기 소거 전압을 분배하여 분배 전압을 출력하는 분배부;
    상기 소거 전압이 인가되지 않을 시, 상기 분배부에 내부 전원 전압을 인가하는 전원 공급부; 및
    상기 분배 전압의 전위에 응답하여 상기 분배 전압의 전위 레벨에 따라 상기 분배 전압을 디스차지하여, 디스차지된 전압을 검출 전압으로 출력하는 디스차지부를 포함하여 이루어지는 플래시 메모리 소자의 소거 회로.
  2. 클럭 인에이블 신호에 응답하여 메모리 셀 어레이에 소거 전압을 출력하는 소거 전압 펌프부;
    상기 소거 전압 펌프에서 출력되는 소거 전압을 인가받아 전압 레벨을 분배 하여 검출 전압을 출력하는 소거 전압 검출 회로; 및
    상기 검출 전압과 기준 전압을 비교하여 상기 클럭 인에이블 신호를 생성하는 비교부를 포함하며,
    상기 소거 전압을 인가받아 전압 레벨을 분배하여 분배된 전압을 상기 검출 전압으로 출력하는 분배부;
    상기 소거 전압이 인가되지 않을 시, 상기 분배부에 내부 전원 전압을 인가하는 전원 공급부; 및
    인에이블 신호에 응답하여 상기 분배부를 활성화 시키며, 상기 인에이블 신호가 디스에이블된 후에도 소정 시간 동안 상기 분배부를 활성화 시키는 인에이블 부를 포함하여 이루어지는 플래시 메모리 소자의 소거 회로.
  3. 제 2 항에 있어서,
    상기 인에이블 부는 상기 인에이블 신호를 인가받아 충전한 후 방전하는 캐패시터를 포함하여 이루어지는 플래시 메모리 소자의 소거 회로.
  4. 제 1 항에 있어서, 상기 소거 전압 검출 회로는
    제 1, 2 및 제 3 트랜지스터와 제 1, 2 저항을 포함하여 구성되며,
    상기 제 1 트랜지스터, 상기 제 1 저항, 상기 제 2 저항 및 상기 제 2 트랜 지스터는 내부 전원 전압과 접지 전원 사이에 직렬 연결되고,
    상기 제 3 트랜지스터는 상기 제 1 저항과 상기 제 2 저항 사이의 제 1 노드와 접지 전원 사이에 연결되고, 상기 제 3 트랜지스터의 게이트는 상기 제 1 노드에 연결되며,
    상기 소거 전압은 상기 제 1 트랜지스터와 상기 제 1 저항 사이의 제 2 노드에 인가되는 플래시 메모리 소자의 소거 회로.
  5. 제 2 항에 있어서, 상기 소거 전압 검출 회로는
    제 1, 2 트랜지스터와 제 1, 2 저항 및 캐패시터를 포함하여 구성되며,
    상기 제 1 트랜지스터, 상기 제 1 저항, 상기 제 2 저항 및 상기 제 2 트랜지스터는 내부 전원 전압과 접지 전원 사이에 직렬 연결되고, 상기 캐패시터는 상기 제 2 트랜지스터의 게이트와 접지 전원 사이에 연결되며,
    상기 인에이블 신호는 상기 상기 캐패시터와 상기 제 2 트랜지스터의 게이트 사이의 노드에 입력되는 플래시 메모리 소자의 소거 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101005129B1 (ko) * 2009-04-22 2011-01-04 주식회사 하이닉스반도체 레귤레이터 회로

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