KR100802223B1 - 반도체 장치의 챠지 펌프회로 - Google Patents

반도체 장치의 챠지 펌프회로 Download PDF

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Abstract

본 발명은 반도체 장치의 챠지 펌프회로에 관한 것으로서, 부스트 웰 바이어싱 방식을 이용해서 작은 레이아웃 면적으로 펌핑 효율을 높이는 것을 목적으로 한다. 이러한 목적을 달성하기 위해 본 발명은, 복수의 펌핑신호에 의해 동작하는 복수의 펌핑 커패시터와 복수의 프리챠지신호에 의해 동작하는 복수의 프리챠지 커패시터를 포함하는 반도체 장치의 챠지 펌핑회로에 있어서, 딥 파워 다운 모드시에 고전압과 전원전압 간의 다이렉트 경로를 방지하는 복수의 딥 파워 다운부; 상기 복수의 펌핑 커패시터에 각각 연결된 제1 노드와 제2 노드의 챠지를 상기 고전압으로 전달하는 챠지 전달부; 상기 고전압과 상기 제1 노드의 전압 중 높은 전압을 웰 바이어스로 사용하여, 기생 바이폴라의 영향으로 인한 전압손실을 줄이는 부스트 웰 바이어스부; 상기 제1 노드와 상기 제2 노드의 전압을 프리챠지시키는 프리챠지부; 상기 복수의 프리챠지 커패시터에 각각 연결된 제3 노드와 제4 노드의 전압들이 서로 다른 전압을 갖도록 조절하는 전압 조절부; 및 상기 제3 노드의 전압과 상기 제4 노드의 전압을 강하시키는 전압 강하부를 구비하는 것을 특징으로 한다.

Description

반도체 장치의 챠지 펌프회로{Charge pump circuit for semiconductor device}
도 1은 종래의 반도체 장치의 챠지 펌프회로의 회로도.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 챠지 펌프회로의 회로도.
도 3은 도 2의 챠지 펌프회로의 주요신호의 타이밍도.
도 4는 도 2의 챠지펌프회로의 시뮬레이션 결과도.
< 도면의 주요부분에 대한 부호의 설명 >
1-1, 1-2, 1-3, 1-4, 10-1, 10-2, 10-3, 10-4 : 커패시터
20-1, 20-2 : 딥 파워 다운부
40-1, 40-2 : 부스트 웰 바이어스부
30 : 챠지 전달부 50 : 프리챠지부
60 : 전압 조절부 70-1, 70-2 : 전압 강하부
본 발명은 반도체 장치의 챠지 펌프회로에 관한 것으로, 보다 상세하게는 부 스트 웰 바이어스 방식(boost well-biasing scheme)을 이용해서 작은 레이아웃 면적으로 펌핑효율을 향상시키는 챠지 펌프회로에 관한 것이다.
도 1은 종래의 챠지 펌프회로로서, 이것은 종래의 많은 챠지 펌프회로 중 한 예를 나타낸 챠지 펌프회로이다.
이러한 챠지 펌프회로는 펌핑신호 P1 및 P2에 의해 동작하는 펌핑 커패시터 1-1 및 1-2, 프리챠지신호 G1 및 G2에 의해 동작하는 프리챠지 커패시터 1-3 및 1-4와, 노드 P1BOOT 및 노드 P2BOOT의 챠지를 전달하는 PMOS 트랜지스터 P1 및 P2와, 노드 G1BOOT 및 노드 G2BOOT의 전압을 프리챠지시키는 NMOS 트랜지스터 N1 및 N2와, 노드 G1BOOT 및 노드 G2BOOT의 전압을 조절하는 NMOS 트랜지스터 N3 및 N4로 구성된다.
먼저, 프리챠지신호 G1이 하이레벨(H)로 되면 전하량 보존법칙에 의해 노드 G1BOOT의 전압이 2VDD로 부스팅되어 노드 P1BOOT을 VDD로 프리챠지시킨다. 그리고 나서 펌핑신호 P1이 하이레벨(H)로 되면 노드 P1BOOT를 2VDD로 펌핑하여 PMOS 트랜지스터 P1을 통해 펌핑된 챠지를 고전압 VPP로 전달하게 된다. 위상을 달리하여 노드 G2BOOT/P2BOOT에도 같은 동작이 일어나게 회로를 매칭하게 구성하면 한번의 진동주기에 두 번의 챠지 전달이 일어나게 되어 펌핑 효율을 높일 수 있다.
그러나, 도 1에 나타낸 챠지 펌프회로는 노드 P1BOOT/P2BOOT가 최대 2VDD이므로 VDD=1.8V인 경우에는 최대 3.6V까지가 최대 펌핑전압이 된다. 따라서, DRAM의 경우에 VDD=1.6V일 때 워드라인 전압이 최대 3.2V이므로 셀 문턱전압 Vt를 낮추어야 하는 어려움이 발생한다.
또한, 이러한 챠지 펌프회로는 PMOS 트랜지스터 P1 및 P2를 사용하기 때문에, 웰 바이어스(well bias)가 고전압 VPP인 경우에 파워-업(power up) 동작시 고전압 VPP가 전원전압 VDD보다 크면 기생 바이폴라 트랜지스터가 형성되어 챠지 손실이 발생한다. 이로 인해 펌핑효율이 감소되고 딥 파워 다운(deep power down) 모드시에는 VDD-VPP의 경로가 발생하여 고전압 VPP가 0V인 경우에 원하지 않는 전류가 흐르게 되는 문제점이 있다.
게다가, PMOS 트랜지스터 P1 및 P2의 서브 바이어스(sub-bias)를 고전압 VPP로 사용하는 경우에는 VPP<VDD 구간에서 PMOS 트랜지스터와 N-웰 사이에 PN 접합에 순방향 다이오드가 형성되고 P-서브쪽으로 PNP 기생 바이폴라 트랜지스터가 형성되어, 노드 P1BOOT/P2BOOT의 챠지가 손실되고 이로 인해 VPP 펌핑효율이 떨어지게 되는 문제점이 있다.
따라서, 이와 같은 문제점을 해결하기 위해 본 발명은, 부스트 웰 바이어스 방식을 이용해서 작은 레이아웃 면적으로 펌핑 효율을 높이는 것을 목적으로 한다.
본 발명의 또 다른 목적은 딥 파워 다운 모드시에 고전압 VPP과 전원전압VDD 간에 다이렉트 경로가 형성되는 것을 방지하여 전류소모를 줄이는 것에 있다.
이러한 목적을 달성하기 위해 본 발명은, 복수의 펌핑신호에 의해 동작하는 복수의 펌핑 커패시터와 복수의 프리챠지신호에 의해 동작하는 복수의 프리챠지 커패시터를 포함하는 반도체 장치의 챠지 펌핑회로에 있어서, 딥 파워 다운 모드시에 고전압과 전원전압 간의 다이렉트 경로를 방지하는 복수의 딥 파워 다운부; 상기 복수의 펌핑 커패시터에 각각 연결된 제1 노드와 제2 노드의 챠지를 상기 고전압으로 전달하는 챠지 전달부; 상기 고전압과 상기 제1 노드의 전압 중 높은 전압을 웰 바이어스로 사용하여, 기생 바이폴라의 영향으로 인한 전압손실을 줄이는 부스트 웰 바이어스부; 상기 제1 노드와 상기 제2 노드의 전압을 프리챠지시키는 프리챠지부; 상기 복수의 프리챠지 커패시터에 각각 연결된 제3 노드와 제4 노드의 전압들이 서로 다른 전압을 갖도록 조절하는 전압 조절부; 및 상기 제3 노드의 전압과 상기 제4 노드의 전압을 강하시키는 전압 강하부를 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 MOS 챠지 펌프회로의 회로도로서, 2개의 위상 전달방식을 사용하기 위해 좌우가 완전히 대칭되어 있다.
이러한 MOS 챠지 펌프회로는 펌핑 커패시터(10-1, 10-2) 및 프리챠지 커패시터(10-3, 10-4), 딥 파워 다운부(20-1, 20-2, 20-3), 챠지 전달부(30), 부스트 웰 바이어스부(40-1, 40-2), 프리챠지부(50), 전압 조절부(60), 전압 강하부(70-1, 70-2)를 구비한다.
펌핑 커패시터(10-1, 10-2)는 펌핑신호 P11 및 P12에 동작되고 프리챠지 커패시터(10-3, 10-4)는 프리챠지신호 G11 및 G12에 의해 동작한다.
이러한 펌핑 신호 P11 및 P12와 프리챠지신호 G11 및 G12는 외부 오실레이터(미도시)로부터 발생된 발진신호의 위상을 조절함으로써 발생되는데, 이들은 1사이클의 발진주기에 두 번의 고전압 VPP 펌핑이 가능하도록 각각 다른 위상을 갖는다.
딥 파워 다운부(20-1)는 전원전압 VDD와 고전압 VPP 사이에 접속되고 게이트로 딥 파워 다운 모드신호의 반전신호 DPD/를 인가받는 NMOS 트랜지스터 M1로 구성된다. 딥 파워 다운부(20-2)는 노드 G11BOOT 와 전원전압 VDD 사이에 접속되고 게이트로 딥 파워 다운 모드신호 DPD를 인가받는 NMOS 트랜지스터 M2로 구성된다. 딥 파워 다운부(20-3)는 노드 G12BOOT와 전원전압 VDD 사이에 접속되고 게이트로 딥 파워 다운 모드신호 DPD를 인가받는 NMOS 트랜지스터 M3로 구성된다.
이러한 구성을 갖는 딥 파워 다운부(20-1)는 딥 파워 다운 모드시 초기 고전압 VPP를 전원전압 VDD로 만들기 위해 딥 파워 다운 모드신호의 반전신호 DPD/를 입력받는다.
딥 파워 다운부(20-2, 20-3)는 딥 파워 다운 모드시에 고전압 VPP가 접지전압 VSS로 되는 경우 VPP-VDD 간에 다이렉트 경로가 형성되는 것을 방지하기 위해 전원전압 VDD 또는 펌핑신호 P11 및 P12와 프리챠지신호 G11 및 G12를 그라운드(ground)화시켰다.
이렇게 딥 파워 다운 모드시에 노드 G11BOOT 및 노드 G12BOOT의 전압을 그라운드화시키면 NMOS 트랜지스터 N11 및 N12가 턴-오프되기 때문에, VPP-VDD 간의 다이렉트 경로가 발생되지 않는다.
초기 고전압 VPP를 전원전압 VDD로 유지하기 위한 NMOS 트랜지스터 M1의 게 이트에 딥 파워 다운 모드신호 DPD와 극성(polarity)이 반대인 신호 DPD/를 입력한다. 다음에 노드 G11BOOT 및 노드 G12BOOT를 그라운드로 만들어 프리챠지 트랜지스터 N11 및 N12를 오프시켜 VPP-VDD 경로를 제거한다.
챠지 전달부(30)는 고전압 VPP와 노드 P11BOOT 및 노드 P12BOOT 사이에 접속되고 게이트가 크로스 커플된 PMOS 트랜지스터 T1 및 T2로 구성된다.
PMOS 트랜지스터 T1 및 T2가 턴-오프되는 경우에 서브 바이어스는 고전압 VPP이면 PMOS 트랜지스터 T1 및 T2의 웰 바이어스는 분리되어야 한다.
이러한 구성을 갖는 챠지 전달부(30)는 최종 펌핑된 노드 P11BOOT/P12BOOT의 챠지를 고전압 VPP로 전달한다. 이렇게 챠지 전달부(30)를 PMOS 트랜지스터 T1, T2로 구성한 이유는 적은 레이아웃 면적으로 낮은 전압에서도 높은 펌핑 효율을 얻기 위해서다.
부스트 웰 바이어스부(40-1)는 고전압 VPP와 노드 P11BOOT 사이에 접속되고 게이트가 고전압 VPP와 노드 P11BOOT에 접속된 PMOS 트랜지스터 W1 및 W2로 구성되고, 부스트 웰 바이어스부(40-2)는 고전압 VPP와 노드 P12BOOT 사이에 접속되고 게이트가 고전압 VPP와 노드 P12BOOT에 접속된 PMOS 트랜지스터 W3 및 W4로 구성된다.
이러한 구성을 갖는 부스트 웰 바이어스부(40-1)는 고전압 VPP와 노드 P11BOOT의 전압 중 높은 전압을 웰 바이어스로 사용함으로써 베이스 전압이 높아져 베이스-에미터 접합이 항상 역방향 바이어스가 된다. 이로 인해 기생 바이폴라의 영향으로 인한 챠지 손실이 줄어들게 된다. 부스트 웰 바이어스부(40-2)도 부스트 웰 바이어스부(40-2)와 같은 동작으로 챠지 손실을 줄인다.
즉, PMOS 트랜지스터 T1이 턴-온되는 경우에는, VPP<P12BOOT-Vt인 구간에서 PMOS 트랜지스터 T1의 서브 바이어스로 노드 P12BOOT의 전압을 사용하고 VPP>P12BOOT+Vt인 구간에서는 PMOS 트랜지스터 T1의 서브 바이어스로 고전압 VPP를 사용한다. 이렇게 함으로써 노드 P11BOOT/P12BOOT의 챠지 손실이 방지되어 고전압 VPP 펌핑효율이 높아지게 된다.
프리챠지부(50)는 노드 P11BOOT와 전원전압 VDD 사이에 접속되고 게이트로 G11BOOT의 신호를 인가받는 NMOS 트랜지스터 N11과 노드 P12BOOT와 전원전압 VDD 사이에 접속되고 게이트로 G12BOOT의 신호를 인가받는 NMOS 트랜지스터 N12로 구성된다.
이러한 구성을 갖는 프리챠지부(50)는 노드 G11BOOT의 전압과 노드 G12BOOT의 전압에 의해 구동되어 노드 P11BOOT와 노드 P12BOOT의 전압을 프리챠지시킨다.
전압 조절부(60)는 노드 G11BOOT 및 노드 G12BOOT와 전원전압 VDD 사이에 접속되고 게이트가 크로스 커플된 NMOS 트랜지스터 N13 및 N14로 구성된다.
이러한 구성을 갖는 전압 조절부(60)는 노드 G11BOOT가 하이레벨로 될 때 노드 G12BOOT를 로우레벨로 유지시킨다. 반대로 노드 G12BOOT가 하이레벨로 될 때는 노드 G11BOOT를 로우레벨로 유지시킨다.
전압 강하부(70-1)는 노드 G11BOOT와 전원전압 VDD 사이에 직렬로 접속되고 게이트가 자신의 소스에 접속된 NMOS 트랜지스터 B1 및 B2와 노드 G11BOOT와 전원전압 VDD 사이에 접속되고 게이트가 전원전압 VDD에 접속된 NMOS 트랜지스터 N15로 구성된다. 전압 강하부(70-2)는 노드 G12BOOT와 전원전압 VDD 사이에 직렬로 접속되고 게이트가 자신의 소스에 접속된 NMOS 트랜지스터 B3 및 B4와 노드 G12BOOT와 전원전압 VDD 사이에 접속되고 게이트가 전원전압 VDD에 접속된 NMOS 트랜지스터 N16을 구성된다.
NMOS 트랜지스터 B1 및 B2는 전원전압 VDD의 하이레벨에서 노드 G11BOOT가 2VDD-2Vt이상으로 상승하는 것을 방지하고, NMOS 트랜지스터 B3 및 B4는 노드 G12BOOT가 2VDD-2Vt이상으로 상승하는 것을 방지하여 펌핑동작을 안정화시킨다.
NMOS 트랜지스터 N15 및 N16은 초기에 노드 G11BOOT와 노드 G12BOOT를 VDD-Vt로 유지하기 위한 다이오드로 동작한다.
이하, 도 2 및 도 3을 참조하여 본 발명의 바람직한 실시예에 따른 MOS 챠지 펌프회로의 동작을 설명하다.
먼저, 발진신호가 하이레벨로 천이하면 프리챠지신호 G11은 로우레벨로 천이하게 된다. 그러면 프리챠지 커패시터(10-3)에 의해 노드 G11BOOT가 로우레벨로 천이되어 NMOS 커패시터 N11이 턴-오프된다. 실제로는 아날로그회로이므로 노드 G1BOOT는 초기 VDD-Vt에서 노드 G1BOOT의 전압과 프리챠지 커패시터(10-1, 10-2)의 사이즈에 의한 챠지만큼만 손실된다.
다음에 NMOS 커패시터 N11이 턴-오프되면 프리챠지신호 P11이 하이레벨로 입력된다. 그러면 펌핑 커패시터(10-1, 10-2)에 의해 노드 P11BOOT는 2VDD-Vt까지 올라가게 된다. 즉 노드 B1BOOT는 처음 NMOS 트랜지스터 N11이 턴-온되었을 때 VDD-Vt로 있다가 턴-오프되면 플로팅되어 챠지 손실이 없다. 이후에 펌핑 커패시터(10-1, 10-2)에 의해 2VDD-Vt까지 상승하게 된다. 이것은 전하량 보존의 법칙에 따른 것이다.
그런 다음, 펌핑신호 P12가 로우레벨로 천이하면 노드 P12BOOT는 로우레벨로 된다(전하량 보존의 법칙에 의해 0V정도로 떨어지게 된다). 즉 PMOS 트랜지스터 T1은 턴-온되어 노드 P11BOOT의 챠지(높은 전압)를 고전압 VPP로 전달하게 되어 고전압 VPP가 상승하게 된다.
그런 후에 프리챠지신호 G12가 하이레벨로 천이하면 노드 G12BOOT는 VDD-Vt로 된다. 그러면 노드 P12BOOT는 VDD-Vt로 되어 NMOS 트랜지스터 N11가 턴-오프된다.
이렇게 한번의 펌핑동작이 끝나고 일정한 시간이 지나서 노드 P12BOOT가 전원전압 VDD로 되면 상술한 동작과 반대의 동작이 일어난다. 즉, 펌핑신호 G12가 로우레벨로 된 후에 프리챠지신호 P12가 하이레벨로 되고, 프리챠지신호 P11이 로우레벨로 된 후에 펌핑신호 G11가 하이레벨로 되도록 동작을 시키면 NMOS 트랜지스터 T2를 통해서 VPP로 챠지가 유입된다. 결과적으로, 1번의 발진주기에 고전압 VPP로의 챠지 전달은 두 번 일어나게 되며 이로 인해 펌핑효율은 높아지게 된다.
도 3은 노드 P11BOOT의 챠지손실을 나타낸 타이밍도이다.
A는 기생 PNP 바이폴라 트랜지스터를 고려하지 않은 상태를 나타내고(VPP Well-Bias), B는 기생 PNP 바이폴라 트랜지스터를 고려한 상태를 나타내며(VPP Well-Bias), C는 기생 PNP 바이폴라 트랜지스터를 고려한 상태를 나타낸다(Boost Well-Bias 방식을 사용).
도 3에 나타낸 바와 같이, C는 챠지 손실이 가장 작으므로 노드 P11BOOT의 전압이 가장 높음을 알 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 고전압 VPP와 노드 P11BOOT의 전압 중 높은 전압을 웰 바이어스로 사용해서 기생 바이폴라의 영향으로 인한 챠지 손실을 줄임으로써 레이아웃 면적을 증가시키지 않고 펌핑 효율을 높이는 효과를 제공할 수 있다.
또한, 딥 파워 다운 모드시에 고전압 VPP과 전원전압VDD 간에 다이렉트 경로가 형성되는 것을 방지하여 전류소모를 줄이는 효과를 제공할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 복수의 펌핑신호에 의해 동작하는 복수의 펌핑 커패시터와 복수의 프리챠지신호에 의해 동작하는 복수의 프리챠지 커패시터를 포함하는 반도체 장치의 챠지 펌핑회로에 있어서,
    딥 파워 다운 모드시에 고전압과 전원전압 간의 다이렉트 경로를 방지하는 복수의 딥 파워 다운수단;
    상기 복수의 펌핑 커패시터에 각각 연결된 제1 노드와 제2 노드의 챠지를 상기 고전압으로 전달하는 챠지 전달수단;
    상기 고전압과 상기 제1 노드의 전압 중 높은 전압을 웰 바이어스로 사용하여, 기생 바이폴라의 영향으로 인한 전압손실을 줄이는 부스트 웰 바이어스수단;
    상기 제1 노드와 상기 제2 노드의 전압을 프리챠지시키는 프리챠지수단;
    상기 복수의 프리챠지 커패시터에 각각 연결된 제3 노드와 제4 노드의 전압들이 서로 다른 전압을 갖도록 조절하는 전압 조절수단; 및
    상기 제3 노드의 전압과 상기 제4 노드의 전압을 강하시키는 전압 강하수단을 구비하는 것을 특징으로 하는 반도체 장치의 챠지 펌핑회로.
  2. 제 1 항에 있어서, 상기 복수의 딥 파워-다운수단은,
    상기 전원전압과 상기 고전압 사이에 접속되고 게이트로 딥 파워 다운 모드 신호의 반전신호를 인가받는 제1 NMOS 트랜지스터;
    상기 제3 노드와 상기 전원전압 사이에 접속되고 게이트로 상기 딥 파워 다운 모드신호를 인가받는 제2 NMOS 트랜지스터; 및
    상기 제4 노드와 상기 전원전압 사이에 접속되고 게이트로 상기 딥 파워 다운 모드신호를 인가받는 제3 NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 장치의 챠지 펌핑회로.
  3. 제 2 항에 있어서,
    상기 제1 NMOS 트랜지스터는, 상기 딥 파워 다운 모드시에 초기 고전압을 상기 전원전압으로 만들기 위해 게이트로 상기 딥 파워 다운 모드신호의 반전신호를 인가받고,
    상기 제2 및 제3 NMOS 트랜지스터는 상기 복수의 펌핑신호와 상기 복수의 프리챠지신호의 레벨을 그라운드로 만들어서 고전압 펌핑동작을 방지하는 것을 특징으로 하는 반도체 장치의 챠지 펌핑회로.
  4. 제 1 항에 있어서, 챠지 전달수단은,
    상기 고전압과 상기 제1 노드 및 제2 노드 사이에 각각 접속되고 게이트가 크로스 커플된 제1 및 제2 PMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 장치의 챠지 펌핑회로.
  5. 제 4 항에 있어서, 상기 제1 및 제2 PMOS 트랜지스터는
    웰 바이어스가 분리되어 있는 것을 특징으로 하는 반도체 장치의 챠지 펌핑회로.
  6. 제 1 항에 있어서, 상기 부스트 웰 바이어스수단은,
    상기 고전압과 상기 제1 및 제2 노드 사이에 각각 접속되고 각각의 게이트가 상기 고전압과 상기 제1 노드에 접속된 제3 및 제4 PMOS 트랜지스터; 및
    상기 고전압과 상기 제1 및 제2 노드 사이에 각각 접속되고 각각의 게이트가 상기 고전압과 상기 제2 노드에 접속된 제5 및 제6 PMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 장치의 챠지 펌핑회로.
  7. 제 1 항에 있어서, 상기 프리챠지수단은,
    상기 제1 노드와 상기 전원전압 사이에 접속되고 게이트로 상기 제3 노드의 신호를 인가받는 제4 NMOS 트랜지스터; 및
    상기 제2 노드와 상기 전원전압 사이에 접속되고 게이트로 상기 제4 노드의 신호를 인가받는 제5 NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 장치의 챠지 펌핑회로.
  8. 제 7 항에 있어서,
    상기 제4 및 제5 NMOS 트랜지스터는 상기 딥 파워 다운 모드시에 그라운드 레벨의 상기 복수의 펌핑신호와 상기 복수의 프리챠지신호에 의해 턴-오프되는 것을 특징으로 하는 반도체 장치의 챠지 펌핑회로.
  9. 제 1 항에 있어서, 상기 전압 조절수단은,
    상기 제3 및 제4 노드와 상기 전원전압 사이에 접속되고 게이트가 크로스 커플된 제6 및 제7 NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 장치의 챠지 펌핑회로.
  10. 제 1 항에 있어서, 상기 전압 강하수단은,
    상기 제3 노드와 상기 전원전압 사이에 직렬로 접속되고 각각의 게이트가 자신의 소스에 접속된 제8 및 제9 NMOS 트랜지스터;
    상기 제3 노드와 상기 전원전압 사이에 접속되고 게이트가 상기 전원전압에 접속된 제10 NMOS 트랜지스터;
    상기 제4 노드와 상기 전원전압 사이에 직렬로 접속되고 각각의 게이트가 자신의 소스에 접속된 제11 및 제12 NMOS 트랜지스터; 및
    상기 제4 노드와 상기 전원전압 사이에 접속되고 게이트가 상기 전원전압에 접속된 제13 NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 장치의 챠지 펌핑회로.
  11. 제 10 항에 있어서,
    상기 제8 및 제9 NMOS 트랜지스터는, 상기 전원전압의 하이레벨에서 상기 제3 노드가 2VDD-2Vt이상으로 상승하는 것을 방지하고,
    상기 제11 및 제12 NMOS 트랜지스터는, 상기 전원전압의 하이레벨에서 상기 제4 노드가 2VDD-2Vt이상으로 상승하는 것을 방지하는 하는 것을 특징으로 하는 반도체 장치의 챠지 펌프회로.
  12. 제 10 항에 있어서,
    상기 제10 NMOS 트랜지스터와 상기 제13 NMOS 트랜지스터는 초기에 상기 제3 및 제4 노드를 VDD-Vt로 유지하기 위한 다이오드로 동작하는 것을 특징으로 하는 반도체 장치의 챠지 펌핑회로.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000015638A (ko) * 1998-08-31 2000-03-15 김영환 반도체 메모리 소자의 전압 공급장치
KR20000041751A (ko) * 1998-12-23 2000-07-15 김영환 반도체 장치의 네거티브 차지펌핑전압 전달 회로
JP2008000001A (ja) * 2004-09-30 2008-01-10 Osaka Univ 免疫刺激オリゴヌクレオチドおよびその医薬用途
JP2008000004A (ja) * 2006-06-20 2008-01-10 Shimano Inc 釣り用グローブ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000015638A (ko) * 1998-08-31 2000-03-15 김영환 반도체 메모리 소자의 전압 공급장치
KR20000041751A (ko) * 1998-12-23 2000-07-15 김영환 반도체 장치의 네거티브 차지펌핑전압 전달 회로
JP2008000001A (ja) * 2004-09-30 2008-01-10 Osaka Univ 免疫刺激オリゴヌクレオチドおよびその医薬用途
JP2008000004A (ja) * 2006-06-20 2008-01-10 Shimano Inc 釣り用グローブ

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
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