JPH08190798A

JPH08190798A - 不揮発性半導体記憶装置

Info

Publication number: JPH08190798A
Application number: JP29795A
Authority: JP
Inventors: Toru Tanzawa; 徹丹沢; Tomoharu Tanaka; 智晴田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-01-05
Filing date: 1995-01-05
Publication date: 1996-07-23
Anticipated expiration: 2016-06-11
Also published as: JP3176016B2

Abstract

(57)【要約】【目的】電源電圧の変動に依存しないのは勿論のこ
と、製造ばらつきや温度変動にも依存しない昇圧能力を
持つ昇圧回路を搭載して、書き込み／消去時における電
源パワーの無駄が生じることがない不揮発性半導体記憶
装置を提供する。【構成】メモリセルアレイ１と、電源電圧の降下によ
り発振周波数が高くなる発振回路９と、発振回路９の駆
動により電源電圧を昇圧してアレイ１の書き込み／消去
時に必要な電圧を発生する昇圧回路８とを備えた不揮発
性半導体記憶装置において、発振回路９を、定電流源，
第１の容量素子及び第１の増幅回路からなる第１の遅延
回路と、定電流源，第２の容量素子，及び第２の増幅回
路からなる第２の遅延回路と、第１の増幅回路の出力と
第２の増幅回路の出力の順序論理を出力し、該出力を第
１及び第２の遅延回路の入力として与える順序論理回路
とから構成すること。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書き替え可能な
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特
に書き込み／消去時に必要な高電圧を発生する昇圧回路
を備えた単一電源動作可能な不揮発性半導体記憶装置に
関する。

【０００２】

【従来の技術】単一電源（例えば、Ｖcc＝５Ｖ）により
書き込み／消去が行えるＥＥＰＲＯＭの一つとして、例
えばＮＡＮＤ型ＥＥＰＲＯＭが知られている。これは、
複数のメモリセルをそれらのソース，ドレインを隣接す
るもの同士で共有する形で直列接続し、これを一単位と
してビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが蓄積されたＦＥＴ−ＭＯ
Ｓ構造を有している。メモリセルアレイは、ｐ型基板又
はｎ型基板に形成されたｐ型ウェル内に集積形成されて
いる。

【０００３】ＥＥＰＲＯＭでは、通常書き込み／消去時
にはメモリセルに電源電圧より高い電圧を印加し、トン
ネル電流などによって電荷蓄積層の電荷量をコントロー
ルしてデータを記憶させる。

【０００４】このようなＮＡＮＤ型ＥＥＰＲＯＭのデー
タ書き込み／消去の動作は次の通りである。データ書き
込みは、ビット線から最も離れた位置のメモリセルから
順に行う。選択されたメモリセルの制御ゲートには高電
圧Ｖpp（＝２０Ｖ程度）を印加し、それよりビット線側
にあるメモリセルの制御ゲート及び選択ゲートには中間
電位ＶppM （＝１０Ｖ程度）を印加し、ビット線にはデ
ータに応じてＯＶ又は中間電位を与える。

【０００５】ビット線に０Ｖが与えられた時、その電位
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これにより、選択
されたメモリセルのしきい値は正方向にシフトする。こ
の状態を、例えば“１”とする。ビット線に中間電位が
与えられた時は電子注入が起らず、従ってしきい値は変
化せず、負に止まる。この状態は“０”である。

【０００６】データ消去は、ＮＡＮＤセル内の全てメモ
リセルに対して同時に行われる。即ち、全ての制御ゲー
ト，選択ゲートを０Ｖとし、ビット線及びソース線を浮
遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０Ｖ
を印加する。これにより、全てのメモリセルで浮遊ゲー
トの電子がｐ型ウェルに放出され、しきい値は負方向に
シフトする。

【０００７】以上の説明から分かるように、一般に単一
電源動作のＥＥＰＲＯＭでは、その内部で電源電圧より
高い電圧を発生することが必要である。このため、従来
から昇圧回路を用いてこの高電圧を発生させるようにし
ている。昇圧回路の電流供給能力は、一般に電源電圧の
降下とともに低下する。また、昇圧回路はリングオシレ
ータで駆動されるが、このリングオシレータの発振周波
数も電源電圧の降下とともに低下する。このため、最低
の電源電圧値で動作するるように設計された昇圧回路
は、例えば最大の電源電圧値では必要以上の電流供給能
力を持つことになり電源パワーの無駄を生じる。

【０００８】上記の問題を解決するために本発明者ら
は、電源電圧の降下と共に発振周波数が高くなる発振回
路と、昇圧能力に駆動周波数依存性を有し発振回路の駆
動により電源電圧を昇圧してメモリ本体の書き込み・消
去時に必要な電圧を発生する昇圧回路を有するＥＥＰＲ
ＯＭを既に提案している（特開平５−３２５５７８号公
報）。これにより、電源電圧の変動に依存しない昇圧電
位を得ることができ、書き込み／消去時における電源電
圧の変動に伴う電源パワーの無駄を無くすことができ
た。

【０００９】しかしながら、この種の装置にあっても、
次のような問題を避けることはできなかった。即ち、発
振回路を製造する際にトランジスタのコンダクタンスや
しきい値を厳密に制御するのは困難であり、多少のばら
つきが発生するのは避けられない。そして、このばらつ
きによって発振周波数が変わる。また、温度が変化する
と上記のコンダクタンスやしきい値も変化するため、温
度変化により発振周波数が変動する。このような周波数
変動は、電源パワーの無駄につながることになる。

【００１０】

【発明が解決しようとする課題】このように従来、昇圧
回路を持つＥＥＰＲＯＭでは、書き込み／消去時に電源
電圧の変動によって引き起される昇圧回路の電流供給能
力の変動により電源パワーの無駄が生じるという問題が
あった。さらに、これを解決するために、特開平５−３
２５５７８号公報のような構成を採用しても、製造ばら
つきや温度変動に伴う発振周波数の変動により電源パワ
ーの無駄が生じるという問題があった。

【００１１】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、電源電圧の変動に依
存しないのは勿論のこと、製造ばらつきや温度変動にも
依存しない昇圧能力を持つ昇圧回路を搭載することによ
り、書き込み／消去時における電源パワーの無駄が生じ
ることがない不揮発性半導体記憶装置を提供することに
ある。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明は、不揮発性メモリ機能を有するメモリ本体と、電源
電圧の大きさに応じて発振周波数が変化する発振回路
と、昇圧能力に駆動周波数依存性を有し、前記発振回路
の駆動により電源電圧を昇圧して前記メモリ本体の書き
込み／消去時に必要な電圧を発生する昇圧回路と、を有
する不揮発性半導体記憶装置であって、前記発振回路
は、一定の電流を発生する定電流源と、入力信号の反転
によって一端が前記定電流源に接続される容量素子と、
入力信号が反転するまでの前記容量素子の一端の電圧と
の差が電源電圧の増加とともに増加するような参照電圧
を発生する参照電圧源と、前記容量素子の一端の電圧と
前記参照電圧との差を増幅して出力する増幅回路と、か
ら構成される遅延回路を含むことを特徴としている。

【００１３】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) メモリ本体は、ＦＥＴ−ＭＯＳ構造の複数の不揮発
性メモリセルを直列接続したＮＡＮＤ型ＥＥＰＲＯＭで
あること。 (2) 発振回路を、一定の電流を発生する第１の定電流
源，入力信号の反転によって一端が第１の定電流源に接
続される第１の容量素子，及び入力信号が反転するまで
の第１の容量素子の一端の電圧との差が電源電圧の増加
とともに増加するような参照電圧と第１の容量素子の一
端の電圧との差を増幅して出力する第１の増幅回路から
なる第１の遅延回路と、一定の電流を発生する第２の定
電流源，入力信号の反転によって一端が第２の定電流源
に接続される第２の容量素子，及び参照電圧と第２の容
量素子の一端の電圧との差を増幅して出力する第２の増
幅回路からなる第２の遅延回路と、第１の増幅回路の出
力と第２の増幅回路の出力の順序論理を出力し、該出力
を第１及び第２の遅延回路の入力として与える順序論理
回路と、から構成すること。 (3) 定電流源を、ゲートとドレインが接続される第１の
ＭＯＳトランジスタと、第１のＭＯＳトランジスタと直
列接続関係にある抵抗素子と、第１のＭＯＳトランジス
タのゲート電圧を出力する参照電圧源の出力がゲートに
入力され、ソースが第１のＭＯＳトランジスタのソース
に接続され、ドレインが第１の電源電圧端子と共に容量
素子の一端に選択的に接続される第２のＭＯＳトランジ
スタと、から構成すること。

【００１４】

【作用】本発明によれば、昇圧回路の電流供給能力には
電源電圧の降下と共に低下傾向が生じるが、これを駆動
する発振回路の発振周波数が電源電圧の降下と共に高く
なって、この低下傾向が打ち消される。これにより、電
源電圧依存性のない電流供給能力を持つ昇圧回路が実現
され、書き込み／消去時に、電源電圧の変動に伴う電源
パワーの無駄が生じることがなくなる。

【００１５】これに加えて本発明では、発振回路に定電
流源を備え、トランジスタのコンダクタンスやしきい値
のばらつきが発振周波数に影響しないようにしているの
で、製造ばらつきや温度変化に伴う発振周波数の変動を
未然に防止することができ、これにより電源パワーの無
駄をより確実に無くすことが可能となる。

【００１６】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係わるＮＡＮＤ型Ｅ
ＥＰＲＯＭを用いた不揮発性半導体記憶装置の構成を示
すブロック図である。

【００１７】メモリ手段としてのメモリセルアレイ１に
対して、データ書き込み，読み出しを行うためのビット
線制御回路２が設けられている。このビット線制御回路
２は、データ入出力バッファ６につながり、アドレスバ
ッファ４からのアドレス信号を受けるカラムコーダ３の
出力を入力として受けるようになっている。また、メモ
リセルアレイ１に対して、制御ゲート及び選択ゲートを
制御するためにロウデコーダ５が設けられ、メモリセル
アレイ１が形成されるｐ型基板（又はｐ型ウェル）の電
位を制御するための基板電位制御回路７が設けられてい
る。

【００１８】上述のメモリセルアレイ１ないし基板電位
制御回路７の各機能を司る回路等によりメモリ本体１０
が構成されている。昇圧回路８は、発振回路としてのオ
シレータ９からの駆動信号を受けて電源電圧から昇圧さ
れた高電圧を、メモリセルアレイ１の書き込み／消去時
にビット線制御回路２，ロウデコーダ５，基板電位制御
回路７に供給する。

【００１９】図２（ａ）（ｂ）は、メモリセルアレイ１
における一つのＮＡＮＤセル部分の平面図と等価回路図
であり、図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−
Ａ′及びＢ−Ｂ′断面図である。素子分離酸化膜１２で
囲まれたｐ型シリコン基板（又はｐ型ウェル）１１に、
複数のＮＡＮＤセルからなるメモリセルアレイ１が形成
されている。一つのＮＡＮＤセルに着目して説明すると
本実施例では、８個のメモリセルＭ１〜Ｍ８が直列接続
されて一つのＮＡＮＤセルを構成している。

【００２０】メモリセルはそれぞれ、基板１１上にトン
ネル絶縁膜１３を介して浮遊ゲー１４（１４₁ ，１４
₂ ，…，１４₈ ）が形成され、この上にゲート絶縁膜１
５を介して制御ゲート１６（１６₁ ，１６₂ ，…，１６
₈ ）が形成されて、構成されている。これらのメモリセ
ルのソース・ドレインであるｎ型拡散層１９は、隣接す
るもの同士共用する形で、メモリセルが直列接続されて
いる。

【００２１】ＮＡＮＤセルのドレイン側，ソース側には
それぞれ、メモリセルの浮遊ゲート，制御ゲートと同時
に形成された選択ゲート１４₉ ，１６₉ 及び１４₁₀，１
６₁₀が設けられている。素子形成された基板上はＣＶＤ
酸化膜１７により覆われ、この上にビット線１８が配設
されている。ビット線１８はＮＡＮＤセルの一端のドレ
イン側拡散層１９にコンタクトされている。行方向に並
ぶＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート
線ＣＧ1 ，ＣＧ2 ，…，ＣＧ8 として配設されている。
これら制御ゲート線は、ワード線となる。選択ゲート１
４₉ ，１６₉ 及び１４₁₀，１６₁₀もそれぞれ行方向に連
続的に選択ゲートＳＧ１，ＳＧ２として配設されてい
る。

【００２２】図４は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイ１の等価回路を示して
いる。図５に、図１中の昇圧回路８の第１の具体的な構
成を示す。図６は昇圧回路８の駆動信号ＶＰ1 ，ＶＰ2
，ＶＰ3 ，ＶＰ4 となるオシレータ９の出力信号を示
している。

【００２３】電圧の昇圧は、ＤタイプのｎチャネルＭＯ
ＳトランジスタＱD1〜ＱD4をキャパシタとして用い、Ｅ
タイプｎチャネルＭＯＳトランジスタＱn1〜Ｑn4，Ｑn1
7 を転送ゲートとして用いることにより行われる。転送
ゲートＱn1〜Ｑn4のゲート電圧を昇圧してしきい値電圧
による電圧降下が生じないようにするため、キャパシタ
としてのＤタイプｎチャネルＭＯＳトランジスタＱD5〜
ＱD8及び転送ゲートとしてのＥタイプｎチャネルＭＯＳ
トランジスタＱn5〜Ｑn8が設けられている。

【００２４】また、ＥタイプｎチャネルＭＯＳトランジ
スタＱn13,Ｑn14,Ｑn15 、ＤタイプｎチャネルＭＯＳト
ランジスタＱD9，ＱD10 が転送ゲートＱn17 のゲート電
圧を昇圧して上記と同様にしきい値電圧による電圧降下
か生じないようにするため設けられている。Ｅタイプチ
ャネルＭＯＳトランジスタＱn16 は、Ｑn14 のゲート電
極と出力電圧Ｖppとをイコライズするために設けられて
いる。これらのＭＯＳトランジスタＱn13,Ｑn14,Ｑn15,
ＱD9, ＱD10 からなる部分は、ダミーの昇圧段として動
作する。なお、本実施例では、４段昇圧であるが、必要
に応じて段数を調整すればよい。

【００２５】そして、ＶＰ1 が“Ｌ”で、電源電圧Ｖcc
によりキャパシタＱD1，ＱD3に充電される。ＶＰ1 が
“Ｈ”で、転送ゲートＱn6，Ｑn8をそれぞれ通じてキャ
パシタＱD1，ＱD3の充電電荷がキャパシタＱD6，ＱD8に
それぞれ転送されて充電され、転送ゲートＱn2，Ｑn4の
ゲート電圧が昇圧される。この状態でＶＰ2 が“Ｌ”，
ＶＰ4 が“Ｈ”になると、キャパシタＱD1，ＱD3の充電
電荷が転送ゲートＱn2，Ｑn4をそれぞれ通じてキャパシ
タＱD2，ＱD4に転送されて充電される。

【００２６】このような動作が繰り返されて、電源電圧
Ｖccを所定値まで昇圧した昇圧電圧Ｖout が発生する。
昇圧回路８の昇圧能力は、電源電圧Ｖccの降下とともに
低下傾向が生じるが、駆動信号ＶＰ1 ，ＶＰ2 ，ＶＰ3
，ＶＰ4 の周波数が高くなることにより、この低下傾
向は打消される。

【００２７】図７に、図１中の昇圧回路８の第２の具体
的な構成を示す。図８は、昇圧回路８の駆動信号Ｖ1 ，
Ｖ2 となるオシレータ９の出力信号を示している。電圧
の昇圧は、ＤタイプｎチャネルＭＯＳトランジスタＱD5
〜ＱD8をキャパシタとして用い、ＥタイプｎチャネルＭ
ＯＳトランジスタＱn18 〜Ｑn21 を転送ゲートとして用
いることにより行われる。Ｖ1 が“Ｈ”から“Ｌ”にな
り、同時にＶ2 が“Ｌ”から“Ｈ”になると、Ｅタイプ
ｎチャネルＭＯＳトランジスタＱn18,Ｑn20 がオン、Ｑ
n19,Ｑn21 がオフするので、キャパシタＱD5，ＱD7の電
荷はそれぞれキャパシタＱD5，ＱD8に転送される。

【００２８】駆動信号Ｖ1 ，Ｖ2 の“Ｈ・Ｌ”が逆にな
ると、転送ゲートＱn18 〜Ｑn21 のオン・オフも逆にな
るので、キャパシタＱD6，ＱD8の電荷はそれぞれキャパ
シタＱD7、出力Ｖout に転送される。このような状態が
交互に繰り返され、電源電圧の昇圧が行われる。昇圧回
路８の昇圧能力は、電源電圧の降下とともに低下してい
く傾向にあるが、駆動信号Ｖ1 ，Ｖ2 の周波数が高くな
ることによりこの低下傾向は打ち消される。

【００２９】図９に、従来の発振回路の一つであるリン
グオシレータを示す。入力信号Ｖinが“Ｌ”のときは発
振せず、出力信号ＶＲＮＧは“Ｈ”に固定される。そし
て、入力信号Ｖinが“Ｈ”になると、発振が始まる。

【００３０】図１０に、図１中のオシレータ９の第１の
具体的な構成を示す。キャパシタＣ1 は、ｎチャネルＭ
ＯＳトランジスタＱn36 とｐチャネルＭＯＳトランジス
タＱp9の共通ゲートの電圧レベルによって、一端が電源
電圧ＶccとｎチャネルＭＯＳトランジスタＱn34 のドレ
インとに選択的に接続される。キャパシタＣ2 も同様
に、ｎチャネルＭＯＳトランジスタＱn37 とｐチャネル
ＭＯＳトランジスタＱp10 の共通ゲートの電圧レベルに
よって、一端が電源電圧ＶccとｎチャネルＭＯＳトラン
ジスタＱn35 のドレインとに選択的に接続される。

【００３１】ｎチャネルＭＯＳトランジスタＱn27,Ｑn2
8 とｐチャネルＭＯＳトランジスタＱp1，Ｑp2，Ｑp3
は、ｎチャネルＭＯＳトランジスタＱn33 のゲート，ド
レインの電圧Ｖref とキャパシタＣ1 の一端の電圧Ｖca
p1とを比較し、それらの差を増幅して出力する第１の増
幅回路を構成している。同じく、ｎチャネルＭＯＳトラ
ンジスタＱn29,Ｑn30 とｐチャネルＭＯＳトランジスタ
Ｑp4，Ｑp5，Ｑp6は、電圧Ｖref とキャパシタＣ2 の一
端の電圧Ｖcap2とを比較し、それらの差を増幅して出力
する第２の増幅回路を構成している。ＮＯＲゲートＧ2
，Ｇ3 は、これら２つの増幅回路の出力の順序論理を
出力する順序論理回路を構成している。

【００３２】ｎチャネルＭＯＳトランジスタＱn36 とｐ
チャネルＭＯＳトランジスタＱp9の共通ゲートの電圧レ
ベルと、ｎチャネルＭＯＳトランジスタＱn37 とｐチャ
ネルＭＯＳトランジスタＱp10 の共通ゲートの電圧レベ
ルとは、この順序論理回路の出力に従って交互に“Ｈ・
Ｌ”にされる。スタンバイ時には、入力信号Ｖinは
“Ｈ”になっていて、ｎチャネルＭＯＳトランジスタＱ
n26,Ｑn32,Ｑn100，Ｑn101がオン、ｐチャネルＭＯＳト
ランジスタＱp1，Ｑp4がオフしている。従って、Ｖref
，Ｖcap2，Ｖosc1は“Ｌ”、Ｖcap1，Ｖosc2は“Ｈ”
になっている。

【００３３】入力信号Ｖinが“Ｈ”から“Ｌ”になる
と、以下のようにして発振が始まる。ｎチャネルＭＯＳ
トランジスタＱn30 はオフしているため、ドレイン電圧
は“Ｈ”になる。このとき、Ｖosc1とＶosc2はそれぞれ
反転し、ｎチャネルＭＯＳトランジスタＱn36 、ｐチャ
ネルＭＯＳトランジスタＱp10 がオンする。Ｖcap2はｐ
チャネルＭＯＳトランジスタＱp10 によって急速に上昇
し、順序論理回路はリセットされる。Ｖccにされていた
Ｖcap1は、ｎチャネルＭＯＳトランジスタＱn34に流れ
る一定な電流によって時間とともに線形に低下してい
く。そして、Ｖcap1がＶref よりも小さくなると増幅回
路の出力は反転し、その結果、順序論理回路によってＶ
osc1とＶosc2はそれぞれ反転される。このような状態が
繰り返されて、オシレータ（発振回路）の出力Ｖosc1と
Ｖosc2は発振する。

【００３４】以下で、Ｖccの上昇とともにこのオシレー
タの発振周波数ｆが低下することを説明する。一定な電
圧Ｖstがゲートに入力されるｎチャネルＭＯＳトランジ
スタＱn31 のソースには、電源電圧によらない一定の電
圧Ｖｄが出力される。Ｖrefは抵抗素子Ｒ1 の抵抗値Ｒ
とｎチャネルＭＯＳトランジスタＱn33 のコンダクタン
スｇ1 によってのみ決まるので、Ｖccには依存しない。
簡単のため、ｎチャネルＭＯＳトランジスタＱn34 とＱ
n35 のコンダクタンスがｇ2 に等しく、またキャパシタ
Ｃ1 とＣ2 の容量がＣに等しいとする。ｎチャネルＭＯ
ＳトランジスタＱn33 とＱn34(Ｑn35)を流れる電流をそ
れぞれＩref ，Ｉcap とすると、Ｉref ＝（Ｖd −Ｖref ）／Ｒ … (1) Ｉcap ＝Ｉref ×（ｇ2 ／ｇ1 ） … (2) が成立する。発振周期Ｔは、上記のとおりＶcap1(2) が
ＶccからＶref になるまでの時間の２倍に等しいから、Ｔ＝２×Ｃ×（Ｖcc−Ｖref ）／Ｉcap ＝２×Ｒ×Ｃ×（ｇ2 ／ｇ1 ） ×（Ｖcc−Ｖref ）／（Ｖd −Ｖref ） … (3) となる。こうして、発振周波数ｆ＝１／Ｔは（Ｖcc−Ｖ
ref ）に反比例することが分かる。

【００３５】ここで、(3) 式において、ＭＯＳトランジ
スタのコンダクタンスｇ1 ，ｇ2 は（ｇ2 ／ｇ1 ）の形
で挿入されている。ＭＯＳトランジスタのコンダクタン
スは製造時の条件で多少ばらつくが、同一チップ内の各
トランジスタのばらつきは同じ方向である。従って、製
造時にコンダクタンスｇ1 ，ｇ2 が多少ばらついたとし
ても、これらの比（ｇ2 ／ｇ1 ）は一定となる。一方、
トランジスタのしきい値Ｖｔは温度によって変化する
が、(3) 式においてはしきい値Ｖｔの項は存在していな
い。従って、発振周波数は製造ばらつきや温度の変化に
依存しないことが分かる。

【００３６】なお、従来装置では、発振周波数の式にＭ
ＯＳトランジスタのコンダクタンスが単独で挿入され、
さらにしきい値Ｖｔが挿入されていたために、製造ばら
つきや温度の変化によって発振周波数が変動していたの
である。

【００３７】図１１に、図１中のオシレータ９の第２の
具体的構成を示す。キャパシタＣ3は、ｎチャネルＭＯ
ＳトランジスタＱn38 とｐチャネルＭＯＳトランジスタ
Ｑp16 の共通ゲートの電圧レベルによって、一端が接地
レベルに等しい電源電圧ＶssとｐチャネルＭＯＳトラン
ジスタＱp13 のドレインとに選択的に接続される。キャ
パシタＣ4 も同様に、ｎチャネルＭＯＳトランジスタＱ
n39 とｐチャネルＭＯＳトランジスタＱp17 の共通ゲー
トの電圧レベルによって、一端が電源電圧Ｖssとｐチャ
ネルＭＯＳトランジスタＱp14 のドレインとに選択的に
接続される。

【００３８】ｎチャネルＭＯＳトランジスタＱn40,Ｑn4
1,Ｑn42 とｐチャネルＭＯＳトランジスタＱp19,Ｑp20,
Ｑp21 は、ｐチャネルＭＯＳトランジスタＱp12 のゲー
ト，ドレインの電圧Ｖref とキャパシタＣ3 の一端の電
圧Ｖcap1とを比較し、それらの差を増幅して出力する第
１の増幅回路を構成している。同じく、ｎチャネルＭＯ
ＳトランジスタＱn44,Ｑn45,Ｑn46 とｐチャネルＭＯＳ
トランジスタＱp22,Ｑp23,Ｑp24 は、電圧Ｖref とキャ
パシタＣ4 の一端の電圧Ｖcap2を比較し、それらの差を
増幅して出力する第２の増幅回路を構成している。ま
た、ＮＡＮＤゲートＧ4 ，Ｇ5 は、これら２つの増幅回
路の出力の順序論理を出力する順序論理回路を構成して
いる。

【００３９】ｎチャネルＭＯＳトランジスタＱn38 とｐ
チャネルＭＯＳトランジスタＱp16の共通ゲートの電圧
レベルとｎチャネルＭＯＳトランジスタＱn39 とｐチャ
ネルＭＯＳトランジスタＱp17 の共通ゲートの電圧レベ
ルは、この順序論理回路の出力に従って交互に“Ｈ・
Ｌ”にされる。

【００４０】スタンバイ時には、入力信号Ｖinは“Ｈ”
になっていて、ｎチャネルＭＯＳトランジスタＱn43 、
ｐチャネルＭＯＳトランジスタＱp11,Ｑp18,Ｑp25 がオ
ン、ｎチャネルＭＯＳトランジスタＱn42,Ｑn46 、ｐチ
ャネルＭＯＳトランジスタＱp19,Ｑp20 がオフしてい
る。従って、Ｖref ，Ｖcap2，Ｖosc1は“Ｈ”、Ｖcap
1,Vosc2は“Ｌ”になっている。

【００４１】入力信号Ｖinが“Ｈ”から“Ｌ”になる
と、以下のようにして発振が始まる。ｐチャネルＭＯＳ
トランジスタＱp24 はオフしているため、ドレイン電圧
は“Ｈ”になる。このとき、Ｖosc1とＶosc2はそれぞれ
反転し、ｎチャネルＭＯＳトランジスタＱn39 、ｐチャ
ネルＭＯＳトランジスタＱp16 がオンする。Ｖcap2はｎ
チャネルＭＯＳトランジスタＱn39 によって急速に降下
し、順序論理回路はリセットされる。Ｖssにされていた
Ｖcap1は、ｐチャネルＭＯＳトランジスタＱn13を流れ
る一定な電流によって時間とともに線形に低下してい
く。そして、Ｖcap1がＶref よりも大きくなると増幅回
路の出力は反転し、その結果、順序論理回路によってＶ
osc1とＶosc2それぞれ反転される。このような状態が繰
り返されて、オシレータ（発振回路）の出力Ｖosc1とＶ
osc2は発振する。

【００４２】以下で、Ｖccの上昇とともにこのオシレー
タの発振周波数ｆが低下することを説明する。一定な電
圧Ｖstがゲートに入力されるｐチャネルＭＯＳトランジ
スタＱp15 のドレインには、電源電圧によらない一定の
電圧Ｖｄが出力される。Ｖref は抵抗素子Ｒ2 の抵抗値
ＲとｐチャネルＭＯＳトランジスタＱp12 のコンダクタ
ンスｇ1 とＱp15 のコンダクタンスｇ2 によって決ま
り、Ｖccの上昇とともに上昇する。簡単のため、ｐチャ
ネルＭＯＳトランジスタＱp13 とＱp14 のコンダクタン
スがｇ2 に等しく、またキャパシタＣ3 とＣ4 の容量が
Ｃに等しいとする。ｐチャネルＭＯＳトランジスタＱp1
2 とＱp13(Ｑp14)を流れる電流をそれぞれＩref ，Ｉca
p とすると、Ｉref ＝Ｖd ／Ｒ … (4) Ｉcap ＝Ｉref ×（ｇ2 ／ｇ1 ） … (5) が成立する。発振周期Ｔは、上記のとおりＶcap1(2) が
ＶccからＶref になるまでの時間の２倍に等しいから、Ｔ＝２×Ｃ×Ｖref ／Ｉcap ＝２×Ｒ×Ｃ×（ｇ2 ／ｇ1 ）×Ｖref ／Ｖd … (6) となる。こうして、発振周波数ｆ＝１／ＴはＶccの増加
とともに増加するＶｒｅｆに反比例することが分かる。

【００４３】この場合も、（６）式にはｇ1 ，ｇ2 は
（ｇ2 ／ｇ1 ）の形で挿入され、さらにしきい値Ｖｔの
項は存在しない。従って、図１０の回路と同様に、発振
周波数は製造ばらつきや温度の変化に依存しないことが
分かる。

【００４４】図１２に、図５の昇圧回路を駆動する図６
の信号ＶＰ1 〜ＶＰ4 を出力する回路を示す。一定な電
圧Ｖstがゲートに入力されるｐチャネルＭＯＳトランジ
スタＱp29 のドレインには、電源電圧によらない一定の
電圧が出力されるため、ｎチャネルＭＯＳトランジスタ
Ｑn51 とｐチャネルＭＯＳトランジスタＱp30 で構成さ
れるインバータの遅延時間はＶccによらない。

【００４５】図１３に、第１の定電圧発生回路を示す。
出力Ｖout はｎチャネルＭＯＳトランジスタＱn48 とＱ
I1のしきい電圧の差に等しくなる。図１４に、発振周波
数が電源電圧の降下とともに高くなるオシレータの出力
によって駆動される昇圧回路の第１のブロック図を示
す。５１は図１３の定電圧発生回路、５２は図１０又は
図１１の発振回路、５３は図７の昇圧回路である。この
構成によって、昇圧能力のＶcc依存性は小さくされる。

【００４６】図１５に、第２の定電圧発生回路と発振周
波数が電源電圧の降下とともに高くなるオシレータの出
力によって駆動される昇圧回路の第２のブロック図を示
す。入力信号Ｖonが“Ｌ”から“Ｈ”になるとオシレー
タが動作し始め、定電圧発生のための昇圧回路５４と、
書き込み／消去時に高電圧にすべき負荷容量を充電する
昇圧回路５３を駆動し始める。遅延時間Ｔｄ経過するま
でｐチャネルＭＯＳトランジスタＱp36 はオンしている
ため、ドレイン電圧ＶｍはＶccに等しく、従ってオシレ
ータ５２の発振周波数は電源電圧の降下とともに低くな
る。

【００４７】しかしながら、定電圧発生のための昇圧回
路５３の負荷容量が小さいため、直ぐに出力電圧はツェ
ナーダイオードＺＤ1 のブレークダウン電圧Ｖｚにされ
る。その後、遅延時間Ｔｄ経過するとｐチャネルＭＯＳ
トランジスタＱp36 はオフし、ドレイン電圧Ｖｍはブレ
ークダウン電圧Ｖｚの抵抗分割の値になる。この値はも
ちろんＶccによらず、従ってオシレータ５３の発振周波
数は電源電圧の降下とともに高くなる。こうして、書き
込み／消去時に高電圧にすべき負荷容量を充電する昇圧
回路の昇圧能力の電源電圧の依存性を小さくできる。

【００４８】図１６に、第３の定電圧発生回路と発振周
波数が電源電圧の降下とともに高くなるオシレータの出
力によって駆動される昇圧回路の第３のブロック図を示
す。定電圧発生回路は、Ｖcc依存性の大きいリングオシ
レータ５５（図９）と、その出力信号ＲＮＧによって駆
動される定電圧発生用昇圧回路５４と、ツェナーダイオ
ードＺＤ2 と、そのブレークダウン電圧Ｖｚの抵抗分割
するＲ5,Ｒ6 によって構成される。遅延時間Ｔｄ経過す
るまでに、一定電圧がオシレータ５２と昇圧回路５８
（図５）を駆動する信号発生回路５７（図１２）に入力
されるが、回路動作は始まらない。遅延時間Ｔｄ経過す
ると、これらの回路が動作し始め書き込み／消去時に高
電圧にすべき負荷容量を充電する昇圧回路５８が駆動さ
れる。こうして、昇圧回路の昇圧能力の電源電圧依存性
を小さくできる。

【００４９】図２１に、図１中のオシレータ９を構成す
る遅延回路を示す。図２２に、その各電圧波形を示す。
入力信号Ｖinが反転するまでは、キャパシタ１０３の一
端の電圧Ｖcap は第１の電源電圧端子１１０に接続され
ている。入力信号Ｖinが反転すると、Ｖcap は定電流源
１０２によって時間に対して一定の割合で変化してい
く。増幅回路１０１は、Ｖcap と参照電圧Ｖref とを比
較し、それらの差を増幅する。従って、増幅回路１０１
は、Ｖcap とＶref が等しくなったところで出力を反転
させる。

【００５０】第１の電源電圧端子１１０が電源電圧Ｖcc
であるとき、Ｖ1 はＶccに、Ｖ2 はＶref にそれぞれ等
しくＶcap の傾きは負である。ここで、Ｖref はＶccの
増加とともに減少するか、又はＶccによって不変である
ようにされている。キャパシタ１０３の容量をＣ、定電
流をＩconst と書くと、入力が反転してから出力が反転
するまでの遅延時間Ｔｄは、原理的に、Ｔｄ＝Ｃ×（Ｖcc−Ｖref ）／Ｉconst となり、Ｖccの増加とともに遅延時間は延びる。

【００５１】第１の電源電圧端子１１０が電源電圧Ｖss
＝０Ｖであるとき、Ｖ1 はＶssに、Ｖ2 はＶref にそれ
ぞれ等しくＶcap の傾きは正である。ここで、Ｖref は
Ｖccの増加とともに増加するようにされている。キャパ
シタ１０３の容量をＣ、定電流をＩconst と書くと、入
力が反転してから出力が反転するまでの遅延時間Ｔｄ
は、原理的に、Ｔｄ＝Ｃ×Ｖref ／Ｉconst となり、Ｖccの増加とともに遅延時間は延びる。

【００５２】図１７に本実施例における第３のオシレー
タを示し、図１８に各電圧波形を示す。２つの遅延回路
１０００の出力は順序論理回路１０５に入力され、その
出力はそれぞれの遅延回路１０００の入力とされる。Ｖ
ccにされていたＶcap1は定電流によって時間とともに線
形に低下していく。そして、Ｖcap1がＶref よりも小さ
くなると増幅回路の出力は反転し、その結果、順序論理
回路によってＶout1とＶout2はそれぞれ反転される。す
ると、Ｖcap1は急速にＶccまで充電され、またＶccにさ
れていたＶcap2は定電流によって時間とともに線形に低
下していく。そして、Ｖcap2がＶref よりも小さくなる
と増幅回路の出力は反転し、その結果順序論理回路によ
ってＶout1とＶout2はそれぞれ反転される。

【００５３】このような状態が繰り返されて、オシレー
タ（発振回路）の出力Ｖout1とＶout2は発振する。Ｖca
p1とＶcap2の振幅はＶccの増加とともに増加するのに対
して、駆動電流は一定であるため、オシレータの発振周
波数はＶccの上昇とともに低下する。

【００５４】図１９に本実施例における第４のオシレー
タを示し、図２０に各電圧波形を示す。図２０の定電圧
Ｖref はＶccの増加と共に増加する。２つの遅延回路１
０００の出力は順序論理回路１０５に入力され、その出
力はそれぞれの遅延回路１０００の入力とされる。接地
されていたＶcap1は定電流によって時間とともに線形に
上昇していく。そして、Ｖcap1がＶref よりも大きくな
ると増幅回路の出力は反転し、その結果、順序論理回路
によってＶout1とＶout2はそれぞれ反転される。する
と、Ｖcap1は急速に接地レベルまで放電され、また接地
されていたＶcap2は定電流によって時間とともに線形に
上昇していく。そして、Ｖcap1がＶref よりも大きくな
ると増幅回路の出力は反転し、その結果順序論理回路に
よってＶout1とＶout2はそれぞれ反転される。

【００５５】このような状態が繰り返されて、オシレー
タ（発振回路）の出力Ｖout1とＶout2は発振する。Ｖca
p1とＶcap2の振幅はＶccの増加とともに増加するのに対
して、駆動電流は一定であるため、オシレータの発振周
波数はＶccの上昇とともに低下する。

【００５６】なお、本発明は上述した実施例に限定され
るものではない。メモリセルアレイの構成はＮＡＮＤ型
に限るものではなく、ＮＯＲ型（複数のメモリセルを並
列接続したセルユニット及び該ユニットの両端に接続さ
れたセレクトゲートからなるＡＮＤ型、上記セルユニッ
トと該セルユニットの一端に接続されたセレクトゲート
からなるＤＩＮＯＲ型）に適用することもできる。さら
に、メモリセルは２層ゲートを有するＦＥＴ−ＭＯＳ構
造に限らず、書き込み／消去時に昇圧電位を必要とする
ものに適用できる。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。

【００５７】

【発明の効果】以上詳述したように本発明によれば、電
源電圧の大きさに応じて発振周波数が変化する発振回
路、この発振回路の駆動により電源電圧を昇圧する昇圧
回路を備えた不揮発性半導体記憶装置において、電源電
圧依存性のない電流供給能力を持つ昇圧回路を実現する
と共に、トランジスタのコンダクタンスやしきい値のば
らつき、更には温度変化に伴う発振周波数の変動を防止
して、製造ばらつきや温度変動にも依存しない昇圧能力
を持つ昇圧回路を実現し、書き込み／消去時における電
源パワーの無駄を確実に無くすことができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる不揮発性半導体記憶
装置の構成を示すブロック図。

【図２】実施例におけるＮＡＮＤセルの構成を示す平面
図と等価回路図。

【図３】図２（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図。

【図４】実施例におけるメモリセルアレイの等価回路
図。

【図５】実施例における昇圧回路の第１の構成例を示す
回路図。

【図６】図５の昇圧回路の駆動信号を示すタイミングチ
ャート。

【図７】実施例における昇圧回路の第２の構成例を示す
回路図。

【図８】図７の昇圧回路の駆動信号を示すタイミングチ
ャート。

【図９】従来の発振回路の一つであるリングオシレータ
を示す回路図。

【図１０】実施例におけるオシレータの第１の構成例を
示す回路図。

【図１１】実施例におけるオシレータの第２の構成例を
示す回路図。

【図１２】図５の昇圧回路を駆動するための信号を出力
する回路の構成を示す回路図。

【図１３】実施例における第１の定電圧発生回路の構成
を示す回路図。

【図１４】第１の定電圧発生回路を用いた昇圧回路のブ
ロック図。

【図１５】第２の定電圧発生回路を用いた昇圧回路のブ
ロック図。

【図１６】第３の定電圧発生回路を用いた昇圧回路のブ
ロック図。

【図１７】実施例におけるオシレータの第３の構成例を
示す回路図。

【図１８】図１７のオシレータの主要ノードの電圧波形
を示す図。

【図１９】実施例におけるオシレータの第４の構成例を
示す回路図。

【図２０】図１９のオシレータの主要ノードの電圧波形
を示す図。

【図２１】実施例におけるオシレータを構成している遅
延回路を示す図。

【図２２】図２１の遅延回路の主要ノードの電圧波形を
示す図。

【符号の説明】

１…メモリセルアレイ２…ビット線制御回路３…カラムデコーダ４…アドレスバッファ５…ロウデコーダ６…データ入出力バッファ７…基板電位制御回路８…昇圧回路９…オシレータ１０…メモリ本体１１…ｐ型シリコン基板又はｐ型ウェル１２…素子分離酸化膜１３…トンネル絶縁膜１４…浮遊ゲート１５…ゲート絶縁膜１６…制御ゲート１７…層間絶縁膜１８…ビット線１９…ｎ型拡散層５１…定電圧発生回路５２…発振回路５３，５４，５８…昇圧回路５５…リングオシレータ５７…信号発生回路１００…スイッチ１０１…増幅回路１０２…定電流源１０３…キャパシタ１０４…参照電圧源１０５…順序論理回路１１０…電源電圧端子１０００…遅延回路

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 // Ｈ０１Ｌ 21/8247 29/788 29/792 Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】不揮発性メモリ機能を有するメモリ本体
と、電源電圧の大きさに応じて発振周波数が変化する発
振回路と、昇圧能力に駆動周波数依存性を有し、前記発
振回路の駆動により電源電圧を昇圧して前記メモリ本体
の書き込み／消去時に必要な電圧を発生する昇圧回路
と、を有する不揮発性半導体記憶装置であって、前記発振回路は、一定の電流を発生する定電流源と、入
力信号の反転によって一端が前記定電流源に接続される
容量素子と、入力信号が反転するまでの前記容量素子の
一端の電圧との差が電源電圧の増加とともに増加するよ
うな参照電圧を発生する参照電圧源と、前記容量素子の
一端の電圧と前記参照電圧との差を増幅して出力する増
幅回路と、から構成される遅延回路を含むことを特徴と
する不揮発性半導体記憶装置。
【請求項２】前記発振回路は、一定の電流を発生する第１の定電流源と、入力信号の反
転によって一端が第１の定電流源に接続される第１の容
量素子と、入力信号が反転するまでの第１の容量素子の
一端の電圧との差が電源電圧の増加とともに増加するよ
うな参照電圧と第１の容量素子の一端の電圧との差を増
幅して出力する第１の増幅回路と、から構成される第１
の遅延回路と、一定の電流を発生する第２の定電流源と、入力信号の反
転によって一端が第２の定電流源に接続される第２の容
量素子と、前記参照電圧と第２の容量素子の一端の電圧
との差を増幅して出力する第２の増幅回路と、から構成
される第２の遅延回路と、第１の増幅回路の出力と第２の増幅回路の出力の順序論
理を出力し、該出力を第１及び第２の遅延回路の入力と
して与える順序論理回路とを具備してなることを特徴と
する請求項１記載の不揮発性半導体記憶装置。
【請求項３】前記定電流源は、ゲートとドレインが接続
される第１のＭＯＳトランジスタと、第１のＭＯＳトラ
ンジスタと直列接続関係にある抵抗素子と、第１のＭＯ
Ｓトランジスタのゲート電圧を出力する前記参照電圧源
の出力がゲートに入力され、ソースが第１のＭＯＳトラ
ンジスタのソースに接続され、ドレインが第１の電源電
圧端子と共に前記容量素子の一端に選択的に接続される
第２のＭＯＳトランジスタと、から構成されることを特
徴とする請求項１又は２に記載の不揮発性半導体記憶装
置。