JP4902648B2 - 統合化された緩和型電圧制御発振器及び電圧制御発振方法 - Google Patents
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Description
本発明は、一般的に発振器に関し、詳細には、信頼性が増した発振周波数を有するクロック信号を発生する発振回路及び方法に関する。
発振器は、様々な応用に対して周期的波形(例えば、或る発振周波数で生じる波形)を発生するため広く用いられている。発振器回路の発振周波数は、典型的には、その中に利用される発振器キャパシタの関数であり、そしてこの発振器キャパシタの性能は、製造プロセス及び環境温度により影響を受ける。例えば、キャパシタは、製造中に起こるかも知れない物理的寸法の変動に起因して性能の変化が有り得る。
IREF=(CY/T0)×VREF
VCO14は、動的電流発生器12から第1の入力を介して基準電流(IREF)を受け取り、そして第2の基準電位(VIN)をVCO14の第2の入力を介して受け取るよう構成されている。VCO14は、キャパシタンス(CX)を備え、そしてキャパシタンス(CX)、第2の基準電位(VIN)及び基準電流(IREF)に基づいて次式の関係を有する発振周期(T)を有する信号を発生するよう構成されている。
T=2×(CX×VIN)/IREF
上記の関係を基準電流(IREF)の代わり用いると、次式のようになる。
T=2×(T0/VREF)×(CX/CY)/IREF
VCO14により発生された信号の発振周期(T)の関するこの関係から、統合化された電圧制御発振器10は、一般的に、プロセスに独立であり、そして温度に対して耐性がある。例えば、所定の周期(T0)を有するクロック信号の変動は、典型的には、入力タイミング装置又は回路の制御された選択により最小にされ、第1の基準電位(VREF)の変動は、典型的には、一般的に安定なバンドギャップ電圧を用いて最小にされ、第2の基準電位(VIN)の変動は、典型的には、電源装置又は回路の制御された選択により最小され、そしてキャパシタンス(CX及びCY)のプロセス変動が、最小にされ、又は発振周期(T)に関する上記の関係でオフセットされる。
IREF=(CY/T0)×VREF
基準電流を発生する上記のステップは、第1の基準電圧を基準電流へ電流ミラーを介して変換するステップを備える。基準電流は、所定の時間基準に基づく周波数を有し、そしてクロック信号を発生する上記のステップは、第2のキャパシタンスを基準電流の周波数で周期的に充電/放電するステップを備える。クロック信号を発生する上記のステップは、第2のキャパシタンス(CX)、第1の基準電圧(VIN)及び基準電流(IREF)に基づいてクロック信号を発生するステップを備える。クロック信号を発生する上記のステップは、次式に示すような周期(T)を有するクロック信号を発生するステップを備える。
T=2×(T0/VREF)×(CX/CY)/IREF
少なくとも1つの例示的実施形態が上記の詳細な説明で提示されたが、多数の変形が存在することが認められるべきである。また、1又は複数の例示的実施形態は、単に例示であり、本発明の範囲、適用性、又は構成をいずれにしても制限することを意図するものでないことが認められるべきである。むしろ、上記の詳細な説明は、当業者に例示的実施形態を実行するための便利なロード・マップを与えるであろう。様々な変化が、添付の特許請求の範囲に記載された発明の範囲及びその法的均等物から逸脱することなしに構成要素の機能及び構成において行われることができることが理解されるべきである。
Claims (12)
- クロック信号を送信する発振回路であって、
第1の基準電位を受け取るよう構成された第1の入力と、所定の周期を有する信号を受け取るよう構成された第2の入力とを有する電流源であって、第1のキャパシタンスを有し、且つ前記第1のキャパシタンスに正比例する基準電流を発生するよう構成された電流源と、
前記電流源に結合された電圧制御発振器(VCO)であって、前記基準電流を受け取るよう構成された入力を有する電圧制御発振器(VCO)とを備え、
前記電圧制御発振器(VCO)が、第2のキャパシタンスを備え、且つ前記第2のキャパシタの前記第1のキャパシタンスに対する比に正比例する周期を有するクロック信号を発生するよう構成され、
前記電流源が更に、第2の基準電位に結合されるよう構成されたソース端子と、第1、第2及び第3のドレイン端子とを有する電流ミラーを備え、
前記電流源が、前記基準電流を前記第1のドレイン端子に発生するよう構成され、
前記第1のキャパシタンスが、前記第2のドレイン端子に結合され、
前記電流源が更に、
前記第3のドレイン端子に結合された第4のドレイン端子と、ゲートと、第3の基準電位に結合されるよう構成されたソース端子とを有する利得トランジスタと、
前記第1の基準電位と結合されるよう構成された第1の入力と、第2の入力と、前記利得トランジスタの前記ゲートに結合された出力とを有する増幅器と、
前記増幅器の前記第2の入力と前記第2のドレイン端子との間に結合されたスイッチト・キャパシタ回路網と
を備える、発振回路。 - 前記電流源が、第2の基準電位に結合されるよう構成されたソース端子を有する電流ミラーを備え、
前記電流ミラーが、ゲート及び第1のドレイン端子を有する第1のトランジスタを備え、
前記電流源が、前記基準電流を前記第1のドレイン端子に発生するよう構成され、
前記電流ミラーが更に、第2のドレイン端子を有する第2のトランジスタを有し、
前記第1のキャパシタンスが、前記第2のドレイン端子に結合され、
前記電流ミラーが更に、前記第1のトランジスタの前記ゲートに結合されたゲートを有する、請求項1記載の発振回路。 - 前記電流源が、前記第1の基準電位と結合するよう構成された第1の入力と、第2の入力と、前記利得トランジスタの前記ゲートに結合された出力とを有する増幅器を備え、
前記増幅器が、前記利得トランジスタの前記ゲートと前記増幅器の前記第2の入力との間に結合された積分キャパシタを備える
請求項1記載の発振回路。 - 前記電流源が、第2の基準電位に結合するよう構成されたソース端子と第1、第2及び第3のドレイン端子とを有する電流ミラーを備え、
前記第1のキャパシタンスが、前記第2のドレイン端子に結合された第1の電極と、前記第3の基準電位と結合するよう構成された第2の電極とを有する
請求項1記載の発振回路。 - 前記スイッチト・キャパシタ回路網が、
前記第2のドレイン端子に結合された第1の端子と、前記第3の基準電位に結合された第2の端子とを有する第1のスイッチと、
第1及び第2の端子を有する第2のスイッチであって、前記第2のスイッチの前記第1の端子が前記第2のドレイン端子に結合される、第2のスイッチと、
第1及び第2の電極を有するエラー転送キャパシタであって、当該エラー転送キャパシタの前記第1の電極が前記第2のスイッチの前記第2の端子に結合され、前記エラー転送キャパシタが前記第3の基準電位に結合される、前記エラー転送キャパシタと、
第1及び第2の端子を有する第3のスイッチであって、当該第3のスイッチの前記第1の端子が前記エラー転送キャパシタの前記第1の電極と前記第2のスイッチの前記第2の端子とに結合され、前記第3のスイッチの前記第2の端子が前記増幅器の前記第2の入力に結合される、前記第3のスイッチと
を備える請求項1記載の発振回路。 - 前記第2のスイッチが、
第1の所定の周期で前記第2のスイッチの前記第1の端子と前記第2の端子とを結合し及び当該結合を解除するよう構成され、且つ
前記第1の所定の周期に前記第2のドレイン端子と前記エラー転送キャパシタの前記第1の電極とを結合し及び当該結合を解除するよう更に構成される
請求項5記載の発振回路。 - 前記第1のスイッチが、
前記第2のスイッチが前記第2のスイッチの前記第1の端子と前記第2のスイッチの前記第2の端子との結合を解除するとき、前記第2のドレイン端子を前記第3の基準電位に結合させ、
前記第2のスイッチが前記第2のスイッチの前記第1の端子を前記第2のスイッチの前記第2の端子と結合するとき、前記第2のドレイン端子と前記第3の基準電位との結合を解除する
よう構成されている請求項6記載の発振回路。 - 前記VCOが更に、
出力と、前記電流発生器の前記の出力に結合された入力とを有するスイッチ回路網であって、前記基準電流を受け取るよう構成されている前記スイッチ回路網と、
出力と、前記スイッチ回路網の前記出力に結合された入力とを有するインバータ回路網とを備え、
前記第2のキャパシタンスが、前記インバータ回路網の前記入力に結合された第1の電極と、前記インバータ回路網の前記出力に結合された第2の電極とを有する
請求項1記載の発振回路。 - 前記VCOが更に、出力と、前記電流発生器の前記出力に結合された入力とを有するスイッチ回路網であって、前記基準電流を受け取るよう構成されたスイッチ回路網を備え、
前記スイッチ回路網が、
前記基準電流を受け取るよう構成された第1の端子と、前記インバータ回路網の前記入力に結合された第2の端子とを有する第1のスイッチと、
前記インバータ回路網の前記入力に結合された第1の端子と、前記電流源に結合された第2の端子とを有する第2のスイッチと
を備える、請求項1記載の発振回路。 - 前記第1のスイッチが、前記第1のスイッチの前記第1の端子を前記第1のスイッチの前記第2の端子と所定の周波数で結合するよう構成されている請求項9記載の発振回路。
- 前記第2のスイッチが、
前記第1のスイッチが前記第1のスイッチの前記第1の端子と前記第2のスイッチの前記第2の端子との結合を解除するとき、前記第2のスイッチの前記第1の端子を前記第2のスイッチの前記第2の端子と結合し、
前記第1のスイッチが前記第1のスイッチの前記第1の端子を前記第1のスイッチの前記第2の端子と結合するとき、前記第2のスイッチの前記第1の端子と前記第2のスイッチの前記第2の端子との結合を解除する
よう構成されている、請求項9記載の発振回路。 - 前記インバータ回路網が、
前記第2のキャパシタンスの前記第1の電極に結合された入力と、第2の基準電位に結合された第1の基準入力と、第3の基準電位に結合された第2の基準入力と、出力とを有する第1のインバータと、
前記第1のインバータの前記出力に結合された入力と、前記第2の基準電位に結合された第1の基準入力と、前記第3の基準電位に結合された第2の基準入力と、出力とを有する第2のインバータと、
前記第2のインバータの前記出力に結合された入力と、前記第2の基準電位に結合された第1の基準入力と、前記第3の基準電位に結合された第2の基準入力と、出力とを有する第3のインバータと、
前記第3のインバータの前記出力に結合された入力と、第4の基準電位に結合された第1の基準入力と、前記第3の基準電位に結合された第2の基準入力と、前記第2のキャパシタンスの前記第2の電極に結合された出力とを有する第4のインバータと
を備える請求項8記載の発振回路。
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